DE102007055403A1 - Wafer-Level-Package mit Chipaufnahmehohlraum und Verfahren desselben - Google Patents
Wafer-Level-Package mit Chipaufnahmehohlraum und Verfahren desselben Download PDFInfo
- Publication number
- DE102007055403A1 DE102007055403A1 DE102007055403A DE102007055403A DE102007055403A1 DE 102007055403 A1 DE102007055403 A1 DE 102007055403A1 DE 102007055403 A DE102007055403 A DE 102007055403A DE 102007055403 A DE102007055403 A DE 102007055403A DE 102007055403 A1 DE102007055403 A1 DE 102007055403A1
- Authority
- DE
- Germany
- Prior art keywords
- substrate
- chip
- rdl
- dielectric layer
- alloy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0102—Calcium [Ca]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01027—Cobalt [Co]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01052—Tellurium [Te]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01059—Praseodymium [Pr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01068—Erbium [Er]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01075—Rhenium [Re]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12041—LED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19043—Component type being a resistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Wire Bonding (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
Die vorliegende Erfindung stellt eine Gehäusestruktur bereit, umfassend ein Substrat mit einem in einer Oberseite des Substrats ausgebildeten Chipaufnahmehohlraum und einer durch dieses hindurch verlaufenden Durchgangslochstruktur, wobei eine Anschlusskontaktfläche unter der Durchgangslochstruktur ausgebildet ist und das Substrat eine auf einer Unterseite des Substrats ausgebildete Leiterbahn einschließt. Ein Chip ist mittels Verklebung in dem Chipaufnahmehohlraum angeordnet und eine Dielektrikumschicht auf dem Chip und dem Substrat ausgebildet. Eine Umverteilungsmetallschicht (RDL) ist auf der Dielektrikumschicht ausgebildet und mit dem Chip und der Durchgangslochstruktur verbunden. Leitende Bumps sind mit der Anschlusskontaktfläche verbunden.
Description
- Gebiet der Erfindung
- Diese Erfindung betrifft eine Struktur eines Gehäuses des Typs „Wafer Level Package (WLP)" und genauer einen Träger mit einem Chipaufnahmehohlraum zur Aufnahme eines Chips für das WLP.
- Beschreibung des Standes der Technik
- Auf dem Gebiet der Halbleiterbauelemente wird die Dichte der Bauelemente ständig erhöht und werden die Abmessungen der Bauelemente ständig verringert. Der Bedarf an Verpackungs- oder Zusammenschalttechniken bei solchen hochdichten Bauelementen ist ebenfalls hoch, um der oben erwähnten Situation gerecht zu werden. Auf herkömmliche Weise wird bei dem Flip-Chip-Befestigungsverfahren ein Array von Lot-Bumps auf der Oberfläche des Chips gebildet. Die Bildung der Lot-Bumps kann unter Verwendung eines Lötverbundwerkstoffs durch eine Lötmaske zur Herstellung eines gewünschten Lot-Bump-Musters erfolgen. Die Funktion des Chipgehäuses beinhaltet die Stromverteilung, die Signalverteilung, die Wärmeableitung, den Schutz und Halt usw. Da Halbleiter immer komplizierter werden, können die herkömmlichen Gehäusetechniken, zum Beispiel Lead-Frame-Gehäuse, Flex-Package-Gehäuse, Rigid-Package-Technik, der Forderung nach der Herstellung kleinerer Chips mit hochdichten Elementen auf dem Chip nicht gerecht werden.
- Außerdem nimmt bei diesen Techniken der Fertigungsprozeß viel Zeit in Anspruch, da herkömmliche Gehäusetechnologien einen (Roh-)Chip auf einem Wafer in jeweilige Chips unterteilen und dann die Chips jeweils verpacken müssen. Da die Chipgehäusetechnik durch die Entwicklung von integrierten Schaltkreisen stark beeinflußt wird, ergeben sich aus den hohen Ansprüchen, die an die Größe von elektronischen Bauelementen gestellt werden, ebenso hohe Ansprüche an die Gehäusetechnik. Aus den oben erwähnten Gründen verläuft der Trend in der Gehäusetechnik heutzutage hin zu Ball-Grid-Array (BGA), Flip-Chip (FC-BGA), Chip-Scale-Package (CSP), Wafer-Level-Package (WLP). Unter „Wafer Level Package" soll hier verstanden werden, daß der gesamte Verpackungsvorgang und alle Zusammenschaltungen auf dem Wafer sowie andere Bearbeitungsschritte erfolgen, bevor das Vereinzeln (Dicen) in Chips stattfindet. Im Allgemeinen werden nach Abschluß aller Montageprozesse oder Verpackungsprozesse einzelne Halbleitergehäuse von einem Wafer, der eine Vielzahl von Halbleiterchips aufweist, abgetrennt. Das Wafer-Level-Package hat extrem geringe Abmessungen, kombiniert mit extrem guten elektrischen Eigenschaften.
- Die WLP-Technik ist eine fortgeschrittene Verpackungstechnologie, mittels derer die Chips auf dem Wafer gefertigt und getestet werden und dann mittels Dicen zur Montage auf einer Oberflächenmontagelinie vereinzelt werden. Da die Wafer-Level-Package-Technik keinen einzelnen Chip, sondern den gesamten Wafer als ein Objekt verwendet, ist das Verpacken und Testen bereits abgeschlossen, bevor ein Prozeß des Zerschneidens in einzelne Chips durchgeführt wird. Außerdem ist WLP eine solch fortgeschrittene Technik, daß der Prozeß des Drahtbondens, der Chipmontage und des Unterfüllens verzichtbar ist. Durch die Verwendung der WLP-Technik sind die Kosten und die Fertigungszeit reduzierbar und die resultierende WLP-Struktur kann der Chipgröße entsprechen. Daher kann diese Technik die Anforderungen der Miniaturisierung von elektronischen Bauelementen erfüllen.
- Trotz der oben erwähnten Vorteile der WLP-Technik gibt es noch einige Probleme, die sich auf die Akzeptanz der WLP-Technik auswirken. So wird zum Beispiel, obwohl durch die Verwendung der WLP-Technik die Diskrepanz zwischen den Wärmeausdehnungskoeffizienten (CTE) des IC und des verbindenden Substrats reduzierbar ist, der Unterschied zwischen den der Materialien einer WLP-Struktur im Zuge der Minimierung der Größe des Bauelements zu einem weiteren kritischen Faktor hinsichtlich der mechanischen Instabilität der Struktur. Außerdem wird bei diesem Wafer-Level-Chip-Scale-Package eine Vielzahl von auf dem Halbleiterchip ausbildeten Kontaktflächen (bond pads) in herkömmlichen Umverteilungsprozessen unter Beteiligung einer Umverteilungsschicht (Redistribution Layer (RDL)) zu einer Vielzahl von Area-Array-Metallkontaktflächen umverteilt. Lotkugeln werden mittels Schmelzen direkt auf die mittels des Umverteilungsprozesses gebildeten Area-Array-Metallkontaktflächen aufgebracht. Typischerweise werden alle gestapelten Umverteilungsschichten über der zusammengesetzten Schicht über dem Chip ausgebildet. Daher wird die Dicke des Gehäuses erhöht, was mit der Forderung nach Reduzierung der Größe eines Chips kollidieren kann.
- Daher stellt die vorliegende Erfindung eine FO-WLP-Struktur ohne gestapelte zusammengesetzte Schicht und RDL bereit, um die Gehäusedicke zu reduzieren, um das oben erwähnte Problem zu überwinden und auch eine bessere Temperaturwechsel-Board-Level-Zuverlässigkeitsprüfung bereitzustellen.
- ZUSAMMENFASSUNG DER ERFINDUNG
- Die vorliegende Erfindung stellt eine Gehäusestruktur bereit, umfassend ein Substrat mit einem in einer Oberseite des Substrats ausgebildeten Chipaufnahmehohlraum und einer durch dieses hindurch verlaufenden Durchgangslochstruktur, wobei eine Anschlußkontaktfläche unter der Durchgangslochstruktur ausgebildet ist und das Substrat eine auf einer Unterseite des Substrats ausgebildete Leiterbahn einschließt. Ein Chip ist mittels Verklebung in dem Chipaufnahmehohlraum angeordnet und eine Dielektrikumschicht auf dem Chip und dem Substrat ausgebildet. Eine Umverteilungsschicht (RDL) ist auf der Dielektrikumschicht ausgebildet und mit dem Chip und der Durchgangslochstruktur verbunden. Leitende Bumps sind mit der Anschlußkontaktfläche verbunden.
- Die Dielektrikumschicht schließt eine elastische Dielektrikumschicht, ein Material auf Silikondielektrikumbasis, BCB oder PI ein. Das Material auf Silikondielektrikumbasis umfaßt Siloxanpolymere (SINR), Siliziumoxid, Siliziumnitrid oder Zusammensetzungen daraus. Als Alternative dazu umfaßt die Dielektrikumschicht eine lichtempfindliche Schicht. Die RDL steht mit der Anschlußkontaktfläche in Abwärtsrichtung entlang der Durchkontaktierungslochstruktur in Verbindung.
- Das Material des Substrats schließt organisches Epoxidharz Typ FR4, FR5, BT, PCB (Leiterplatte), Legierung oder Metall ein. Die Legierung schließt Legierung
42 (42% Ni-58% Fe) oder Kovar (29% Ni-17% Co-54% Fe) ein. Als Alternative dazu könnte das Substrat Glas, Keramik oder Silizium sein. - KURZE BESCHREIBUNG DER ZEICHNUNGEN
-
1 veranschaulicht eine Querschnittsansicht einer Fan-out-WLP-Struktur gemäß der vorliegenden Erfindung. -
2 veranschaulicht eine Querschnittsansicht einer Fan-out-WLP-Struktur gemäß der vorliegenden Erfindung. -
3 veranschaulicht eine Querschnittsansicht einer Fan-out-WLP-Struktur gemäß der vorliegenden Erfindung. -
4 veranschaulicht eine Querschnittsansicht einer Panel-Fan-out-WLP-Struktur gemäß der vorliegenden Erfindung. - BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
- Die Erfindung wird nun ausführlicher mit bevorzugten Ausführungsformen der Erfindung und beigefügten Abbildungen beschrieben. Es sollte dennoch beachtet werden, daß die bevorzugten Ausführungsformen der Erfindung lediglich der Veranschaulichung dienen. Neben der hier erwähnten bevorzugten Ausführungsform ist die vorliegende Erfindung in vielen verschiedenen anderen Ausführungsformen, die neben den explizit beschriebenen bestehen, ausführbar und der Schutzbereich der vorliegenden Erfindung ist ausdrücklich nur durch das, was in den beigefügten Ansprüchen angegeben ist, eingeschränkt.
- Die vorliegende Erfindung offenbart eine WLP-Struktur, die ein Substrat verwendet, in dem vorgegebene Durchgangslöcher und ein Hohlraum ausgebildet sind. Ein lichtempfindliches Material überzieht den Chip und das vorgeformte Substrat. Das lichtempfindliche Material ist vorzugsweise ein elastisches Material.
-
1 veranschaulicht eine Querschnittsansicht eines Fan-out-Wafer-Level-Package (FO-WLP) gemäß einer Ausführungsform der vorliegenden Erfindung. Wie1 zeigt, schließt die FO-WLP-Struktur ein Substrat2 ein, in dem ein Chipaufnahmehohlraum4 zur Aufnahme eines Chips16 ausgebildet ist. Eine Vielzahl von Durchgangslöchern6 wird durch das Substrat2 hindurch von der Oberseite zur Unterseite des Substrats2 gebildet. Die Durchgangslöcher6 werden wieder mit einem leitenden Material aufgefüllt, um eine elektrische Verbindung herzustellen. Anschlußkontaktflächen8 befinden sich an der Unterseite des Substrats und sind mit den Durchgangslöchern6 mit leitendem Material verbunden. Eine Leiterbahn10 ist an der Unterseite des Substrats2 konfiguriert. Eine Schutzschicht12 , zum Beispiel ein Lötmasken-Epoxidharz, ist zu Schutzzwecken über der Leiterbahn10 ausgebildet. - Der Chip
16 ist in dem Chipaufnahmehohlraum4 auf dem Substrat2 angeordnet und mittels eines Haftmaterials14 befestigt. Wie bekannt ist, sind Kontaktflächen (bonding pads)20 auf dem Chip16 ausgebildet. Eine lichtempfindliche Schicht oder Dielektrikumschicht18 ist über dem Chip ausgebildet und füllt den Raum zwischen dem Chip16 und den Wänden des Hohlraums4 aus. Unter Anwendung des Lithographieprozesses oder Belichtungsverfahrens wird eine Vielzahl von Öffnungen in der Dielektrikumschicht18 gebildet. Die Vielzahl von Öffnungen ist auf die Durchkontaktierungslöcher6 bzw. die Kontakt- oder E/A-Flächen20 ausgerichtet. Die RDL (Umverteilungsschicht)24 , auch als Metallleiter (metal trace)24 bezeichnet, wird auf der Dielektrikumschicht18 gebildet, indem ausgewählte Abschnitte der über der Schicht18 ausgebildeten Metallschicht entfernt werden, wobei die RDL24 über die E/A-Flächen20 mit dem Chip16 elektrisch verbunden bleibt. Ein Teil des Materials der RDL wird wieder in die Öffnungen in der Dielektrikumschicht18 eingefüllt, wodurch Durchkontaktierungsmetall (contact via metal)22 über den Durchgangslöchern6 und Kontaktflächenmetall über dem Bonding-Pad20 gebildet wird. Zum Abdecken der RDL24 wird eine Schutzschicht26 gebildet. - Die Dielektrikumschicht
18 ist oben auf dem Chip16 und dem Substrat ausgebildet und füllt den Raum aus, der den Chip16 umgibt. Die oben erwähnte Struktur stellt ein Gehäuse des LGA-Typs her. Eine alternative Ausführungsform ist in2 zu sehen. Leitende Kugeln30 sind unter den Anschlußkontaktflächen8 ausgebildet. Dieser Typ wird als BGA-Typ bezeichnet. Das Material des Substrats2 ist vorzugsweise organisches Substrat wie FR5, BT, PCB mit einem festgelegten Hohlraum oder Legierung42 mit einer vorgeätzten Schaltung. Das organische Substrat mit einer hohen Glasübergangstemperatur (Tg) ist ein FR5-Epoxidharz-Substrat oder ein BT-Substrat (Bismaleinimidtriazin). Die Legierung42 ist aus 42% Ni und 58% Fe zusammengesetzt. Es ist auch Kovar verwendbar, das aus 29% Ni, 17% Co und 54% Fe zusammengesetzt ist. Auch Glas, Keramik oder Silizium sind als Substrat verwendbar. Die Tiefe des Hohlraums4 könnte geringer als die Dicke des Chips16 sein (siehe3 ). Er könnte auch tiefer sein. Die anderen Teile gleichen denen in1 und daher sind die Bezugszeichen der gleichen Teile weggelassen worden. - Das Substrat könnte rund, zum Beispiel ein Wafer, sein und der Durchmesser könnte 200, 300 mm oder mehr betragen. Es könnte für einen rechtwinkligen Typ, zum Beispiel für eine Panel-Form, verwendet werden.
4 veranschaulicht das Substrat2 für die Panel-Wafer-Form. Wie in den Zeichnungen zu sehen ist, sind die Substrate2 mit Hohlräumen4 und einer eingebauten Schaltung10 ausgebildet und die Durchgangslochstruktur6 ist mit Metall ausgefüllt. Im oberen Abschnitt von4 sind die Einheiten2 von1 matrixförmig angeordnet. Eine Bruchlinie28 ist zwischen den Einheiten2 für das Separieren jeder Einheit2 festgelegt. - In einer Ausführungsform der vorliegenden Erfindung ist die Dielektrikumschicht
18 vorzugsweise ein elastisches dielektrisches Material aus Silikondielektrikummaterialien, umfas send Siloxanpolymere (SINR), Siliziumoxid, Siliziumnitrid und Zusammensetzungen daraus. In einer anderen Ausführungsform ist die Dielektrikumschicht ein Material, umfassend Benzocyclobuten (BCB), Epoxidharz, Polyimide (PI) oder Harz. Sie ist vorzugsweise eine lichtempfindliche Schicht für einen einfachen Prozeß. - In einer Ausführungsform der vorliegenden Erfindung ist die elastische Dielektrikumschicht eine Art Material mit einem CTE von mehr als 100 ppm/°C und einer Dehnrate von ca. 40% (vorzugsweise 30% bis 50%) und die Härte des Materials liegt zwischen Kunststoff und Gummi. Die Dicke der elastischen Dielektrikumschicht
18 ist von der mechanischen Spannung abhängig, die sich während der Temperaturwechselprüfung an der Schnittstelle zwischen RDL und Dielektrikumschicht ansammelt. - In einer Ausführungsform der Erfindung umfaßt das Material der RDL
24 eine Ti/Cu/Au-Legierung oder eine Ti/Cu/Ni/Au-Legierung. Die Dicke der RDL24 beträgt zwischen 2 μm und 15 μm. Die Ti/Cu-Legierung wird durch Sputtern auch als Keimmetallschichten ausgebildet und die Cu/Au- oder Cu/Ni/Au-Legierung wird durch Galvanisieren gebildet. Die Anwendung des Galvanisierprozesses zur Bildung der RDL macht es möglich, die RDL dick genug auszubilden, um der Diskrepanz zwischen den CTE während des Temperaturwechsels standzuhalten. Die Metallkontaktflächen20 können Al oder Cu oder eine Kombination davon sein. Falls die FO-WLP-Struktur SINR als elastische Dielektrikumschicht und Cu als RDL verwendet. Gemäß der hier nicht gezeigten Spannungsanalyse wird die mechanische Spannung, die sich an der Schnittstelle zwischen RDL und Dielektrikumschicht ansammelt, reduziert. - Wie die
1 bis3 zeigen, fächert die RDL24 aus dem Chip aus und steht in Abwärtsrichtung mit den Anschlußkontaktflächen8 , die sich unter der Durchgangslochstruktur des Gehäuses befinden, in Verbindung. Das stellt einen Unterschied zu der Technologie nach dem Stand der Technik dar, die über dem Chip Schichten aufstapelt und dadurch die Gehäusedicke erhöht. Das verstößt jedoch gegen die Regel der Reduzierung der Chipgehäusedicke. Dagegen sind die Anschlußkontaktflächen auf der Oberfläche angeordnet, die der Seite der Chipkontaktflächen gegenüberliegt. Die Übertragungsbahnen durchdringen das Substrat2 über die Durchgangslöcher und leiten das Signal zu den Anschlußkontaktflächen8 . Daher kann die Dicke des Chipgehäuses schrumpfen. Das erfindungsgemäße Gehäuse ist dünner als nach dem Stand der Technik. Außerdem wird das Substrat vor dem Verpacken vorgefertigt. Auch sind der Hohlraum4 und die Bahnen10 vorgegeben. Somit ist der Durchsatz besser als je zuvor. Die vorliegende Erfindung offenbart ein Fan-out-WLP ohne gestapelte Schichten über der RDL. - Der erfindungsgemäße Prozess schließt die Bereitstellung eines Ausrichtwerkzeuges ein, auf dem ein Ausrichtmuster ausgebildet ist. Dann wird der Musterklebstoff auf das Werkzeug aufgedruckt (wird zum Ankleben der Chipoberfläche verwendet). Anschließend wird das Bestückungs-Feinausrichtsystem mit Flip-Chip-Funktion dazu verwendet, die bekannten guten Chips auf dem Werkzeug mit gewünschtem Pitch umzuverteilen. Der Musterklebstoff klebt die Chips an das Werkzeug. Anschließend werden die an dem Chip befestigten Materialien auf die Rückseite des Chips aufgedruckt. Dann wird der Panel-Bonder zum Bonden des Substrats auf die Rückseite des Chips verwendet. Die Oberseite des Substrats, außer den Hohlräumen, wird ebenfalls an den Musterklebstoff angeklebt. Dann wird unter Vakuum ausgehärtet und das Werkzeug von dem Panel-Wafer getrennt.
- Als Alternative dazu wird die Chip-Montagemaschine mit Feinausrichtung verwendet und die an dem Chip befestigten Materialien werden in den Hohlraum des Substrats eingebracht. Der Chip wird in dem Hohlraum des Substrats platziert. Die an dem Chip befestigten Materialien werden thermisch ausgehärtet, um zu gewährleisten, daß der Chip an dem Substrat befestigt ist.
- Sobald der Chip auf dem Substrat umverteilt worden ist, wird ein Reinigungsverfahren durchgeführt, um die Chipoberfläche naß und/oder trocken zu reinigen. Im nächsten Schritt wird das Panel mit den dielektrischen Materialien beschichtet, worauf ein Vakuumverfahren folgt, um zu gewährleisten, daß in dem Panel keine Blasen vorhanden sind. Anschließend wird ein Lithographieprozeß durchgeführt, um Durchkontaktierungen und Al-Bond-Pads und/oder die Bruchlinie (optional) zu öffnen. Dann folgt ein Plasmareinigungsschritt, um die Oberfläche der Durchkontaktierungslöcher und Al-Bond-Pads zu reinigen. Im nächsten Schritt wird Ti/Cu als Keimmetallschichten gesputtert und dann werden die Dielektrikumschicht und die Keimmetallschichten mit einem Photoresist (PR) beschichtet, um die Muster der umverteilten Metallschichten (RDL) zu bilden. Dann werden durch Galvanisieren Cu/Au oder Cu/Ni/Au als RDL-Metall gebildet. Anschließend wird das PR entmetallisiert und das Metall nassgeätzt, um den RDL-Metallleiter zu bilden. Der nächste Schritt besteht im Bilden der obersten Dielektrikumschicht durch Beschichten oder Drucken und/oder im Öffnen der Bruchlinie (optional).
- Nach dem Platzieren der Kugeln oder dem Drucken der Lotpaste wird ein Wärme-Reflow-Verfahren zum Reflow auf der Substratseite durchgeführt (für BGA-Typ.). Dann erfolgt eine Prüfung. Die abschließende Panel-Wafer-Level-Prüfung erfolgt unter Verwendung der vertikalen Prüfkarte. Nach dem Prüfen wird das Substrat zersägt, um das Gehäuse in einzelne Einheiten zu unterteilen. Dann werden die Gehäuse jeweils aufgenommen und auf der Ablage oder dem Band und der Rolle platziert.
- Die Vorteile der vorliegenden Erfindung sind die folgenden:
Das Substrat ist vorgefertigt mit einem vorgeformten Hohlraum. Die Größe des Hohlraums ist gleich der Chipgröße zuzüglich ca. 50 μm bis 100 μm pro Seite. Er ist als Pufferbereich zur Minderung der Beanspruchung verwendbar, indem die elastischen dielektrischen Materialien eingefüllt werden, um die thermische Beanspruchung zu absorbieren, die auf den Unterschied zwischen den CTE des Siliziumchips und des Substrats (FR5/BT) zurückzuführen ist. Der Verpackungsdurchsatz wird erhöht (Fertigungszykluszeit wurde reduziert), da die einfachen zusammengesetzten Schichten auf der Chipoberfläche verwendet werden. Die Anschlußkontaktflächen sind auf der Oberfläche ausgebildet, die der aktiven Oberfläche der Chips gegenüberliegt. Der Chipplatzierungsprozeß unterscheidet sich nicht von dem gegenwärtigen Prozeß. Die vorliegende Erfindung erfordert keine Core-Paste-Füllung (Harz, Epoxy-Verbindung, Silikonkautschuk usw.). Es besteht keine Diskrepanz zwischen den CTE während des Panel-Bildungsprozesses und die Tiefe zwischen dem Chip und dem Substrat FR4 beträgt nur ca. 20 bis 30 μm (zu verwenden für die Dicke der an dem Chip befestigten Materialien). Nach dem Befestigen des Chips in dem Hohlraum des Substrats können sich die Oberflächen des Chips und des Substrats auf gleicher Höhe befinden. Die aktive Oberfläche und die Oberfläche des Substrats (vorzugsweise FR45 oder BT) werden nur mit Silikondielektrikummaterial (vorzugsweise SINR) beschichtet. Die Durchkontaktierungsstruktur wird nur deshalb unter Verwendung eines Photomaskenprozesses geöffnet, weil die Dielektrikumschicht (SINR) eine lichtempfindliche Schicht zum Öffnen der Durchkontaktierungen ist. Der Vakuumprozeß während der SINR-Beschichtung wird verwendet, um Blasen zu beseitigen. Vor dem Bonden des Substrats mit den Chips wird das an dem Chip befestigte Material auf die Rückseite des Chips aufgedruckt. Sowohl die Package-Level- als auch die Board-Level-Zuverlässigkeit sind besser als je zuvor, insbesondere hinsichtlich der Board-Level-Temperaturwechselprüfung. Da die CTEs des Substrats und des PCB-Motherboards identisch sind, wirkt keine thermische mechanische Beanspruchung auf die Lot-Bumps/-kugeln. Die Kosten sind gering und der Prozeß ist einfach. Es ist einfach, das Kombinationsgehäuse (Dual-Die-Package) zu bilden. - Zwar sind bevorzugte Ausführungsformen der vorliegenden Erfindung beschrieben worden, doch wird Fachleuten einleuchten, daß die vorliegende Erfindung nicht auf die beschriebenen bevorzugten Ausführungsformen beschränkt werden sollte. Vielmehr sind innerhalb des Geistes und des Schutzbereiches der vorliegenden Erfindung, die durch die folgenden Ansprüche bestimmt sind, verschiedene Änderungen und Modifizierungen möglich.
Claims (10)
- Gehäusestruktur, umfassend: ein Substrat mit einem in einer Oberseite des Substrats ausgebildeten Chipaufnahmehohlraum und einer durch dieses hindurch verlaufenden Durchgangslochstruktur, wobei eine Anschlußkontaktfläche unter der Durchgangslochstruktur ausgebildet ist und eine Leiterbahn auf einer Unterseite des Substrats ausgebildet ist, einen Chip, der mittels Verklebung in dem Chipaufnahmehohlraum angeordnet ist, eine Dielektrikumschicht, die auf dem Chip und dem Substrat ausgebildet ist, und eine Umverteilungsschicht (RDL), die auf der Dielektrikumschicht ausgebildet ist, wobei die RDL durch die Durchgangslochstruktur mit dem Chip und der Anschlußkontaktfläche verbunden ist.
- Struktur nach Anspruch 1, ferner umfassend leitende Bumps, die mit der Anschlußkontaktfläche verbunden sind, oder eine Schutzschicht, die auf der Unterseite ausgebildet ist, um die Leiterbahn abzudecken.
- Struktur nach Anspruch 1, dadurch gekennzeichnet, daß die Dielektrikumschicht eine elastische Dielektrikumschicht oder eine lichtempfindliche Schicht umfaßt.
- Struktur nach Anspruch 1, dadurch gekennzeichnet, daß die Dielektrikumschicht ein Material auf Silikondielektrikumbasis, BCB oder PI umfaßt, wobei das Material auf Silikondielektrikumbasis Siloxanpolymere (SINR), Siliziumoxid, Siliziumnitrid oder Zusammensetzungen daraus umfaßt.
- Struktur nach Anspruch 1, dadurch gekennzeichnet, daß die RDL aus einer Legierung hergestellt ist, die eine Ti/Cu/Au-Legierung oder eine Ti/Cu/Ni/Au-Legierung umfaßt.
- Struktur nach Anspruch 1, dadurch gekennzeichnet, daß die RDL aus dem Chip ausfächert.
- Struktur nach Anspruch 1, dadurch gekennzeichnet, daß die RDL mit der Anschlußkontaktfläche in Abwärtsrichtung über die Durchgangslochstruktur in Verbindung steht.
- Struktur nach Anspruch 1, dadurch gekennzeichnet, daß das Material des Substrats Epoxidharz Typ FR5, FR4, BT, PCB (Leiterplatte), Legierung, Metall, Legierung
42 (42% Ni-58% Fe), Kovar (29% Ni-17% Co-54% Fe), Glas, Silizium oder Keramik einschließt. - Verfahren zur Bildung eines Halbleiterbauelement-Gehäuses, umfassend: Bereitstellen eines Substrats mit einem in einer Oberseite des Substrats ausgebildeten Chipaufnahmehohlraum und einer durch dieses hindurch verlaufenden Durchgangslochstruktur, wobei eine Anschlußkontaktfläche unter der Durchgangslochstruktur ausgebildet ist und das Substrat eine auf einer Unterseite des Substrats ausgebildete Leiterbahn einschließt, Verwenden eines Bestückungs-Feinausrichtsystems zum Umverteilen bekannter guter Chips auf einem Werkzeug mit gewünschtem Pitch, Befestigen von klebendem Material an der Rückseite des Chips, und Bonden des Substrats auf die Rückseite des Chips und Aushärten mit anschließendem Abtrennen des Werkzeugs.
- Verfahren nach Anspruch 9, ferner umfassend: Beschichten des Substrats mit einem dielektrischen Material mit anschließendem Vakuumverfahren, Öffnen einer Durchkontaktierungsstruktur und von E/A-Kontaktflächen, Sputtern einer Keimmetallschicht über die Dielektrikumschicht und die Durchkontaktierungsstruktur und die E/A-Kontaktflächen, Bilden von RDL-Metall auf der Dielektrikumschicht, und Bilden einer obersten Dielektrikumschicht über der RDL.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/602,818 | 2006-11-21 | ||
US11/602,818 US20080116564A1 (en) | 2006-11-21 | 2006-11-21 | Wafer level package with die receiving cavity and method of the same |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102007055403A1 true DE102007055403A1 (de) | 2008-06-26 |
Family
ID=39416117
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102007055403A Withdrawn DE102007055403A1 (de) | 2006-11-21 | 2007-11-19 | Wafer-Level-Package mit Chipaufnahmehohlraum und Verfahren desselben |
Country Status (7)
Country | Link |
---|---|
US (1) | US20080116564A1 (de) |
JP (1) | JP2008160084A (de) |
KR (1) | KR20080046120A (de) |
CN (1) | CN101188220A (de) |
DE (1) | DE102007055403A1 (de) |
SG (1) | SG143185A1 (de) |
TW (1) | TWI349354B (de) |
Families Citing this family (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7911044B2 (en) * | 2006-12-29 | 2011-03-22 | Advanced Chip Engineering Technology Inc. | RF module package for releasing stress |
US7812434B2 (en) * | 2007-01-03 | 2010-10-12 | Advanced Chip Engineering Technology Inc | Wafer level package with die receiving through-hole and method of the same |
US20080157316A1 (en) * | 2007-01-03 | 2008-07-03 | Advanced Chip Engineering Technology Inc. | Multi-chips package and method of forming the same |
JP2008227232A (ja) * | 2007-03-14 | 2008-09-25 | Matsushita Electric Ind Co Ltd | 半導体デバイスの製造方法、半導体デバイスおよび光ピックアップモジュール |
TWI360207B (en) | 2007-10-22 | 2012-03-11 | Advanced Semiconductor Eng | Chip package structure and method of manufacturing |
TW200935572A (en) * | 2008-02-01 | 2009-08-16 | Yu-Nung Shen | Semiconductor chip packaging body and its packaging method |
TWI453877B (zh) * | 2008-11-07 | 2014-09-21 | Advanced Semiconductor Eng | 內埋晶片封裝的結構及製程 |
US8187920B2 (en) * | 2009-02-20 | 2012-05-29 | Texas Instruments Incorporated | Integrated circuit micro-module |
US7902661B2 (en) * | 2009-02-20 | 2011-03-08 | National Semiconductor Corporation | Integrated circuit micro-module |
US7901984B2 (en) * | 2009-02-20 | 2011-03-08 | National Semiconductor Corporation | Integrated circuit micro-module |
US7843056B2 (en) * | 2009-02-20 | 2010-11-30 | National Semiconductor Corporation | Integrated circuit micro-module |
US7842544B2 (en) * | 2009-02-20 | 2010-11-30 | National Semiconductor Corporation | Integrated circuit micro-module |
WO2010096213A2 (en) * | 2009-02-20 | 2010-08-26 | National Semiconductor Corporation | Integrated circuit micro-module |
US7898068B2 (en) * | 2009-02-20 | 2011-03-01 | National Semiconductor Corporation | Integrated circuit micro-module |
US7901981B2 (en) * | 2009-02-20 | 2011-03-08 | National Semiconductor Corporation | Integrated circuit micro-module |
US8569894B2 (en) | 2010-01-13 | 2013-10-29 | Advanced Semiconductor Engineering, Inc. | Semiconductor package with single sided substrate design and manufacturing methods thereof |
US8320134B2 (en) * | 2010-02-05 | 2012-11-27 | Advanced Semiconductor Engineering, Inc. | Embedded component substrate and manufacturing methods thereof |
TWI411075B (zh) | 2010-03-22 | 2013-10-01 | Advanced Semiconductor Eng | 半導體封裝件及其製造方法 |
KR101139410B1 (ko) | 2010-04-26 | 2012-04-27 | 도레이첨단소재 주식회사 | 팬 아웃형 웨이퍼 레벨 패키지의 제조 장치 |
US8558392B2 (en) * | 2010-05-14 | 2013-10-15 | Stats Chippac, Ltd. | Semiconductor device and method of forming interconnect structure and mounting semiconductor die in recessed encapsulant |
US8941222B2 (en) | 2010-11-11 | 2015-01-27 | Advanced Semiconductor Engineering Inc. | Wafer level semiconductor package and manufacturing methods thereof |
US9406658B2 (en) * | 2010-12-17 | 2016-08-02 | Advanced Semiconductor Engineering, Inc. | Embedded component device and manufacturing methods thereof |
US9398694B2 (en) * | 2011-01-18 | 2016-07-19 | Sony Corporation | Method of manufacturing a package for embedding one or more electronic components |
US8487426B2 (en) | 2011-03-15 | 2013-07-16 | Advanced Semiconductor Engineering, Inc. | Semiconductor package with embedded die and manufacturing methods thereof |
US9269685B2 (en) | 2011-05-09 | 2016-02-23 | Infineon Technologies Ag | Integrated circuit package and packaging methods |
US9425116B2 (en) * | 2011-05-09 | 2016-08-23 | Infineon Technologies Ag | Integrated circuit package and a method for manufacturing an integrated circuit package |
US9443797B2 (en) * | 2012-09-14 | 2016-09-13 | STATS ChipPAC Pte. Ltd. | Semiconductor device having wire studs as vertical interconnect in FO-WLP |
CN103197227A (zh) * | 2013-03-25 | 2013-07-10 | 西安华芯半导体有限公司 | 一种用于设计分析目的的晶圆测试方法 |
TWI560829B (en) | 2014-03-07 | 2016-12-01 | Xintec Inc | Chip package and method thereof |
US9443780B2 (en) * | 2014-09-05 | 2016-09-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having recessed edges and method of manufacture |
US10177115B2 (en) * | 2014-09-05 | 2019-01-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structures and methods of forming |
US9754849B2 (en) * | 2014-12-23 | 2017-09-05 | Intel Corporation | Organic-inorganic hybrid structure for integrated circuit packages |
US10083888B2 (en) * | 2015-11-19 | 2018-09-25 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package |
JP6761592B2 (ja) * | 2016-03-31 | 2020-09-30 | 大日本印刷株式会社 | 電子デバイス及びその製造方法 |
KR102549402B1 (ko) | 2016-08-04 | 2023-06-28 | 삼성전자주식회사 | 반도체 패키지 및 이의 제조 방법 |
KR102040171B1 (ko) * | 2017-09-29 | 2019-11-27 | 주식회사 네패스 | 인쇄회로기판을 이용한 반도체 패키지 |
US10964616B2 (en) * | 2019-06-17 | 2021-03-30 | Advanced Semiconductor Engineering, Inc. | Semiconductor package structure and method of manufacturing the same |
US11723154B1 (en) * | 2020-02-17 | 2023-08-08 | Nicholas J. Chiolino | Multiwire plate-enclosed ball-isolated single-substrate silicon-carbide-die package |
CN216054655U (zh) | 2020-04-29 | 2022-03-15 | 意法半导体公司 | 电子装置 |
US11610851B2 (en) | 2020-04-29 | 2023-03-21 | Stmicroelectronics, Inc. | Die embedded in substrate with stress buffer |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0793390B2 (ja) * | 1987-01-16 | 1995-10-09 | 日本電気株式会社 | Icカード等のための薄型構造の紫外線透過型半導体装置パッケージ |
JP2000101245A (ja) * | 1998-09-24 | 2000-04-07 | Ngk Spark Plug Co Ltd | 積層樹脂配線基板及びその製造方法 |
JP3792445B2 (ja) * | 1999-03-30 | 2006-07-05 | 日本特殊陶業株式会社 | コンデンサ付属配線基板 |
JP3853219B2 (ja) * | 2002-01-18 | 2006-12-06 | イビデン株式会社 | 半導体素子内蔵基板および多層回路基板 |
JP4012076B2 (ja) * | 2003-01-14 | 2007-11-21 | 株式会社イースタン | 半導体装置用パッケージの製造方法 |
JP2005033141A (ja) * | 2003-07-11 | 2005-02-03 | Sony Corp | 半導体装置及びその製造方法、疑似ウェーハ及びその製造方法、並びに半導体装置の実装構造 |
JP4012496B2 (ja) * | 2003-09-19 | 2007-11-21 | カシオ計算機株式会社 | 半導体装置 |
US7259468B2 (en) * | 2004-04-30 | 2007-08-21 | Advanced Chip Engineering Technology Inc. | Structure of package |
-
2006
- 2006-11-21 US US11/602,818 patent/US20080116564A1/en not_active Abandoned
-
2007
- 2007-11-16 TW TW096143579A patent/TWI349354B/zh not_active IP Right Cessation
- 2007-11-19 SG SG200717926-0A patent/SG143185A1/en unknown
- 2007-11-19 DE DE102007055403A patent/DE102007055403A1/de not_active Withdrawn
- 2007-11-21 JP JP2007301608A patent/JP2008160084A/ja active Pending
- 2007-11-21 CN CNA2007101886397A patent/CN101188220A/zh active Pending
- 2007-11-21 KR KR1020070118905A patent/KR20080046120A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
CN101188220A (zh) | 2008-05-28 |
US20080116564A1 (en) | 2008-05-22 |
TWI349354B (en) | 2011-09-21 |
TW200824081A (en) | 2008-06-01 |
KR20080046120A (ko) | 2008-05-26 |
SG143185A1 (en) | 2008-06-27 |
JP2008160084A (ja) | 2008-07-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102007055403A1 (de) | Wafer-Level-Package mit Chipaufnahmehohlraum und Verfahren desselben | |
DE102019109690B4 (de) | Halbleiterstrukturen und Verfahren zu deren Herstellung | |
DE102007059162A1 (de) | Mehrchip-Verpackung und Verfahren zu deren Herstellung | |
DE102008003156A1 (de) | Mehrchip-Packung und Verfahren zu ihrer Ausbildung | |
DE102008013180A1 (de) | Struktur einer Halbleiterbausteinpackung und deren Verfahren | |
DE102008007694A1 (de) | Bildsensorpackage auf Waferebene mit Die-Aufnahmeausnehmung und Verfahren zu deren Herstellung | |
DE10250636B4 (de) | Verfahren zum Herstellen einer Halbleiterstuktur und Halbleiterstruktur | |
DE102011000836B4 (de) | Bauelement mit einem eingekapselten Halbleiterchip und Herstellungsverfahren | |
DE102008008906A1 (de) | Halbleiterpackage mit mehreren Dies und ein Verfahren zu dessen Herstellung | |
DE102007060313A1 (de) | Wafer Level Package (WLP) mit guter CTE-Eigenschaft und Verfahren zu deren Herstellung | |
DE102007063342A1 (de) | Halbleiterpackage (WLP) mit Die-Aufnahmebohrung und Verfahren zu deren Herstellung | |
DE60101159T2 (de) | Herstellungsmethode eines stapelchip-ic-gehäuses auf scheibenebene | |
DE102007063341A1 (de) | Wafer Level Package (WLP) mit Die-Aufnahmebohrung und Verfahren zu deren Herstellung | |
US8237257B2 (en) | Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same | |
DE102008007237A1 (de) | Halbleiter-Bildeinheit mit einer Die-Aufnahmebohrung und Verfahren zu deren Herstellung | |
DE102008003160A1 (de) | Wafer Level Package (WLP) mit Die-Aufnahmebohrung und Verfahren zu deren Herstellung | |
DE102008016324A1 (de) | Halbleiterbausteinpackung mit einem Chip aufnehmendem Durchgangsloch und doppelseitigen Aufbauschichten auf beiden Oberflächenseiten für WLP und ein Verfahren dazu | |
DE102008014736A1 (de) | Halbleiterbausteinpackung mit Multi-Chips in einer Seite-an-Seite-Anordnung und das dazugehörige Verfahren | |
DE102007063301A1 (de) | RF-Modulpackage | |
DE102007059161A1 (de) | Multi-Chip Package Struktur und Verfahren zu deren Herstellung | |
DE102007031966A1 (de) | Struktur eines Bildsensormoduls und Herstellungsverfahren für ein Wafer-Level-Package | |
DE10234951B4 (de) | Verfahren zur Herstellung von Halbleiterschaltungsmodulen | |
DE102008010004A1 (de) | Multi-Chip-Packung mit reduzierter Struktur und Verfahren zur Herstellung derselben | |
DE102008014323A1 (de) | Bildsensormodul mit einer Packageeinbauausnehmung und Verfahren zu deren Herstellung | |
DE102008025319A1 (de) | CMOS-Bildsensorchipgrößenpackageeinheit mit einer Die-Aufnahmebohrung und Verfahren zu deren Herstellung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8139 | Disposal/non-payment of the annual fee |