DE102007055403A1 - Wafer-Level-Package mit Chipaufnahmehohlraum und Verfahren desselben - Google Patents

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English (en)
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Wen-Kun Yang
Jui-Hsien Chang
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Advanced Chip Engineering Technology Inc
Original Assignee
Advanced Chip Engineering Technology Inc
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Abstract

Die vorliegende Erfindung stellt eine Gehäusestruktur bereit, umfassend ein Substrat mit einem in einer Oberseite des Substrats ausgebildeten Chipaufnahmehohlraum und einer durch dieses hindurch verlaufenden Durchgangslochstruktur, wobei eine Anschlusskontaktfläche unter der Durchgangslochstruktur ausgebildet ist und das Substrat eine auf einer Unterseite des Substrats ausgebildete Leiterbahn einschließt. Ein Chip ist mittels Verklebung in dem Chipaufnahmehohlraum angeordnet und eine Dielektrikumschicht auf dem Chip und dem Substrat ausgebildet. Eine Umverteilungsmetallschicht (RDL) ist auf der Dielektrikumschicht ausgebildet und mit dem Chip und der Durchgangslochstruktur verbunden. Leitende Bumps sind mit der Anschlusskontaktfläche verbunden.

Description

  • Gebiet der Erfindung
  • Diese Erfindung betrifft eine Struktur eines Gehäuses des Typs „Wafer Level Package (WLP)" und genauer einen Träger mit einem Chipaufnahmehohlraum zur Aufnahme eines Chips für das WLP.
  • Beschreibung des Standes der Technik
  • Auf dem Gebiet der Halbleiterbauelemente wird die Dichte der Bauelemente ständig erhöht und werden die Abmessungen der Bauelemente ständig verringert. Der Bedarf an Verpackungs- oder Zusammenschalttechniken bei solchen hochdichten Bauelementen ist ebenfalls hoch, um der oben erwähnten Situation gerecht zu werden. Auf herkömmliche Weise wird bei dem Flip-Chip-Befestigungsverfahren ein Array von Lot-Bumps auf der Oberfläche des Chips gebildet. Die Bildung der Lot-Bumps kann unter Verwendung eines Lötverbundwerkstoffs durch eine Lötmaske zur Herstellung eines gewünschten Lot-Bump-Musters erfolgen. Die Funktion des Chipgehäuses beinhaltet die Stromverteilung, die Signalverteilung, die Wärmeableitung, den Schutz und Halt usw. Da Halbleiter immer komplizierter werden, können die herkömmlichen Gehäusetechniken, zum Beispiel Lead-Frame-Gehäuse, Flex-Package-Gehäuse, Rigid-Package-Technik, der Forderung nach der Herstellung kleinerer Chips mit hochdichten Elementen auf dem Chip nicht gerecht werden.
  • Außerdem nimmt bei diesen Techniken der Fertigungsprozeß viel Zeit in Anspruch, da herkömmliche Gehäusetechnologien einen (Roh-)Chip auf einem Wafer in jeweilige Chips unterteilen und dann die Chips jeweils verpacken müssen. Da die Chipgehäusetechnik durch die Entwicklung von integrierten Schaltkreisen stark beeinflußt wird, ergeben sich aus den hohen Ansprüchen, die an die Größe von elektronischen Bauelementen gestellt werden, ebenso hohe Ansprüche an die Gehäusetechnik. Aus den oben erwähnten Gründen verläuft der Trend in der Gehäusetechnik heutzutage hin zu Ball-Grid-Array (BGA), Flip-Chip (FC-BGA), Chip-Scale-Package (CSP), Wafer-Level-Package (WLP). Unter „Wafer Level Package" soll hier verstanden werden, daß der gesamte Verpackungsvorgang und alle Zusammenschaltungen auf dem Wafer sowie andere Bearbeitungsschritte erfolgen, bevor das Vereinzeln (Dicen) in Chips stattfindet. Im Allgemeinen werden nach Abschluß aller Montageprozesse oder Verpackungsprozesse einzelne Halbleitergehäuse von einem Wafer, der eine Vielzahl von Halbleiterchips aufweist, abgetrennt. Das Wafer-Level-Package hat extrem geringe Abmessungen, kombiniert mit extrem guten elektrischen Eigenschaften.
  • Die WLP-Technik ist eine fortgeschrittene Verpackungstechnologie, mittels derer die Chips auf dem Wafer gefertigt und getestet werden und dann mittels Dicen zur Montage auf einer Oberflächenmontagelinie vereinzelt werden. Da die Wafer-Level-Package-Technik keinen einzelnen Chip, sondern den gesamten Wafer als ein Objekt verwendet, ist das Verpacken und Testen bereits abgeschlossen, bevor ein Prozeß des Zerschneidens in einzelne Chips durchgeführt wird. Außerdem ist WLP eine solch fortgeschrittene Technik, daß der Prozeß des Drahtbondens, der Chipmontage und des Unterfüllens verzichtbar ist. Durch die Verwendung der WLP-Technik sind die Kosten und die Fertigungszeit reduzierbar und die resultierende WLP-Struktur kann der Chipgröße entsprechen. Daher kann diese Technik die Anforderungen der Miniaturisierung von elektronischen Bauelementen erfüllen.
  • Trotz der oben erwähnten Vorteile der WLP-Technik gibt es noch einige Probleme, die sich auf die Akzeptanz der WLP-Technik auswirken. So wird zum Beispiel, obwohl durch die Verwendung der WLP-Technik die Diskrepanz zwischen den Wärmeausdehnungskoeffizienten (CTE) des IC und des verbindenden Substrats reduzierbar ist, der Unterschied zwischen den der Materialien einer WLP-Struktur im Zuge der Minimierung der Größe des Bauelements zu einem weiteren kritischen Faktor hinsichtlich der mechanischen Instabilität der Struktur. Außerdem wird bei diesem Wafer-Level-Chip-Scale-Package eine Vielzahl von auf dem Halbleiterchip ausbildeten Kontaktflächen (bond pads) in herkömmlichen Umverteilungsprozessen unter Beteiligung einer Umverteilungsschicht (Redistribution Layer (RDL)) zu einer Vielzahl von Area-Array-Metallkontaktflächen umverteilt. Lotkugeln werden mittels Schmelzen direkt auf die mittels des Umverteilungsprozesses gebildeten Area-Array-Metallkontaktflächen aufgebracht. Typischerweise werden alle gestapelten Umverteilungsschichten über der zusammengesetzten Schicht über dem Chip ausgebildet. Daher wird die Dicke des Gehäuses erhöht, was mit der Forderung nach Reduzierung der Größe eines Chips kollidieren kann.
  • Daher stellt die vorliegende Erfindung eine FO-WLP-Struktur ohne gestapelte zusammengesetzte Schicht und RDL bereit, um die Gehäusedicke zu reduzieren, um das oben erwähnte Problem zu überwinden und auch eine bessere Temperaturwechsel-Board-Level-Zuverlässigkeitsprüfung bereitzustellen.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung stellt eine Gehäusestruktur bereit, umfassend ein Substrat mit einem in einer Oberseite des Substrats ausgebildeten Chipaufnahmehohlraum und einer durch dieses hindurch verlaufenden Durchgangslochstruktur, wobei eine Anschlußkontaktfläche unter der Durchgangslochstruktur ausgebildet ist und das Substrat eine auf einer Unterseite des Substrats ausgebildete Leiterbahn einschließt. Ein Chip ist mittels Verklebung in dem Chipaufnahmehohlraum angeordnet und eine Dielektrikumschicht auf dem Chip und dem Substrat ausgebildet. Eine Umverteilungsschicht (RDL) ist auf der Dielektrikumschicht ausgebildet und mit dem Chip und der Durchgangslochstruktur verbunden. Leitende Bumps sind mit der Anschlußkontaktfläche verbunden.
  • Die Dielektrikumschicht schließt eine elastische Dielektrikumschicht, ein Material auf Silikondielektrikumbasis, BCB oder PI ein. Das Material auf Silikondielektrikumbasis umfaßt Siloxanpolymere (SINR), Siliziumoxid, Siliziumnitrid oder Zusammensetzungen daraus. Als Alternative dazu umfaßt die Dielektrikumschicht eine lichtempfindliche Schicht. Die RDL steht mit der Anschlußkontaktfläche in Abwärtsrichtung entlang der Durchkontaktierungslochstruktur in Verbindung.
  • Das Material des Substrats schließt organisches Epoxidharz Typ FR4, FR5, BT, PCB (Leiterplatte), Legierung oder Metall ein. Die Legierung schließt Legierung 42 (42% Ni-58% Fe) oder Kovar (29% Ni-17% Co-54% Fe) ein. Als Alternative dazu könnte das Substrat Glas, Keramik oder Silizium sein.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 veranschaulicht eine Querschnittsansicht einer Fan-out-WLP-Struktur gemäß der vorliegenden Erfindung.
  • 2 veranschaulicht eine Querschnittsansicht einer Fan-out-WLP-Struktur gemäß der vorliegenden Erfindung.
  • 3 veranschaulicht eine Querschnittsansicht einer Fan-out-WLP-Struktur gemäß der vorliegenden Erfindung.
  • 4 veranschaulicht eine Querschnittsansicht einer Panel-Fan-out-WLP-Struktur gemäß der vorliegenden Erfindung.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
  • Die Erfindung wird nun ausführlicher mit bevorzugten Ausführungsformen der Erfindung und beigefügten Abbildungen beschrieben. Es sollte dennoch beachtet werden, daß die bevorzugten Ausführungsformen der Erfindung lediglich der Veranschaulichung dienen. Neben der hier erwähnten bevorzugten Ausführungsform ist die vorliegende Erfindung in vielen verschiedenen anderen Ausführungsformen, die neben den explizit beschriebenen bestehen, ausführbar und der Schutzbereich der vorliegenden Erfindung ist ausdrücklich nur durch das, was in den beigefügten Ansprüchen angegeben ist, eingeschränkt.
  • Die vorliegende Erfindung offenbart eine WLP-Struktur, die ein Substrat verwendet, in dem vorgegebene Durchgangslöcher und ein Hohlraum ausgebildet sind. Ein lichtempfindliches Material überzieht den Chip und das vorgeformte Substrat. Das lichtempfindliche Material ist vorzugsweise ein elastisches Material.
  • 1 veranschaulicht eine Querschnittsansicht eines Fan-out-Wafer-Level-Package (FO-WLP) gemäß einer Ausführungsform der vorliegenden Erfindung. Wie 1 zeigt, schließt die FO-WLP-Struktur ein Substrat 2 ein, in dem ein Chipaufnahmehohlraum 4 zur Aufnahme eines Chips 16 ausgebildet ist. Eine Vielzahl von Durchgangslöchern 6 wird durch das Substrat 2 hindurch von der Oberseite zur Unterseite des Substrats 2 gebildet. Die Durchgangslöcher 6 werden wieder mit einem leitenden Material aufgefüllt, um eine elektrische Verbindung herzustellen. Anschlußkontaktflächen 8 befinden sich an der Unterseite des Substrats und sind mit den Durchgangslöchern 6 mit leitendem Material verbunden. Eine Leiterbahn 10 ist an der Unterseite des Substrats 2 konfiguriert. Eine Schutzschicht 12, zum Beispiel ein Lötmasken-Epoxidharz, ist zu Schutzzwecken über der Leiterbahn 10 ausgebildet.
  • Der Chip 16 ist in dem Chipaufnahmehohlraum 4 auf dem Substrat 2 angeordnet und mittels eines Haftmaterials 14 befestigt. Wie bekannt ist, sind Kontaktflächen (bonding pads) 20 auf dem Chip 16 ausgebildet. Eine lichtempfindliche Schicht oder Dielektrikumschicht 18 ist über dem Chip ausgebildet und füllt den Raum zwischen dem Chip 16 und den Wänden des Hohlraums 4 aus. Unter Anwendung des Lithographieprozesses oder Belichtungsverfahrens wird eine Vielzahl von Öffnungen in der Dielektrikumschicht 18 gebildet. Die Vielzahl von Öffnungen ist auf die Durchkontaktierungslöcher 6 bzw. die Kontakt- oder E/A-Flächen 20 ausgerichtet. Die RDL (Umverteilungsschicht) 24, auch als Metallleiter (metal trace) 24 bezeichnet, wird auf der Dielektrikumschicht 18 gebildet, indem ausgewählte Abschnitte der über der Schicht 18 ausgebildeten Metallschicht entfernt werden, wobei die RDL 24 über die E/A-Flächen 20 mit dem Chip 16 elektrisch verbunden bleibt. Ein Teil des Materials der RDL wird wieder in die Öffnungen in der Dielektrikumschicht 18 eingefüllt, wodurch Durchkontaktierungsmetall (contact via metal) 22 über den Durchgangslöchern 6 und Kontaktflächenmetall über dem Bonding-Pad 20 gebildet wird. Zum Abdecken der RDL 24 wird eine Schutzschicht 26 gebildet.
  • Die Dielektrikumschicht 18 ist oben auf dem Chip 16 und dem Substrat ausgebildet und füllt den Raum aus, der den Chip 16 umgibt. Die oben erwähnte Struktur stellt ein Gehäuse des LGA-Typs her. Eine alternative Ausführungsform ist in 2 zu sehen. Leitende Kugeln 30 sind unter den Anschlußkontaktflächen 8 ausgebildet. Dieser Typ wird als BGA-Typ bezeichnet. Das Material des Substrats 2 ist vorzugsweise organisches Substrat wie FR5, BT, PCB mit einem festgelegten Hohlraum oder Legierung 42 mit einer vorgeätzten Schaltung. Das organische Substrat mit einer hohen Glasübergangstemperatur (Tg) ist ein FR5-Epoxidharz-Substrat oder ein BT-Substrat (Bismaleinimidtriazin). Die Legierung 42 ist aus 42% Ni und 58% Fe zusammengesetzt. Es ist auch Kovar verwendbar, das aus 29% Ni, 17% Co und 54% Fe zusammengesetzt ist. Auch Glas, Keramik oder Silizium sind als Substrat verwendbar. Die Tiefe des Hohlraums 4 könnte geringer als die Dicke des Chips 16 sein (siehe 3). Er könnte auch tiefer sein. Die anderen Teile gleichen denen in 1 und daher sind die Bezugszeichen der gleichen Teile weggelassen worden.
  • Das Substrat könnte rund, zum Beispiel ein Wafer, sein und der Durchmesser könnte 200, 300 mm oder mehr betragen. Es könnte für einen rechtwinkligen Typ, zum Beispiel für eine Panel-Form, verwendet werden. 4 veranschaulicht das Substrat 2 für die Panel-Wafer-Form. Wie in den Zeichnungen zu sehen ist, sind die Substrate 2 mit Hohlräumen 4 und einer eingebauten Schaltung 10 ausgebildet und die Durchgangslochstruktur 6 ist mit Metall ausgefüllt. Im oberen Abschnitt von 4 sind die Einheiten 2 von 1 matrixförmig angeordnet. Eine Bruchlinie 28 ist zwischen den Einheiten 2 für das Separieren jeder Einheit 2 festgelegt.
  • In einer Ausführungsform der vorliegenden Erfindung ist die Dielektrikumschicht 18 vorzugsweise ein elastisches dielektrisches Material aus Silikondielektrikummaterialien, umfas send Siloxanpolymere (SINR), Siliziumoxid, Siliziumnitrid und Zusammensetzungen daraus. In einer anderen Ausführungsform ist die Dielektrikumschicht ein Material, umfassend Benzocyclobuten (BCB), Epoxidharz, Polyimide (PI) oder Harz. Sie ist vorzugsweise eine lichtempfindliche Schicht für einen einfachen Prozeß.
  • In einer Ausführungsform der vorliegenden Erfindung ist die elastische Dielektrikumschicht eine Art Material mit einem CTE von mehr als 100 ppm/°C und einer Dehnrate von ca. 40% (vorzugsweise 30% bis 50%) und die Härte des Materials liegt zwischen Kunststoff und Gummi. Die Dicke der elastischen Dielektrikumschicht 18 ist von der mechanischen Spannung abhängig, die sich während der Temperaturwechselprüfung an der Schnittstelle zwischen RDL und Dielektrikumschicht ansammelt.
  • In einer Ausführungsform der Erfindung umfaßt das Material der RDL 24 eine Ti/Cu/Au-Legierung oder eine Ti/Cu/Ni/Au-Legierung. Die Dicke der RDL 24 beträgt zwischen 2 μm und 15 μm. Die Ti/Cu-Legierung wird durch Sputtern auch als Keimmetallschichten ausgebildet und die Cu/Au- oder Cu/Ni/Au-Legierung wird durch Galvanisieren gebildet. Die Anwendung des Galvanisierprozesses zur Bildung der RDL macht es möglich, die RDL dick genug auszubilden, um der Diskrepanz zwischen den CTE während des Temperaturwechsels standzuhalten. Die Metallkontaktflächen 20 können Al oder Cu oder eine Kombination davon sein. Falls die FO-WLP-Struktur SINR als elastische Dielektrikumschicht und Cu als RDL verwendet. Gemäß der hier nicht gezeigten Spannungsanalyse wird die mechanische Spannung, die sich an der Schnittstelle zwischen RDL und Dielektrikumschicht ansammelt, reduziert.
  • Wie die 1 bis 3 zeigen, fächert die RDL 24 aus dem Chip aus und steht in Abwärtsrichtung mit den Anschlußkontaktflächen 8, die sich unter der Durchgangslochstruktur des Gehäuses befinden, in Verbindung. Das stellt einen Unterschied zu der Technologie nach dem Stand der Technik dar, die über dem Chip Schichten aufstapelt und dadurch die Gehäusedicke erhöht. Das verstößt jedoch gegen die Regel der Reduzierung der Chipgehäusedicke. Dagegen sind die Anschlußkontaktflächen auf der Oberfläche angeordnet, die der Seite der Chipkontaktflächen gegenüberliegt. Die Übertragungsbahnen durchdringen das Substrat 2 über die Durchgangslöcher und leiten das Signal zu den Anschlußkontaktflächen 8. Daher kann die Dicke des Chipgehäuses schrumpfen. Das erfindungsgemäße Gehäuse ist dünner als nach dem Stand der Technik. Außerdem wird das Substrat vor dem Verpacken vorgefertigt. Auch sind der Hohlraum 4 und die Bahnen 10 vorgegeben. Somit ist der Durchsatz besser als je zuvor. Die vorliegende Erfindung offenbart ein Fan-out-WLP ohne gestapelte Schichten über der RDL.
  • Der erfindungsgemäße Prozess schließt die Bereitstellung eines Ausrichtwerkzeuges ein, auf dem ein Ausrichtmuster ausgebildet ist. Dann wird der Musterklebstoff auf das Werkzeug aufgedruckt (wird zum Ankleben der Chipoberfläche verwendet). Anschließend wird das Bestückungs-Feinausrichtsystem mit Flip-Chip-Funktion dazu verwendet, die bekannten guten Chips auf dem Werkzeug mit gewünschtem Pitch umzuverteilen. Der Musterklebstoff klebt die Chips an das Werkzeug. Anschließend werden die an dem Chip befestigten Materialien auf die Rückseite des Chips aufgedruckt. Dann wird der Panel-Bonder zum Bonden des Substrats auf die Rückseite des Chips verwendet. Die Oberseite des Substrats, außer den Hohlräumen, wird ebenfalls an den Musterklebstoff angeklebt. Dann wird unter Vakuum ausgehärtet und das Werkzeug von dem Panel-Wafer getrennt.
  • Als Alternative dazu wird die Chip-Montagemaschine mit Feinausrichtung verwendet und die an dem Chip befestigten Materialien werden in den Hohlraum des Substrats eingebracht. Der Chip wird in dem Hohlraum des Substrats platziert. Die an dem Chip befestigten Materialien werden thermisch ausgehärtet, um zu gewährleisten, daß der Chip an dem Substrat befestigt ist.
  • Sobald der Chip auf dem Substrat umverteilt worden ist, wird ein Reinigungsverfahren durchgeführt, um die Chipoberfläche naß und/oder trocken zu reinigen. Im nächsten Schritt wird das Panel mit den dielektrischen Materialien beschichtet, worauf ein Vakuumverfahren folgt, um zu gewährleisten, daß in dem Panel keine Blasen vorhanden sind. Anschließend wird ein Lithographieprozeß durchgeführt, um Durchkontaktierungen und Al-Bond-Pads und/oder die Bruchlinie (optional) zu öffnen. Dann folgt ein Plasmareinigungsschritt, um die Oberfläche der Durchkontaktierungslöcher und Al-Bond-Pads zu reinigen. Im nächsten Schritt wird Ti/Cu als Keimmetallschichten gesputtert und dann werden die Dielektrikumschicht und die Keimmetallschichten mit einem Photoresist (PR) beschichtet, um die Muster der umverteilten Metallschichten (RDL) zu bilden. Dann werden durch Galvanisieren Cu/Au oder Cu/Ni/Au als RDL-Metall gebildet. Anschließend wird das PR entmetallisiert und das Metall nassgeätzt, um den RDL-Metallleiter zu bilden. Der nächste Schritt besteht im Bilden der obersten Dielektrikumschicht durch Beschichten oder Drucken und/oder im Öffnen der Bruchlinie (optional).
  • Nach dem Platzieren der Kugeln oder dem Drucken der Lotpaste wird ein Wärme-Reflow-Verfahren zum Reflow auf der Substratseite durchgeführt (für BGA-Typ.). Dann erfolgt eine Prüfung. Die abschließende Panel-Wafer-Level-Prüfung erfolgt unter Verwendung der vertikalen Prüfkarte. Nach dem Prüfen wird das Substrat zersägt, um das Gehäuse in einzelne Einheiten zu unterteilen. Dann werden die Gehäuse jeweils aufgenommen und auf der Ablage oder dem Band und der Rolle platziert.
  • Die Vorteile der vorliegenden Erfindung sind die folgenden:
    Das Substrat ist vorgefertigt mit einem vorgeformten Hohlraum. Die Größe des Hohlraums ist gleich der Chipgröße zuzüglich ca. 50 μm bis 100 μm pro Seite. Er ist als Pufferbereich zur Minderung der Beanspruchung verwendbar, indem die elastischen dielektrischen Materialien eingefüllt werden, um die thermische Beanspruchung zu absorbieren, die auf den Unterschied zwischen den CTE des Siliziumchips und des Substrats (FR5/BT) zurückzuführen ist. Der Verpackungsdurchsatz wird erhöht (Fertigungszykluszeit wurde reduziert), da die einfachen zusammengesetzten Schichten auf der Chipoberfläche verwendet werden. Die Anschlußkontaktflächen sind auf der Oberfläche ausgebildet, die der aktiven Oberfläche der Chips gegenüberliegt. Der Chipplatzierungsprozeß unterscheidet sich nicht von dem gegenwärtigen Prozeß. Die vorliegende Erfindung erfordert keine Core-Paste-Füllung (Harz, Epoxy-Verbindung, Silikonkautschuk usw.). Es besteht keine Diskrepanz zwischen den CTE während des Panel-Bildungsprozesses und die Tiefe zwischen dem Chip und dem Substrat FR4 beträgt nur ca. 20 bis 30 μm (zu verwenden für die Dicke der an dem Chip befestigten Materialien). Nach dem Befestigen des Chips in dem Hohlraum des Substrats können sich die Oberflächen des Chips und des Substrats auf gleicher Höhe befinden. Die aktive Oberfläche und die Oberfläche des Substrats (vorzugsweise FR45 oder BT) werden nur mit Silikondielektrikummaterial (vorzugsweise SINR) beschichtet. Die Durchkontaktierungsstruktur wird nur deshalb unter Verwendung eines Photomaskenprozesses geöffnet, weil die Dielektrikumschicht (SINR) eine lichtempfindliche Schicht zum Öffnen der Durchkontaktierungen ist. Der Vakuumprozeß während der SINR-Beschichtung wird verwendet, um Blasen zu beseitigen. Vor dem Bonden des Substrats mit den Chips wird das an dem Chip befestigte Material auf die Rückseite des Chips aufgedruckt. Sowohl die Package-Level- als auch die Board-Level-Zuverlässigkeit sind besser als je zuvor, insbesondere hinsichtlich der Board-Level-Temperaturwechselprüfung. Da die CTEs des Substrats und des PCB-Motherboards identisch sind, wirkt keine thermische mechanische Beanspruchung auf die Lot-Bumps/-kugeln. Die Kosten sind gering und der Prozeß ist einfach. Es ist einfach, das Kombinationsgehäuse (Dual-Die-Package) zu bilden.
  • Zwar sind bevorzugte Ausführungsformen der vorliegenden Erfindung beschrieben worden, doch wird Fachleuten einleuchten, daß die vorliegende Erfindung nicht auf die beschriebenen bevorzugten Ausführungsformen beschränkt werden sollte. Vielmehr sind innerhalb des Geistes und des Schutzbereiches der vorliegenden Erfindung, die durch die folgenden Ansprüche bestimmt sind, verschiedene Änderungen und Modifizierungen möglich.

Claims (10)

  1. Gehäusestruktur, umfassend: ein Substrat mit einem in einer Oberseite des Substrats ausgebildeten Chipaufnahmehohlraum und einer durch dieses hindurch verlaufenden Durchgangslochstruktur, wobei eine Anschlußkontaktfläche unter der Durchgangslochstruktur ausgebildet ist und eine Leiterbahn auf einer Unterseite des Substrats ausgebildet ist, einen Chip, der mittels Verklebung in dem Chipaufnahmehohlraum angeordnet ist, eine Dielektrikumschicht, die auf dem Chip und dem Substrat ausgebildet ist, und eine Umverteilungsschicht (RDL), die auf der Dielektrikumschicht ausgebildet ist, wobei die RDL durch die Durchgangslochstruktur mit dem Chip und der Anschlußkontaktfläche verbunden ist.
  2. Struktur nach Anspruch 1, ferner umfassend leitende Bumps, die mit der Anschlußkontaktfläche verbunden sind, oder eine Schutzschicht, die auf der Unterseite ausgebildet ist, um die Leiterbahn abzudecken.
  3. Struktur nach Anspruch 1, dadurch gekennzeichnet, daß die Dielektrikumschicht eine elastische Dielektrikumschicht oder eine lichtempfindliche Schicht umfaßt.
  4. Struktur nach Anspruch 1, dadurch gekennzeichnet, daß die Dielektrikumschicht ein Material auf Silikondielektrikumbasis, BCB oder PI umfaßt, wobei das Material auf Silikondielektrikumbasis Siloxanpolymere (SINR), Siliziumoxid, Siliziumnitrid oder Zusammensetzungen daraus umfaßt.
  5. Struktur nach Anspruch 1, dadurch gekennzeichnet, daß die RDL aus einer Legierung hergestellt ist, die eine Ti/Cu/Au-Legierung oder eine Ti/Cu/Ni/Au-Legierung umfaßt.
  6. Struktur nach Anspruch 1, dadurch gekennzeichnet, daß die RDL aus dem Chip ausfächert.
  7. Struktur nach Anspruch 1, dadurch gekennzeichnet, daß die RDL mit der Anschlußkontaktfläche in Abwärtsrichtung über die Durchgangslochstruktur in Verbindung steht.
  8. Struktur nach Anspruch 1, dadurch gekennzeichnet, daß das Material des Substrats Epoxidharz Typ FR5, FR4, BT, PCB (Leiterplatte), Legierung, Metall, Legierung 42 (42% Ni-58% Fe), Kovar (29% Ni-17% Co-54% Fe), Glas, Silizium oder Keramik einschließt.
  9. Verfahren zur Bildung eines Halbleiterbauelement-Gehäuses, umfassend: Bereitstellen eines Substrats mit einem in einer Oberseite des Substrats ausgebildeten Chipaufnahmehohlraum und einer durch dieses hindurch verlaufenden Durchgangslochstruktur, wobei eine Anschlußkontaktfläche unter der Durchgangslochstruktur ausgebildet ist und das Substrat eine auf einer Unterseite des Substrats ausgebildete Leiterbahn einschließt, Verwenden eines Bestückungs-Feinausrichtsystems zum Umverteilen bekannter guter Chips auf einem Werkzeug mit gewünschtem Pitch, Befestigen von klebendem Material an der Rückseite des Chips, und Bonden des Substrats auf die Rückseite des Chips und Aushärten mit anschließendem Abtrennen des Werkzeugs.
  10. Verfahren nach Anspruch 9, ferner umfassend: Beschichten des Substrats mit einem dielektrischen Material mit anschließendem Vakuumverfahren, Öffnen einer Durchkontaktierungsstruktur und von E/A-Kontaktflächen, Sputtern einer Keimmetallschicht über die Dielektrikumschicht und die Durchkontaktierungsstruktur und die E/A-Kontaktflächen, Bilden von RDL-Metall auf der Dielektrikumschicht, und Bilden einer obersten Dielektrikumschicht über der RDL.
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