JPH02257652A - 誘電体分離基板の製造方法 - Google Patents
誘電体分離基板の製造方法Info
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- JPH02257652A JPH02257652A JP7682689A JP7682689A JPH02257652A JP H02257652 A JPH02257652 A JP H02257652A JP 7682689 A JP7682689 A JP 7682689A JP 7682689 A JP7682689 A JP 7682689A JP H02257652 A JPH02257652 A JP H02257652A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は素子島周囲を絶縁膜で被う誘電体分離基板の製
造方法に関するものである。
造方法に関するものである。
従来のこの種の誘電体分離基板の製造方法を、第３図に
その製造工程図を示して述べる。
その製造工程図を示して述べる。
先ず、Ｎ型の単結晶Ｓｉ仮１０の所定表面部に酸化１１
Ａ２０のパターンを形成した後、この酸化膜２゜をマス
クとしてアルカリ系の液、例えばＸｏＨ溶液により異方
性エツチングを行ない、５ｉＦｉｌＯの所定領域に複数
のＶ溝３０を形成する（第３図ａ）次に、酸化膜２０を
除去した後、Ｖ溝３ｏを含むＳｉ板１０の表面に、イオ
ン注入拡散法等によりＮ゛埋込層１１を形成する。更に
、このＮ゛埋込層１１表面に酸化膜２１を形成した後、
この酸化膜２１上に支持体となる多結°晶５ｉＪｉ４０
を概ねＳｉ板１０の厚さ程度形成する。その後、Ｓｉ板
１ｏの底面と平行になるように、多結晶Ｓｉ層４ｏの表
面をＢ−Ｂ線迄研磨除去する（第３図ｂ） その後、上記得られた多結晶Ｓ五層４０の表面を基準面
としてＳｉ板ｌＯの底面をｃ−ｃｖＡ、即ち■溝３０の
底部露出直前迄研磨除去する。この場合の研磨量は数１
００ｘに及ぶため、研磨速度の速い荒研磨又は研削によ
り行なう（第３図Ｃ＋ｄ）＊尚、第３図ｆｄ）は第３図
ｃｃ＋を１８０°回転したものであって、Ｓｉ板１０の
研磨後の状態を示す。
Ａ２０のパターンを形成した後、この酸化膜２゜をマス
クとしてアルカリ系の液、例えばＸｏＨ溶液により異方
性エツチングを行ない、５ｉＦｉｌＯの所定領域に複数
のＶ溝３０を形成する（第３図ａ）次に、酸化膜２０を
除去した後、Ｖ溝３ｏを含むＳｉ板１０の表面に、イオ
ン注入拡散法等によりＮ゛埋込層１１を形成する。更に
、このＮ゛埋込層１１表面に酸化膜２１を形成した後、
この酸化膜２１上に支持体となる多結°晶５ｉＪｉ４０
を概ねＳｉ板１０の厚さ程度形成する。その後、Ｓｉ板
１ｏの底面と平行になるように、多結晶Ｓｉ層４ｏの表
面をＢ−Ｂ線迄研磨除去する（第３図ｂ） その後、上記得られた多結晶Ｓ五層４０の表面を基準面
としてＳｉ板ｌＯの底面をｃ−ｃｖＡ、即ち■溝３０の
底部露出直前迄研磨除去する。この場合の研磨量は数１
００ｘに及ぶため、研磨速度の速い荒研磨又は研削によ
り行なう（第３図Ｃ＋ｄ）＊尚、第３図ｆｄ）は第３図
ｃｃ＋を１８０°回転したものであって、Ｓｉ板１０の
研磨後の状態を示す。
しかる後、Ｖ溝３０の先端が露出する迄仕上げ研磨を行
なう、この仕上げ研磨は２０〜３０μの研磨量であり、
前工程で生じた加工歪層をとり歪のない鏡面を得るため
のものであり、メカノケミカルボリフシング法により行
なう、斯くして、単結晶Ｓｉ島１２ａ、１２ｂ、１２ｅ
、１２ｄが夫々個別に酸化膜２１で囲繞された誘電体分
離基板を完成していた（第３図ｅ） 〔発明が解決しようとする課題〕 然し乍ら、従来方法においては、支持体である多結晶Ｓ
ｉ層４０を厚く形成するため、多結晶Ｓｉ層４０に作用
する収縮応力等によりＳ１板１０全体に反りが生じ、当
該反りが研磨精度を低下させ、更には研磨量のばらつき
も加わって均−深さの単結晶５ｉｉ１２ａ〜１２ｄが形
成できなかった。そのため、未分＃領域やオーバー研磨
領域が混在し、歩留りが低下するという問題点があった
。勿論、Ｓｉ板１０表面の均一化を図るため、「特公昭
６３−１９３０９ Ｊに開示されるように、研磨不足頭
載に多（の荷重を掛け、その部分の研磨速度を上げて仕
上げ研磨する方法があるが、Ｓｉ仮１０表面のばらりき
が大きな場合は当該表面を完全に均一化できないという
問題点があった。
なう、この仕上げ研磨は２０〜３０μの研磨量であり、
前工程で生じた加工歪層をとり歪のない鏡面を得るため
のものであり、メカノケミカルボリフシング法により行
なう、斯くして、単結晶Ｓｉ島１２ａ、１２ｂ、１２ｅ
、１２ｄが夫々個別に酸化膜２１で囲繞された誘電体分
離基板を完成していた（第３図ｅ） 〔発明が解決しようとする課題〕 然し乍ら、従来方法においては、支持体である多結晶Ｓ
ｉ層４０を厚く形成するため、多結晶Ｓｉ層４０に作用
する収縮応力等によりＳ１板１０全体に反りが生じ、当
該反りが研磨精度を低下させ、更には研磨量のばらつき
も加わって均−深さの単結晶５ｉｉ１２ａ〜１２ｄが形
成できなかった。そのため、未分＃領域やオーバー研磨
領域が混在し、歩留りが低下するという問題点があった
。勿論、Ｓｉ板１０表面の均一化を図るため、「特公昭
６３−１９３０９ Ｊに開示されるように、研磨不足頭
載に多（の荷重を掛け、その部分の研磨速度を上げて仕
上げ研磨する方法があるが、Ｓｉ仮１０表面のばらりき
が大きな場合は当該表面を完全に均一化できないという
問題点があった。
本発明の目的は、上述の問題点に鑑み、均−深さの単結
晶Ｓｉ島が得られる誘電体分離基板の製造方法を捷供す
るものである。
晶Ｓｉ島が得られる誘電体分離基板の製造方法を捷供す
るものである。
本発明は上述した目的を達成するため、半導体単結晶Ｓ
ｉ板の主表面上に高濃度の不純物拡散層を形成する工程
と、該不純物拡散層上にエピタキシャル単結晶Ｓｉ層を
成長させる工程と、異方性エツチングを行ない、該エピ
タキシャル単結晶Ｓｉ層の所定部に、複数のＶ溝を形成
する工程と、該Ｖ溝を含む上記エピタキシャル単結晶Ｓ
ｉ層表面に絶縁膜を被着形成する工程と、該絶縁膜上に
多結晶Ｓｉ層を積層する工程と、上記不純物拡散層をマ
スクとして上記半導体単結晶Ｓｉ板のみをエツチング除
去する工程と、しかる後、上記不純物拡散層及び上記エ
ピタキシャル単結晶Ｓｉ層を研磨して上記Ｖ溝の底部を
露出させる工程とを含むものである。
ｉ板の主表面上に高濃度の不純物拡散層を形成する工程
と、該不純物拡散層上にエピタキシャル単結晶Ｓｉ層を
成長させる工程と、異方性エツチングを行ない、該エピ
タキシャル単結晶Ｓｉ層の所定部に、複数のＶ溝を形成
する工程と、該Ｖ溝を含む上記エピタキシャル単結晶Ｓ
ｉ層表面に絶縁膜を被着形成する工程と、該絶縁膜上に
多結晶Ｓｉ層を積層する工程と、上記不純物拡散層をマ
スクとして上記半導体単結晶Ｓｉ板のみをエツチング除
去する工程と、しかる後、上記不純物拡散層及び上記エ
ピタキシャル単結晶Ｓｉ層を研磨して上記Ｖ溝の底部を
露出させる工程とを含むものである。
本発明においては、半導体単結晶Ｓｉ板上に高濃度の不
純物拡散層を形成し、この不純物拡散層をマスクとして
半導体単結晶Ｓｉ板をエツチング除去するので、エツチ
ング後は不純物拡散層が露出する。この不純物拡散層の
露出面は平坦面であるため、後のエピタキシャル単結晶
Ｓｉ層の研磨が均一に行なわれる。よって、絶縁膜に囲
まれた均−深さの単結晶Ｓｉ島が得られる。
純物拡散層を形成し、この不純物拡散層をマスクとして
半導体単結晶Ｓｉ板をエツチング除去するので、エツチ
ング後は不純物拡散層が露出する。この不純物拡散層の
露出面は平坦面であるため、後のエピタキシャル単結晶
Ｓｉ層の研磨が均一に行なわれる。よって、絶縁膜に囲
まれた均−深さの単結晶Ｓｉ島が得られる。
本発明製造方法に係わる一実施例を第１図に工程図及び
第２図にボロンビーク濃度と今冬エピタキシャル成長と
の特性図を示して説明する。
第２図にボロンビーク濃度と今冬エピタキシャル成長と
の特性図を示して説明する。
先ず、Ｉ ＸＩＯ”／−以−Ｌの高湯度ボロンをイオン
注入拡散して（１００）面を有するＮ型単結晶５ｉｎ１
００の主表面にＰ゛拡散層１０１を形成する（第１図ａ
） その後、上記Ｐ゛拡散層１０１上に所望の比抵抗及び厚
さを有するＮ型エピタキシャル層１０２を成長する。こ
の場合、第２図に示すように、Ｐ゛拡散層１０１のボロ
ンがＮ型エピタキシャル層１０２内にオートドーピング
し、Ｐ゛拡散層１０１のボロン濃度が低下するため、エ
ピタキシャル成長温度をできるだけ低温にすることでＰ
゛拡散層１０１のボロンピーク濃度を５ ＸＩＯ”／−
程度とする。又、このときのＰ゛拡散層１０１の厚さは
約０．８μ程度とする。更に、Ｎ型エピタキシャル層１
０２は、オートドーピングによるＰ゛層化より使用でき
ない層、所謂成長初期層を見込んで１０〜２０μ程度厚
めに成長させる（第１図ｂ）。
注入拡散して（１００）面を有するＮ型単結晶５ｉｎ１
００の主表面にＰ゛拡散層１０１を形成する（第１図ａ
） その後、上記Ｐ゛拡散層１０１上に所望の比抵抗及び厚
さを有するＮ型エピタキシャル層１０２を成長する。こ
の場合、第２図に示すように、Ｐ゛拡散層１０１のボロ
ンがＮ型エピタキシャル層１０２内にオートドーピング
し、Ｐ゛拡散層１０１のボロン濃度が低下するため、エ
ピタキシャル成長温度をできるだけ低温にすることでＰ
゛拡散層１０１のボロンピーク濃度を５ ＸＩＯ”／−
程度とする。又、このときのＰ゛拡散層１０１の厚さは
約０．８μ程度とする。更に、Ｎ型エピタキシャル層１
０２は、オートドーピングによるＰ゛層化より使用でき
ない層、所謂成長初期層を見込んで１０〜２０μ程度厚
めに成長させる（第１図ｂ）。
次に、上記Ｎ型エピタキシャル層１０２上にパターン化
した酸化膜２００を形成した後、この酸化膜２００をマ
スクとしてアルカリ異方性エッチングを施し、Ｎ型エピ
タキシャル層１０２の所定部に深さが約３０μのＶ溝３
００を形成する（第１図ｇ） 続いて、酸化膜２００を除去した後、上記Ｖ溝３００を
含むＮ型エピタキシャル層１０２の表面にイオン注入拡
散等によりＮ゛埋込層１０３を被着し、更にその上に分
離膜となる酸化１１２０１を被着形成する。その後、常
圧ＣＶＤ法を以て上記酸化膜２０１上に支持体となる多
結晶Ｓｉ層４００を概ねＳｉ板１００の厚さ程形成する
（第１図ｄ）次いで、５ｉＦｉｌｏｏの底面を平行にな
るように多結晶Ｓｉ層４００の表面を第１図（ｄｌに示
すＤ＋ Ｄｔ線迄研磨除去した後、多結晶Ｓｉ層４０
０の表面を基準面としてＳｉ仮１００の底面を同図に示
すＤｔＤ！線、即ちＰ゛拡散層１０１に達する直前迄研
磨除去する。尚、ここでの研磨除去量は数１１００ｐに
及ぶため、除去速度の速い研削法を用いるく第１図ｇ）
、尚、第１図（１１）は第１図（ｄｉを１８０゛回転し
たものである。
した酸化膜２００を形成した後、この酸化膜２００をマ
スクとしてアルカリ異方性エッチングを施し、Ｎ型エピ
タキシャル層１０２の所定部に深さが約３０μのＶ溝３
００を形成する（第１図ｇ） 続いて、酸化膜２００を除去した後、上記Ｖ溝３００を
含むＮ型エピタキシャル層１０２の表面にイオン注入拡
散等によりＮ゛埋込層１０３を被着し、更にその上に分
離膜となる酸化１１２０１を被着形成する。その後、常
圧ＣＶＤ法を以て上記酸化膜２０１上に支持体となる多
結晶Ｓｉ層４００を概ねＳｉ板１００の厚さ程形成する
（第１図ｄ）次いで、５ｉＦｉｌｏｏの底面を平行にな
るように多結晶Ｓｉ層４００の表面を第１図（ｄｌに示
すＤ＋ Ｄｔ線迄研磨除去した後、多結晶Ｓｉ層４０
０の表面を基準面としてＳｉ仮１００の底面を同図に示
すＤｔＤ！線、即ちＰ゛拡散層１０１に達する直前迄研
磨除去する。尚、ここでの研磨除去量は数１１００ｐに
及ぶため、除去速度の速い研削法を用いるく第１図ｇ）
、尚、第１図（１１）は第１図（ｄｉを１８０゛回転し
たものである。
更に、アルカリ異方性エツチングを行ない、残存するＳ
ｉ仮１００を完全にエツチング除去するやこの場合、ボ
ロンを高濃度に含有するＰ゛拡散層１０１はアルカリエ
ツチングでのエツチング速度が非常に遅いため、エツチ
ング後）７バー、所謂マスクとして作用する。よって、
このような特性を維持するため、Ｎ型エピタキシャルＪ
ｉ１０２成長後の熱処理を伴う工程においてもできるだ
け低温条件下で行ないＰ゛拡散層１０１のボロンピーク
濃度を高濃度に保つ必要がある（第１図ｆ）。
ｉ仮１００を完全にエツチング除去するやこの場合、ボ
ロンを高濃度に含有するＰ゛拡散層１０１はアルカリエ
ツチングでのエツチング速度が非常に遅いため、エツチ
ング後）７バー、所謂マスクとして作用する。よって、
このような特性を維持するため、Ｎ型エピタキシャルＪ
ｉ１０２成長後の熱処理を伴う工程においてもできるだ
け低温条件下で行ないＰ゛拡散層１０１のボロンピーク
濃度を高濃度に保つ必要がある（第１図ｆ）。
しかる後、Ｐ゛拡散層１０１及びＮ型エピタキシャル層
１０２を研磨してＶ溝３００の底部を露出させる。斯く
して、酸化膜２０１により囲繞された単結晶Ｓｉ、ｌＦ
＋１０４ａ、１０４ｂ、１０４ｅ。
１０２を研磨してＶ溝３００の底部を露出させる。斯く
して、酸化膜２０１により囲繞された単結晶Ｓｉ、ｌＦ
＋１０４ａ、１０４ｂ、１０４ｅ。
１０４ｄを有する誘電体分離基板が完成する（第１図ｇ
）。
）。
尚、単結晶Ｓｌ板１００はＮ型に代えてボロン？ＮＡ度
の低いＰ型にしても良い。又、単結晶Ｓｉ板１００はア
ルカリエツチングのみで除去しても良い。更に、多結晶
Ｓｉ層４００面を研磨してＰ゛拡散層１０１と平行にな
るようにして置き、かかる多結晶５ＩＮ４００の研磨面
を基準面としてＰ°拡散層１０１及びＮ型エピタキシャ
ル層１０２の研磨を行なっても良い。
の低いＰ型にしても良い。又、単結晶Ｓｉ板１００はア
ルカリエツチングのみで除去しても良い。更に、多結晶
Ｓｉ層４００面を研磨してＰ゛拡散層１０１と平行にな
るようにして置き、かかる多結晶５ＩＮ４００の研磨面
を基準面としてＰ°拡散層１０１及びＮ型エピタキシャ
ル層１０２の研磨を行なっても良い。
以上説明したよう、に本発明によれば、不純物拡散層を
マスクとして半導体単結晶Ｓｉ板をエツチング除去する
ので、エツチング後は不純物拡散層の平坦面が露出する
。そのため、エピタキシャル単結晶Ｓｉ層が均一に研磨
でき、均−深さの単結晶Ｓｉ島が形成できる。従って、
誘電体分離基板における未分離領域やオーバー研磨領域
がなくなり、歩留りが向上できる等の特有の効果により
上述した課題を解決し得る。
マスクとして半導体単結晶Ｓｉ板をエツチング除去する
ので、エツチング後は不純物拡散層の平坦面が露出する
。そのため、エピタキシャル単結晶Ｓｉ層が均一に研磨
でき、均−深さの単結晶Ｓｉ島が形成できる。従って、
誘電体分離基板における未分離領域やオーバー研磨領域
がなくなり、歩留りが向上できる等の特有の効果により
上述した課題を解決し得る。
第１図及び第２図は本発明方法に係わる一実施例を示す
もので、第１図は製造工程図、第２図はボロンビーク１
度−エピタキシャル成長特性図、第３図は従来方法の製
造工程図である。 １００・・・Ｎ型車結晶ｓｉ板、１０１・・・Ｐ゛拡散
層、１０２・・・Ｎ型エピタキシャル層、１０３・・・
Ｎ゛埋込層、１０４ａ、１０４ｂ、１０４ｅ、１０４ｄ
−・・単結晶Ｓｉ島、２００，２０１・・・酸化膜、３
００・・・Ｖ溝、４００・・・多結晶ｓ ｉ Ｊｉ ｍ
第 図 ホロンど−り；、１度−工どクキ／隔ルＡ〈４子１１・
工２第２図 オく肩辷９ｇガ丞の工涌１（ろ 第 ｌ 図 第 図
もので、第１図は製造工程図、第２図はボロンビーク１
度−エピタキシャル成長特性図、第３図は従来方法の製
造工程図である。 １００・・・Ｎ型車結晶ｓｉ板、１０１・・・Ｐ゛拡散
層、１０２・・・Ｎ型エピタキシャル層、１０３・・・
Ｎ゛埋込層、１０４ａ、１０４ｂ、１０４ｅ、１０４ｄ
−・・単結晶Ｓｉ島、２００，２０１・・・酸化膜、３
００・・・Ｖ溝、４００・・・多結晶ｓ ｉ Ｊｉ ｍ
第 図 ホロンど−り；、１度−工どクキ／隔ルＡ〈４子１１・
工２第２図 オく肩辷９ｇガ丞の工涌１（ろ 第 ｌ 図 第 図
Claims (1)
- 【特許請求の範囲】 半導体単結晶Ｓｉ板の主表面上に高濃度の不純物拡散層
を形成する工程と、 該不純物拡散層上にエピタキシャル単結晶Ｓｉ層を成長
させる工程と、 異方性エッチングを行ない、該エピタキシャル単結晶Ｓ
ｉ層の所定部に、複数のＶ溝を形成する工程と、 該Ｖ溝を含む上記エピタキシャル単結晶Ｓｉ層表面に絶
縁膜を被着形成する工程と、 該絶縁膜上に多結晶Ｓｉ層を積層する工程と、上記不純
物拡散層をマスクとして上記半導体単結晶Ｓｉ板のみを
エッチング除去する工程と、しかる後、上記不純物拡散
層及び上記エピタキシャル単結晶Ｓｉ層を研磨して上記
Ｖ溝の底部を露出させる工程とを含むことを特徴とする
誘電体分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7682689A JPH02257652A (ja) | 1989-03-30 | 1989-03-30 | 誘電体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7682689A JPH02257652A (ja) | 1989-03-30 | 1989-03-30 | 誘電体分離基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02257652A true JPH02257652A (ja) | 1990-10-18 |
Family
ID=13616483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7682689A Pending JPH02257652A (ja) | 1989-03-30 | 1989-03-30 | 誘電体分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02257652A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5268326A (en) * | 1992-09-28 | 1993-12-07 | Motorola, Inc. | Method of making dielectric and conductive isolated island |
| US7005324B2 (en) * | 2002-09-24 | 2006-02-28 | Seiko Epson Corporation | Method of fabricating stacked semiconductor chips |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5830141A (ja) * | 1981-08-18 | 1983-02-22 | Hitachi Ltd | 集積化半導体装置 |
| JPS61120424A (ja) * | 1984-11-16 | 1986-06-07 | Oki Electric Ind Co Ltd | 誘電体分離基板の研磨方法 |
| JPS6298639A (ja) * | 1985-10-24 | 1987-05-08 | Nec Corp | 誘電体分離基板の製造方法 |
-
1989
- 1989-03-30 JP JP7682689A patent/JPH02257652A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5830141A (ja) * | 1981-08-18 | 1983-02-22 | Hitachi Ltd | 集積化半導体装置 |
| JPS61120424A (ja) * | 1984-11-16 | 1986-06-07 | Oki Electric Ind Co Ltd | 誘電体分離基板の研磨方法 |
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