JPH03201460A - 誘電体分離基板の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は同一基板内に異なる深さの単結晶半導体島を有
する誘電体分離基板の製造方法に関する。

〔従来の技術〕

近年、誘電体分離構造を有する半導体集積回路装置にお
いて、高耐圧素子と低耐圧素子とを同一基板内に混載す
る場合、高耐圧素子が形成される島は逆バイアス時の空
乏層幅に応じて深くし、低耐圧素子が形成される島は縦
型ＮＰＮ　）ランジスタのコレクタ抵抗を小さくするた
めに浅くするというように内蔵素子の特性に応じて島の
深さを最適化する試みがなされている。

従来、かかる深い島と浅い島とを同一基板内に混載する
誘電体分離基板の製造方法は、「特開昭５５−１０５３
４０号」に開示されるものがある。以下、第２図に従っ
て、上記製造方法について述べる。

尚、第２図は工程断面図を示す。

先ず、Ｎ型で（１００）面を有する単結晶Ｓｉ基板ｌの
主表面−ヒに、酸化膜２を形成し、これをパターニング
した後、この酸化膜２をエツチングマスクとして、アル
カリ異方性エツチング技術を用いて基板Ｉに所望深さの
凹溝部３を形成する（第２図ａ） 次に、上記酸化膜２を除去した後、凹溝部３を含む基板
ｌの主表面に酸化膜４を被着し、これをホト・エツチン
グ技術により所望形状にパターニングする（第２図ｂ） その後、上記パターン化された酸化膜４をマスクとして
、アルカリ異方性エツチング除去した後、基板１にＶ溝
５を形成する（第２図Ｃ）続いて、上記酸化膜４を除去
した後、上記Ｖ溝を含む基板１の主表面上に酸化膜６を
被着し、この上に支持体となる多結晶５ｉＦｉ７を堆積
する（第２図ｄ） しかる後、基板１の裏面をＡ−Ａ線迄研磨除去し、ＶＩ
５の底部先端部を露出させる。斯くして、酸化ＩＩ！Ｊ
６で完全分離された残存基板部から戒る深い島８ａと浅
い島８ｂとが同一基板内に形成された誘電体分離基板を
完成した（第２図ｅ）〔発明が解決しようとする課題〕 然し乍ら、上述した従来方法においては、凹溝部３形威
の際、エツチングスピードの速い（１００）面を底面に
残すため凹溝部３の深さにばらつきが生じ易いことや酸
化膜４のパターニングの際、凹溝部３底面と基板１主表
面が通常１０ｕ＋以上の段差をもっているため、凹溝部
３内での酸化膜４のパターニング精度が著しるしく低下
し、所望のパターニング寸法が安定して得られず、従っ
て、Ｖ溝５の底部先端位置が凹溝部３でのＶ溝５と基板
１主表面上からの■溝とで不揃いになっていた。

このため、基板１裏面の研磨時に、精度よく平坦に研磨
が進行しても、Ｖ溝５先端の露出が一様にならず、研磨
オーバー領域や研磨不足の領域が基板１内に混在して現
われ、歩留りが低下するという問題点があった。

又、多結晶Ｓｉ層７を堆積する際、凹溝部３内のＶ溝５
が多結晶５ｉＦＪ７により充分に埋め込まれず、基準面
となる平坦面が得られないという問題点があった。これ
を解消するため、多結晶５ｉＪｉ７を厚く形成しても良
いが、この場合、作業が煩雑化する一Ｌ、基板１の反り
が大きくなるという問題点があった。

本発明の目的は、上述した問題点に鑑み、異なる深さの
単結晶半導体島を高精度に歩留り良く且つ容易に形成で
きる誘電体分離基板の製造方法を提供するものである。

〔課題を解決するための手段〕

本発明は上述した目的を達成するため、半導体基板の所
定部に、凹溝を形成する工程と、上記凹溝を含む上記基
板上に、第１の絶縁膜を被着し、上記凹溝底面の■溝形
成予定領域上の上記第１の絶縁膜を除去する工程と、上
記凹溝内をエピタキシャル層により完全に埋め戻す工程
と、上記エピタキシャル層の表面及び上記第１の絶縁膜
を、上記基板の高さ迄研磨して平坦化する工程と、上記
平坦化された上記エピタキシャル層を含む上記基板上に
、第２の絶縁膜を被着し、ｖｙｌＩ形威予形成域上の上
記第２の絶縁膜を除去する工程と、上記第２の絶縁膜を
マスクとして、異方性エツチング除去した後、上記基板
及び上記エピタキシャル層に、上記凹溝の底面上に残存
する上記第１の絶縁膜に到達し、且つ上記凹溝の側面に
被着した上記第１の絶縁膜を露出させる溝を形成する工
程と、上記露出した第１の絶縁膜を除去した後、上記第
２の絶縁膜をマスクとして、異方性エツチング除去した
後、上記溝より深い■溝を形成する工程と、上記第２の
絶縁膜を除去した後、上記Ｖ溝を含む上記基板上に第３
の絶縁膜を被着し、上記第３の絶縁膜上に、支持体層を
形成する工程と、上記基板の裏面を、上記Ｖ溝の底部先
端が露出する迄研磨除去する工程とを含むものである。

〔作　用〕

本発明においては、凹溝をエピタキシャル層により完全
に埋め、平坦化した後、パターン化された第２の絶縁膜
をマスクとして、■溝を形成するので、■溝の深さは第
２の絶縁膜のパターン開口部の幅で決定される。従って
、■溝底部先端位置のばらつきがなくなり、深い島と浅
い島とも同一基板内に精度良く形成され、歩留りが向上
する。

更に、支持体層が、凹溝内に埋め込んだエピタキシャル
層の厚さ分だけ薄く形成できるので、製造時間が短縮さ
れると共に基板の反りが低減される。

〔実施例〕

本発明の製造方法に係る一実施例を第１図に基づいて説
明する。尚、第１図は工程断面図を示す。

先ず、（１００）面を有する単結晶Ｓｉ基板１１の主表
面に酸化膜１２を被着し、この酸化１１１１２をホト・
エツチング工程によりパターニングし、このパターン化
された酸化膜１２をマスクとしてアルカリ異方性エツチ
ングを行ない凹溝３０を形成する。この凹溝３０は後の
浅い島となる領域上に位置するものであり、凹溝３０の
深さは、所望する深い島と浅い島の鳥屋の差分とし、例
えば２０／Ｉｎとする（第１図ａ）。

次に、上記酸化膜１２を除去した後、凹溝３０を含む基
板１１上に酸化膜１３を被着し、凹溝３０内の分離Ｖ溝
形威予定領域上の酸化膜１３を除去し、開口する（第１
図ｂ） 続いて、上記凹溝３０内が完全に埋まる位置迄エピタキ
シャル成長除去した後、凹溝３０内に単結晶Ｓｉのエピ
タキシャル層１４を形成する。ここで、エピタキシャル
成長に際しては、例えば「月刊セミコンダクタ・ワール
ドＪ　１９Ｂ８年１０月号、第３３〜４０真の最新技術
情報で紹介されているようなＳｉ選択エビ技術及びＥＬ
○技術を用いることにより目的の単結晶ｓｔＮを形成す
ることができる。尚、エピタキシャル層１４は、誘電体
分離基板完成時において、素子形成島領域外に位置する
ものであるから、導電型及び比抵抗並びに結晶欠陥等は
特に制約されるものではない（第１図Ｃ） その後、基板１１の主表面の位置迄凸状になっているエ
ピタキシャル成長層１４を研磨し、平坦な面を得た後、
基板ｌｌ上に窒化Ｗａ１５を被着し、これをホト・工・
７チングエ程によりパターニングする。ここで、当該研
磨は、歪のない鏡面を得るために最適なメカノ・ケミカ
ルポリッシング法で行なう。この研磨法によれば、酸化
膜の研磨速度がＳｉに比べて極端に遅いため、基板１１
主表面上の酸化膜１３がストッパーとして作用し、精度
良く主表面位置で仕上げることができる。又、窒化膜１
５のパターニングは、分離Ｖ溝形成予定領域を開口して
成るものであり、浅い島形戊子尾領域である凹溝３０６
Ｎ域では、凹溝３０底面に形成されている酸化膜１３の
開口部上に窒化膜１５の開口が位置する（第１図ｄ） 次いで、上記パターン化された窒化膜１５をマスクとし
て、アルカリ異方性エツチングを凹溝３０底面に埋め込
まれている酸化Ｗ１１３が露出する迄行ない、基板１１
及びエピタキシャル層１４に溝１６を形成する。ここで
、凹溝３０底面の酸化膜１３は必らず溝１６内に露出す
る必要があり、このため、酸化ｗＸ１３の開口幅は、選
択エピタキシャル成長可能な範囲でできるだけ小さくし
て置く（第１図ｅ） その後、上記酸化膜１３を弗酸系の液で除去した後、ア
ルカリ異方性エツチング除去した後、Ｖ溝１７を得る。

この際、窒化膜１５は酸化膜に比べ弗酸系の液に対する
エツチングレートが遅いため、完全に除去されず残り、
異方性エツチングの際のマスクとして使用される。そし
て、エピタキシャル層１４と単結晶シリコン基板１１と
のエツチングレートが等しいので、■溝１７の深さは、
窒化膜１５の開口幅によって決定されることになり、例
えば深い島の鳥屋に相当する深さとして５０　ａｒｍと
する（第１図ｆ）。

次に、上記窒化膜１５を除去した後、Ｖａ１７を含む基
＋ｆｆ１ｌｌの主表面上に酸化膜１８を被着し、更にこ
の上に、支持体となる多結晶５ｉｌｌｉ１９を基Ｆｊ、
１１と同程度の厚さに形成する（第１図ｇ）しかる後、
基板１１の裏面をＶ溝１７の底部先端が露出する迄研磨
する。斯くして、凹ｉ１１３０　ＳＪＩ域に、底面部が
酸化膜１３で、側面部が酸化膜１８で他の部分と完全に
分離した浅い島２０ｂができる。同時に酸化膜１８によ
り他の部分と完全に分離された深い島２０ａができ、同
一基板内に浅い島２０ｂ及び深い島２０ａを混載して成
る誘電体分離基板が完成する（第１図ｈ）。

尚、本実施例では、Ｖ溝１７形成時の異方性エツチング
マスクとして、窒化膜１５を用いたが、露出した酸化膜
１３の除去工程において、後工程の異方性エツチングマ
スク材として残るものであれば何でも良い。

〔発明の効果〕

以上説明したように本発明によれば、凹溝をエピタキシ
ャル層で完全に埋め込み、平坦面とした上で、パターン
化された第２の絶縁膜をマスクとして、深さが、第２の
絶縁膜のパターンの開口幅で決定されるＶ溝を形成する
ので、ｖｌの底部先端位置のばらつきがなくなる。従っ
て、深い島及び浅い島とも同一基板内に精度良く形成で
き、歩留りが向上できる。又、支持体層の厚さが、凹溝
内に埋設されたエピタキシャル層の厚さ分だけ薄く形成
できるので、製造時間が短縮されると共に、基板の反り
が低減できる等の効果により上述した課題を解決し得る
。

【図面の簡単な説明】

第１図は本発明製造方法の一実施例に係る工程断面図で
あり、第２図は従来製造方法の工程断面図である。 １１・・・単結晶Ｓｔ基板、１２，１３．１８・・・酸
化膜、Ｉ４・・・エピタキシャル層、１５・・・窒化膜
、１６・・・溝、１７・・・Ｖ溝、１９・・・多結晶Ｓ
ｉ層、２０ａ・・・深い島、２０ｂ・・・浅い島、３０
・・・凹溝。 ｌ５ 本発明方法の工程図 第 図 ３凹溝部 第２ 図

Claims (1)

1. 【特許請求の範囲】 半導体基板の所定部に、凹溝を形成する工程と、上記凹
   溝を含む上記基板上に、第１の絶縁膜を被着し、上記凹
   溝底面のＶ溝形成予定領域上の上記第１の絶縁膜を除去
   する工程と、 上記凹溝内をエピタキシャル層により完全に埋め戻す工
   程と、 上記エピタキシャル層の表面及び上記第１の絶縁膜を、
   上記基板の高さ迄研磨して平坦化する工程と、 上記平坦化された上記エピタキシャル層を含む上記基板
   上に、第２の絶縁膜を被着し、Ｖ溝形成予定領域上の上
   記第２の絶縁膜を除去する工程と、上記第２の絶縁膜を
   マスクとして、異方性エッチングを行ない、上記基板及
   び上記エピタキシャル層に、上記凹溝の底面上に残存す
   る上記第１の絶縁膜に到達し、且つ上記凹溝の側面に被
   着した上記第１の絶縁膜を露出させる溝を形成する工程
   と、 上記露出した第１の絶縁膜を除去した後、上記第２の絶
   縁膜をマスクとして、異方性エッチングを行ない、上記
   溝より深いＶ溝を形成する工程と、上記第２の絶縁膜を
   除去した後、上記Ｖ溝を含む上記基板上に第３の絶縁膜
   を被着し、上記第３の絶縁膜上に、支持体層を形成する
   工程と、上記基板の裏面を、上記Ｖ溝の底部先端が露出
   する迄研磨除去する工程とを含むことを特徴とする誘電
   体分離基板の製造方法。