KR20010029456A - 본딩된 반도체 기판에 대한 평탄화 공정 - Google Patents

본딩된 반도체 기판에 대한 평탄화 공정 Download PDF

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Abstract

타깃 두께 (Tt) 의 반도체층을 갖는 기판 준비 공정. 상기 공정에서, 두 개의 웨이퍼가 대면시켜 본딩되어 기판이 형성되고, 여기서 웨이퍼 중 하나는 공지된 두께 (Tknown) 및 약 0.75 마이크로미터 이하의 총두께 변화량을 갖고, 제 2 웨이퍼는 반도체 재료층을 구비한다. 기판은 반도체층의 두께가 감소되도록 제 1 스톡 제거 단계에서 얇아진다. 정면 상의 개별적인 위치에서 얇아진 기판의 상기 정면과 이면 사이의 거리가 측정되어 두께 프로파일 데이터가 생성된다. 반도체층의 두께를 타깃 두께 (Tt) 로 감소시키기 위하여 제 2 스톡 제거 단계에서 얇아진 기판의 정면에서 부가적인 스톡이 제거되고, 각각의 상기 개별적인 위치에서 제거되는 스톡량은 두께 프로파일 데이터 (Tt및 Tknown) 를 고려한 후에 결정된다.

Description

본딩된 반도체 기판에 대한 평탄화 공정 {FLATTENING PROCESS FOR BONDED SEMICONDUCTOR SUBSTRATES}
발명의 배경
본 발명은 두 개 이상의 본딩된 반도체 웨이퍼를 구비하는 반도체 기판의 표면을 평탄화시키는 공정에 관한 것이다. 특히, 본 발명은 상기 공정에 의해 균일하며 소정의 두께를 갖는 본딩된 기판 및 본딩된 기판군을 얻기 위한 수단을 제공한다.
"SOI" (semiconductor on insulator) 기판은 반도체 산업에서의 사용이 증가되고 있다. 상기 기판은 일반적으로 디바이스층이라 통칭하는 얇은 실리콘층이나 다른 반도체층, 절연층, 및 웨이퍼 벌크나 지지층을 구비한다. 전형적으로 실리콘 이산화물 실리콘 질화물 또는 다른 유전체 재료로 이루어진 절연층은 지지층으로부터 디바이스층을 전기적으로 절연시킨다.
두 개의 실리콘 웨이퍼를 함께 본딩시킴으로써 SOI 기판을 준비하여 왔다. 일반적으로, 절연층은 웨이퍼의 한쪽 또는 양쪽의 연마면 상에 형성되고, 절연층이 본딩 계면에 있는 상태에서 두 개의 웨이퍼가 함께 본딩된다. 그 후 절연층 상에 얇은 디바이스층을 제조하기 위한 각종 수단에 의해 본딩된 웨이퍼 중 하나의 두께가 감소된다.
SOI 기판 제조를 위해 제시된 하나의 방법은 도 1 에 개략적으로 도시한 본드 앤 에치백 (bond and etchback) 방법이다. 상기 방법을 위한 개시 재료는 핸들 웨이퍼 (1) 및 디바이스 웨이퍼 (2) 이다. 핸들 웨이퍼 (1) 는 벌크 실리콘층 (3) 및 산화물층 (4) 을 갖는다. 디바이스 웨이퍼 (2) 는 실리콘의 에피택셜 성장 디바이스층 (5), 매우 고농도로 도핑된 실리콘의 에피택셜 성장층 (6), 및 벌크 실리콘층 (7) 을 갖는다. 그 후 웨이퍼가 접합되어 본딩된 기판 (8) 이 형성되고 디바이스층 (5) 은 산화물층 (4) 에 본딩된다. 벌크 실리콘층 (7) 은 에칭에 의해 제거되거나, 기계적인 연마와 후속하는 에칭의 결합에 의해 제거되어 고농도로 도핑된 실리콘층 (6) 이 노출된다. 그 후 고농도로 도핑된 실리콘층 (6) 이 차별적인 에칭 용액으로 제거되어 절연층 (4) 및 지지층 (3) 상에 놓인 노출된 디바이스층 (5) 을 갖는 SOI 기판 (9) 이 제조된다. 예를 들어, 참조 문헌으로 유럽 공개 특허 공보 제 0 520 216 A2 호가 있다.
고품질의 SOI 기판을 제조하기 위하여 본드 앤 에치백 방법이 사용될 수 있지만, 이는 실시하기가 비교적 복잡하고 각종 제한을 면할 수 없다. 예를 들어, 에피택셜 성장은 디바이스층의 도핑을 최소화하기 위해 일반적으로 저온에서 수행되어, 이것이 에피택셜 성장 속도를 감소시키는 결과를 낳고, 결과적으로, 에피택셜 반응기의 설비된 기저에 대한 생산량을 감소시키는 결과를 낳는다. 이 때문에, 절연 산화물층은 전형적으로 디바이스 웨이퍼 대신 핸들 웨이퍼 상에서 성장된다.
접합된 웨이퍼 중 하나의 두께를 감소시키기 위해 제시되어 있는 다른 방법은 도 2 에 개략적으로 도시한 "PACE" (plasma assisted chemical etching) 이다. 상기 방법에서, 실리콘층 (3) 및 산화물층 (4) 을 갖는 핸들 웨이퍼 (1) 를 실리콘 디바이스 웨이퍼 (2) 에 본딩시킴으로써 SOI 기판 (8') 이 형성된다. 그 후 기판 (8') 은 두 개의 스톡 제거 단계에서 얇아진다. 제 1 단계에서, 실리콘 스톡은 종래의 연삭, 화학-기계적 연마 또는 다른 조대 스톡 제거 수단에 의해 기판 (10) 으로부터 신속하지만 반드시 균일하지는 않게 제거되어 디바이스층의 최종 타깃 두께 (Tt) 를 초과하는 중간 단계의 두께 (Tint) 를 갖는 막 (2') 이 생성된다. 제 1 스톡 제거 단계에서 발생되는 불균일성을 감소시키기 위해, 타원 편광계 (ellipsometer), 고주파 음향파 장치 (high frequency acoustic wave device), 또는 전면 간섭계 (full surface interferometer) 를 사용하여 막 (2') 의 두께 프로파일이 측정된다. 그 후 막 (2') 의 점별 두께 (point-by-point thickness) 를 나타내는 프로파일 데이터가 처리되어 체재 시간 대 막 (2') 의 전체 표면에 대한 포지션 맵 (position map) 이 생성된다. 층 (2') 의 표면 (10') 으로부터 부가적인 스톡을 국부적으로 제거하기 위해 막 (2') 상부에 재료 제거 장치 (플라즈마 퍽 (plasma puck) 등) 의 이동을 제어하는데 상기 맵이 사용되어 두께 (Tt) 를 가진 디바이스층 (5) 을 갖는 SOI 웨이퍼 (9) 가 제조된다. 예를 들어, 참조 문헌으로 미국 특허 제 5,254,830 호가 있다.
PACE 방법의 한 가지 장점은 타깃 두께에 대해 매우 적은 총두께 변화량 ("TTV") 예를 들면, 약 10 나노미터의 TTV 를 가진 디바이스층을 갖는 SOI 기판이 제조된다는 것이다. 그러나, 중요한 것은 상기 방법은 두께 프로파일 측정 장치의 동작 파장이 디바이스층의 투명 범위내에 존재하는 것을 요구하는 디바이스층의 광학 두께 측정에 의존한다는 것이다. 따라서, 전형적으로 사용되는 파장에서, 상기 방법은 두께가 약 7 마이크로미터 초과의 디바이스층을 측정하는데 사용될 수 없고, 고농도로 도핑되거나 다른 광학적으로 불투명한 층의 두께를 측정하는데 사용될 수도 없다. 더욱이, 상기 접근법에서는 디바이스층의 TTV 만이 제어되어, 지지층에 존재하는 어떠한 TTV 도 무시되고 SOI 기판으로 "인쇄"된다. 상당한 TTV 를 갖는 핸들 웨이퍼를 사용하여 준비된 SOI 기판을 확대하여 상세하게 예시한 도 3 에 상기 결과를 개략적으로 도시하고, 디바이스층 (5) 에 TTV 는 거의 없거나 전혀 없지만, 실리콘층 (3) 및 기판 (9) 에 상당한 TTV 가 있는 SOI 기판이 그 결과이다.
발명의 개요
따라서, 본 발명의 몇 가지 목적 중에서, 과도하게 복잡하지 않은 기판의 준비를 위한 공정, 본딩 이전에 절연층이 핸들 웨이퍼, 디바이스 웨이퍼 또는 양쪽 웨이퍼 상에 형성될 수 있게 하는 공정, 열처리 제한이 없는 공정, 광학적으로 불투명한 층의 이용을 가능하게 하는 공정, 및 디바이스층뿐만 아니라 기판의 TTV 제어를 가능하게 하는 공정의 제공이 주목될 수 있다.
따라서, 간단하게, 본 발명은 타깃 두께 (Tt) 의 반도체층을 갖는 기판의 준비를 위한 공정에 관한 것이다. 상기 공정은 웨이퍼 중 하나는 공지된 두께 (Tknown) 및 약 0.75 마이크로미터 미만의 총두께 변화량을 갖고, 제 2 웨이퍼는 반도체 재료층으로 이루어진 기판이 형성되도록 두 개의 웨이퍼를 대면시켜 본딩하는 단계를 구비한다. 상기 기판은 반도체층의 두께가 감소되도록 제 1 스톡 제거 단계에서 얇아진다. 정면 상의 개별적인 위치에서 얇아진 기판의 정면과 이면 사이의 거리가 측정되어 두께 프로파일 데이터가 생성된다. 그 후 제 2 스톡 제거 단계에서 얇아진 기판의 정면으로부터 부가적인 스톡이 제거되어 반도체층의 두께가 타깃 두께 (Tt) 로 감소되고, 각각의 상기 개별적인 장소에서 제거되는 스톡량은 두께 프로파일 데이터 (Tt및 Tkown) 를 고려한 후에 결정된다.
또한, 본 발명은 두 개 이상의 웨이퍼 본딩에 의해 준비되는 기판군에 관한 것이다. 10 개 이상의 기판으로 이루어진 군에서 기판의 평균 총두께 변화량은 약 0.2 마이크로미터를 초과하지 않고, 반도체층의 평균 총두께 변화량은 약 0.5 마이크로미터를 초과하지 않는다.
이하 다른 목적 및 특징은 일부는 곧 알 수 있을 것이고 일부는 지적될 것이다.
도면의 간단한 설명
도 1 은 제 1 종래 기술 방법에 따라 준비되는 본딩된 SOI 기판의 개략 단면도.
도 2 는 제 2 종래 기술 방법에 따라 준비되는 본딩된 SOI 기판의 개략 단면도.
도 3 은 상당한 총두께 변화량을 갖는 핸들 웨이퍼를 사용하는 제 2 종래 기술 방법에 따라 준비되는 본딩된 SOI 기판의 개략 단면도.
도 4 는 본 발명의 공정에 따라 준비되는 본딩된 SOI 기판의 개략 단면도.
대응 참조 문자는 일부 도면 전체에 걸쳐서 대응 부분을 지시한다.
바람직한 실시예의 설명
이제 도면, 특히 도 4 를 참조하면, 본 발명의 공정은 개시 재료로서, 핸들 웨이퍼 (1) 를 사용한다. 일반적으로, 핸들 웨이퍼 (1) 는 패터닝되거나 패터닝되지 않을 수도 있고 반도체 사용에 적절한 임의의 직경 및 타깃 두께를 가질 수도 있어서, 예를 들면, 직경은 4 내지 8 인치 (100 내지 200 ㎜) 이거나 그 이상일 수도 있고 두께는 475 내지 725 마이크로미터 이거나 그 이상일 수도 있으며, 두께는 전형적으로 증가하는 직경에 따라서 증가한다.
제 1 공정 단계에서, 핸들 웨이퍼 (1) 가 평탄화되어 공지된 두께의 초평탄 웨이퍼가 형성된다. 바람직하게는 평탄화된 웨이퍼가 1 마이크로미터 미만의 TTV 를 갖고, 더욱 바람직하게는 약 0.75 마이크로미터 미만의 TTV, 더더욱 바람직하게는 약 0.5 마이크로미터 미만의 TTV, 가장 바람직하게는 약 0.2 마이크로미터 미만의 TTV, 그리고 최적으로는 약 0.1 마이크로미터 미만의 TTV 를 갖는다. 상기 TTV 기준을 만족하는 웨이퍼는 예를 들어, 미국 특허 번호 제 4,668,366 호, 5,254,830 호, 5,291,415 호, 5,375,064 호, 5,376,224 호, 및 5,491,571 호에 개시된 PACE 기본의 기술을 이용하여 준비될 수도 있다. 상기 기술을 이용하는 정밀 웨이퍼 성형 장치는 PWS-200 상표의 IPEC/Precision (Bethel, Connecticut) 으로부터 상업적인 이용이 가능하다.
일반적으로, 25 ㎛ ×25 ㎛ 의 영역 상부에 약 0.1 ㎚ 이하의 표면 조도 (rms) 를 갖는 웨이퍼는 본딩이 가능하다. 그러나, 실리콘 웨이퍼의 표면은 플라즈마 웨이퍼-박형화 공정에 의해 예를 들어, AFM (Atomic Force Microscope) 으로 측정된 바와 같은 상당량의 표면 조도 (rms) 를 전형적으로 갖는다. 따라서, 플라즈마 박형화 핸들 웨이퍼의 조도는 상기 수준의 조도보다 작은 값으로 감소되는 것이 바람직하다. "키스 (kiss)" 연마라고 하는 경연마 처리에 의해 이를 간편하게 행한다. 제거량을 결정하는 알고리즘은 다음과 같다: (1) 플라즈마로 얇아진 표면의 피이크 ("p") 대 밸리 ("v") 의 조도 결정 (r(p-v)), (2) 마무리 형태의 슬러리 (예를 들어, 묽은 Glanzox) 를 사용하여 약 3r(p-v) 내지 4r(p-v) 정도를 제거하는 연마 공정 설계, 및 (3) 종래 RCA 형 세정. 상기 소량의 실리콘 제거가 웨이퍼의 TTV 를 감소시키지 않는다.
TTV 를 제어할 필요성을 고려하여, 핸들 웨이퍼 (1) 는 기계적으로 다른 층을 지지하고, 구조체의 취급 및 처리를 가능하게 하고, 디바이스층에 대한 오염원을 형성하지 않는 임의의 재료로 이루어진다. 그와 같은 재료에는 예를 들어, 기본적인 반도체 재료, 복합 반도체 재료, 다결정 실리콘, 석영 등의 유리 재료, 또는 알루미늄 산화물, 알루미늄 질화물 또는 실리콘 카바이드 등의 세라믹 재료가 포함된다. 도전형 및 저항율이 중요치 않은 핸들 웨이퍼 (1) 용으로 바람직한 재료는 실리콘이다.
다시 도 4 를 참조하면, 실리콘층 (3) 의 표면 상에 공지된 두께의 유전체 재료로 이루어진 절연층 (4) 이 형성되는 방식으로 핸들 웨이퍼 (1) 가 처리된다. 절연층 (4) 의 두께는 일반적으로 약 5 Å (0.5 ㎚) 과 약 5 마이크로미터 사이에 있고, 약 0.4 내지 약 2 마이크로미터인 것이 바람직하며, 약 300 내지 약 500 Å 범위의 두께가 전형적이다. 실리콘 이산화물, 실리콘 질화물 또는 그 결합물이 바람직한 유전체 재료이다. 절연층이 열성장 공정에 의해 형성되는 것이 바람직하다 하더라도, 화학 기상 증착 및 플라즈마 강화 증착 (plasma enhanced deposition) 등의 다른 기술 역시 적합할 수 있다.
절연층이 형성된 후에, 핸들 웨이퍼 (1) 는 동일하게 처리되거나 처리되지 않은 디바이스 웨이퍼 (2) 에 본딩되어 기판 (8') 이 형성된다. 특히, 핸들 웨이퍼 (1) 의 절연층 (4) 이 디바이스 웨이퍼 (2) 의 노출면에 본딩된다. 당업에서 공지된 방법에 따라 본딩을 행한다. 바람직하게는, 본딩 표면이 친수성으로 남겨지는 방식으로 세정되고, 상온에서 정밀하게 정렬 및 본딩되는 직접적인 본딩 방법이 사용된다. 그 후 본딩 강도가 증가되도록 기판 (6) 은 고온에서 어닐링된다.
다시 도 4 를 참조하면, 중간 단계의 두께 (Tint) 를 갖는 막 (2') 이 생성되도록 제 1 스톡 제거 단계에서 기판 (8') 이 얇아진다. 일반적으로, 상기 단계는 스톡이 기판으로부터 신속하지만 균일하지는 않게 조대 제거되는 단계이다. 연삭, 화학 기계적 연마 또는 에칭 (플라즈마 에칭 또는 화학적 에칭) 등의 각종의 종래 박형화 기술에 의해 이를 행할 수도 있다. 따라서, 상기 제 1 제거 단계로부터 발생하는 중간 단계의 두께 (Tint) 는 타깃 디바이스층 두께 (Tt) 에 제 1 스톡 제거 단계 동안에 시작되는 TTV 의 대체로 약 2 배 정도인 양을 더한 것이 된다. 일반적으로, 종래 기계적 박형화 방법은 약 1 내지 5 마이크로미터의 TTV 로 시작되고 결과적으로, Tint와 Tt사이의 차이는 일반적으로 약 20 마이크로미터 미만, 바람직하게는 약 10 마이크로미터 미만, 가장 바람직하게는 약 5 마이크로미터 미만이 된다.
핸들 및 디바이스 웨이퍼의 테두리에서 불균일한 본딩의 결과로서 기판 (8') 이 보이드, 버블 및 다른 박리를 나타내면, 기판의 바람직함을 감소시키는 상기 형태를 제거하기 위해 층 (2') 의 테두리 마진 (12) 이 연삭이나 연마 등의 기계적 수단 또는 에칭 (플라즈마 또는 화학적) 에 의해 제거될 수 있다. 전형적으로, 상기 테두리 박리 단계는 만일 수행된다면, 제 1 및 제 2 스톡 제거 단계 사이에서 수행된다.
제 1 스톡 제거 단계 후에, 얇아진 기판에 대하여 생성되고 기판 (8') 에 대하여 전면 커버가 보장되도록 충분히 많은 개별적인 위치에서 데이터가 생성되는 기판 (8') 의 표면 (14) 상에 위치의 함수로서 점별 두께 프로파일 데이터가 매핑된다. 따라서, 다수의 개별적인 위치는 2 개 이상, 바람직하게는 10 개 이상, 더욱 바람직하게는 약 100 개 이상, 더더욱 바람직하게는 약 1000 개 이상 그리고, 몇몇 사용에 대하여, 가장 바람직하게는 약 5,000 개 이상이다. 상기 데이터를 생성하는데 이용되는 두께 측정 장치는 커패시턴스, 광간섭, FTIR, 또는 기계적 (예를 들어, 마이크로미터) 두께 측정 장치일 수도 있다. 그러나, 바람직하게는 약 0.5 마이크로미터 이상의 분해능을 갖는 커패시턴스 두께 측정 장치를 사용하여 결정되고 약 0.1 마이크로미터 이상의 분해능을 갖는다면 더욱 바람직하다. 약 0.1 내지 약 0.2 마이크로미터의 분해능을 갖는 커패시턴스 측정 장치는 ADE 7200 상표의 ADE Corporation (Newton, MA) 으로부터 상업적인 이용이 가능하다. 동작시, 상기 장치의 평행한 플레이트 커패시터의 에어갭으로 실리콘 웨이퍼의 도입에 의해 커패시턴스의 변화가 발생된다. 상기 커패시턴스 변화는 웨이퍼의 두께 및 그의 유효 유전 상수에 관련될 수 있다. 상이한 유전 상수의 재료로 웨이퍼가 층을 이루면, 층을 이룬 구조체를 직렬 커패시턴스로서 모델링함으로써 유효 유전 상수가 추출될 수 있다. 예를 들어, 매립된 산화물이 균일하고 얇은 (2 ㎛ 이하) SOI 층의 경우, 매립된 산화물 두께를 정확하게 알 수 있다면 재료의 차이에 의해 발생되는 편차는 아주 적고 어떠한 경우에도 정밀하게 계산될 수 있다.
중요한 것은 지지층 (3) 및 산화물층 (4) 의 두께가 공지되어 있고 상기 층들이 초평탄하기 때문에, 두께 프로파일 데이터, 핸들 웨이퍼의 공지된 두께 (Tknown), 및 타깃 두께치 (Tt) 에 작용하는 알고리즘을 사용하여 층 (2') 의 두께 및 두께 변화량을 계산할 수 있다는 것이다. 예를 들어, 타깃 두께 (Tt) 가 완성되기 위해 제거되는 재료량은 각각의 개별적인 위치에서 두께 프로파일 데이터로부터 핸들 웨이퍼의 공지된 두께 (Tknown) 를 공제함으로써 결정될 수 있다. 그 후 상기 수치 사이의 차이는 디바이스층 (5) 에 대한 타깃 두께 (Tt) 와 비교되고 두 개의 수치 사이의 차이는 타깃 두께 (Tt) 가 완성되도록 각각의 위치에서 제거되어야 하는 스톡량을 이룬다.
일단 층 (2') 의 각각의 위치에서 제거되어야 하는 재료량이 결정되면, 이 정보는 제 2 스톡 제거 단계 동안 스톡 제거 장치를 제어하는데 사용되는 체재 시간 대 포지션 맵으로 처리 및 전환된다. 상기 제 2 스톡 제거 단계는 디바이스층 (5) 이 생성되도록 층 (2') 의 작은 영역으로부터 스톡을 국부적이고 정밀하게 제거할 수 있는 임의의 장치를 사용하여 실행될 수도 있다. 상기 장치는 예를 들어, 미세 연마 헤드를 갖는 화학 기계적 연마 장치일 수도 있다. 그러나, 미국 특허 제 4,668,366 호, 5,254,830 호, 5,291,415 호, 5,375,064 호, 5,376,224 호 및 5,491,571 호에 개시된 형태의 PACE 제거 장치가 바람직하고, 이것은 PWS-200 상표의 IPEC/Precision 으로부터 상업적인 이용이 가능하다.
제 2 스톡 제거 단계 후에, 기판 (8') 은 1 마이크로미터 미만의 TTV, 더욱 바람직하게는 약 0.75 마이크로미터 미만의 TTV, 더더욱 바람직하게는 약 0.5 마이크로미터 미만의 TTV, 가장 바람직하게는 약 0.2 마이크로미터 미만의 TTV, 그리고 최적으로는 약 0.1 마이크로미터 미만의 TTV 를 갖는다. 일반적으로, 디바이스층 (5) 은 기판 (8') 의 TTV 의 약 2 배인 TTV 를 갖는다. 따라서, 디바이스층 (5) 은 2 마이크로미터 미만의 TTV, 더욱 바람직하게는 약 1.5 마이크로미터 미만의 TTV, 더더욱 바람직하게는 약 1 마이크로미터 미만의 TTV, 가장 바람직하게는 약 0.4 마이크로미터 미만의 TTV, 그리고 최적으로는 약 0.2 마이크로미터 미만의 TTV 를 갖는다. 기판 및 디바이스층에 대한 최종 TTV 값은 초평탄한 핸들 웨이퍼로 시작하고, 기판의 두께를 정확하게 매핑하고, 제 2 스톡 제거 단계에서 상기 맵을 사용하여 기판을 정밀하게 박형화함으로써 완성된다. 핸들 웨이퍼는 초평탄하기 때문에, 제 2 스톡 제거 단계 이전에 기판에 존재하는 TTV 는 실질적으로 디바이스층의 불균일성 (TTV) 에 기인한다. 더욱이, 기판의 정확한 매핑 및 정밀한 박형화는 제 2 스톡 제거 단계 후에, 기판의 TTV 에 비교할 수 있는 TTV 를 갖는 디바이스층의 준비를 가능하게 한다.
기판 (8') 은 임의적으로 "키스" 연마를 거쳐 표면 조도 (rms) 가 25 ㎛2의 영역 상부에서 제 2 스톡 제거 단계 후 약 1 Å 의 값으로 감소된다. 일반적으로, 약 1 내지 약 300 나노미터의 실리콘이 상기 연마 단계에서 제거된다. 예를 들어, 묽은 암모니아 안정화 콜로이드 실리카 슬러리 및 종래 연마 장치를 사용하여 화학/기계적 연마 공정으로 상기 연마를 행할 수도 있다. 바람직한 암모니아 안정화 콜로이드 실리카 슬러리는 Glanzox 3900 이고, 이것은 일본 Fujimi Incorporated 의 Aichi Pref. 452 로부터 상업적인 이용이 가능하다. Glanzox 3900 은 약 8 내지 약 10 % 의 실리카 함량을 갖고 약 0.025 내지 약 0.035 ㎛ 의 입자 크기를 갖는다. 암모니아 안정화 실리카 슬러리가 사용되기 전에 희석되지 않으면, 연마된 웨이퍼는 묽은 슬러리로 처리된 웨이퍼처럼 매끄럽게 되지 않는다. 실리카 슬러리 약 1, 탈이온수 약 10 의 희석이 바람직하다. 연마후, 기판은 H2O-H2O2-NH4OH 등의 표준 세정 용액을 사용하는 세정 단계를 거친다.
본 발명의 공정은 비교적 두꺼운 반도체층 즉, 1 마이크로미터 이상의 두께, 3 마이크로미터, 5 마이크로미터, 7 마이크로미터, 10 마이크로미터 또는 그 이상의 두께를 갖는 SOI 기판의 준비에 독특한 장점을 제공한다. 본 발명의 공정은 또한 광학적으로 불투명한 층 또는 영역을 갖는 SOI 기판의 준비에 독특한 장점을 제공한다. 상기 장점은 상기 공정에 이용되는 측정 기술로부터 발생한다. 본 발명에서는, 기판이 임의 파장의 빛에 투명해야 함을 요구하지 않는 측정 장치를 써서 지지층의 이면을 기준면으로 사용하여 두께 측정을 행한다. 지지층은 기판에 TTV 를 거의 도입시키지 않는 초평탄한 핸들 웨이퍼로부터 나온 것이기 때문에 지지층의 이면이 기준면으로 사용될 수 있다.
도 4 에 예시한 바와 같이, 절연층 (4) 이 핸들 웨이퍼 (1) 상에 형성된다. 그러나, 실제로, 두 개의 웨이퍼가 본딩 계면에 존재하는 산화물층과 동시에 본딩되는 한 절연층은 본딩 이전에 핸들 웨이퍼, 디바이스 웨이퍼 또는 양쪽 웨이퍼 상에 형성될 수도 있다.
본 발명은 SOI 기판에 관련하여 설명하였지만, 이의 사용은 절연층을 구비하는 기판에 한정되지 않는다. 하나의 웨이퍼가 초평탄한 웨이퍼인 두 개 이상의 웨이퍼로부터 준비되는 임의의 반도체 기판에 일반적으로 사용된다. 따라서, 예를 들어, 이것은 각각의 본딩된 웨이퍼가 패터닝되거나 패터닝되지 않는 반도체층을 구비하는 사용에 이용될 수도 있다. 또한 이것은 두 개 이상의 웨이퍼가 본딩되는 사용에 이용될 수도 있다.
더욱이, 본 발명의 웨이퍼 본딩 및 평탄화 공정은 TTV 의 밀착 분포를 갖는 반도체 기판군의 준비를 가능하게 한다. 즉, 기판에 대한 평균 TTV 가 약 0.2 마이크로미터를 초과하지 않고 반도체층에 대한 평균 TTV 가 약 0.5 마이크로미터를 초과하지 않는 약 10 개 이상의 기판군, 바람직하게는 약 25 개 이상의 기판군이 준비될 수 있다.
상술한 관점에서, 본 발명의 몇몇 목적이 달성되고 다른 유익한 결과가 얻어짐을 알 수 있다.
상기 제조 및 공정에서 본 발명의 범주로부터 벗어나지 않는 다양한 변화를 행할 수 있으므로, 상기 설명에 포함되거나 첨부된 도면에 도시된 모든 사항은 제한적인 의미로서가 아닌 예시적인 것으로 해석되어야 한다.

Claims (29)

  1. 타깃 두께치 (Tt) 를 가진 반도체층을 갖는 기판 준비 공정에 있어서,
    기판이 형성되도록 제 1 및 제 2 웨이퍼를 대면시켜 본딩시키는 단계로서, 상기 제 1 웨이퍼는 공지된 두께치 (Tknown) 와 약 0.75 마이크로미터 미만의 총두께 변화량을 갖고, 상기 제 2 웨이퍼는 반도체 재료로 이루어지며, 상기 기판은 상기 제 1 및 상기 제 2 웨이퍼의 본딩되지 않은 면에 의해 정의되는 정면 및 이면을 갖고, 상기 정면과 상기 이면 사이의 계면은 상기 제 1 및 상기 제 2 웨이퍼의 본딩된 면에 의해 정의되고, 지지층이 상기 이면과 상기 계면 사이에 있으며, 상기 반도체 재료로 이루어진 반도체층이 상기 정면과 상기 계면 사이에 위치되는, 제 1 및 제 2 웨이퍼를 대면시켜 본딩시키는 단계,
    상기 반도체층의 두께를 Tt보다 큰 중간 단계의 두께치 (Tint) 로 감소시키기 위해 제 1 스톡 제거 단계에서 상기 정면으로부터 스톡을 제거함으로써 기판을 박형화하는 단계,
    상기 정면 상에 개별적인 위치에서 상기 기판의 상기 정면과 상기 이면 사이의 거리를 측정하는 단계를 구비하여, 상기 박형화된 기판에 대한 두께 프로파일 데이터를 생성하는 단계,
    상기 두께 프로파일 데이터 (Tt및 Tknown) 에 작용하는 알고리즘을 이용하는 단계를 구비하여, 상기 반도체층의 두께를 상기 타깃 두께치 (Tt) 로 감소시키기 위해 각각의 상기 개별적인 위치에서 제거되는 스톡량을 결정하는 단계, 및
    상기 반도체층의 두께를 Tt로 감소시키기 위해 제 2 스톡 제거 단계에서 상기 박형화된 기판의 상기 정면으로부터 스톡을 제거하는 단계로서, 각각의 상기 개별적인 위치에서 제거되는 상기 스톡의 양은 상기 스톡량을 결정하는 단계에 기초하는, 스톡을 제거하는 단계를 구비하는 것을 특징으로 하는 기판 준비 공정.
  2. 제 1 항에 있어서, 상기 본딩시키는 단계 이전에 상기 제 1 웨이퍼의 총두께 변화량을 약 0.75 마이크로미터 이하의 값으로 감소시키기 위해 상기 제 1 웨이퍼를 평탄화시키는 단계를 더 구비하는 것을 특징으로 하는 기판 준비 공정.
  3. 제 2 항에 있어서, 상기 평탄화시키는 단계 이후 및 상기 본딩시키는 단계 이전에 상기 제 1 웨이퍼를 연마하는 단계를 더 구비하는 것을 특징으로 하는 기판 준비 공정.
  4. 제 1 항에 있어서, 상기 본딩시키는 단계 이전에 상기 제 1 웨이퍼의 총두께 변화량을 약 0.5 마이크로미터 이하의 값으로 감소시키기 위해 상기 제 1 웨이퍼를 평탄화시키는 단계를 더 구비하는 것을 특징으로 하는 기판 준비 공정.
  5. 제 4 항에 있어서, 상기 평탄화시키는 단계 이후 및 상기 본딩시키는 단계 이전에 상기 제 1 웨이퍼를 연마하는 단계를 더 구비하는 것을 특징으로 하는 기판 준비 공정.
  6. 제 1 항에 있어서, 상기 본딩시키는 단계 이전에 상기 제 1 웨이퍼의 총두께 변화량을 약 0.2 마이크로미터 이하의 값으로 감소시키기 위해 상기 제 1 웨이퍼를 평탄화시키는 단계를 더 구비하는 것을 특징으로 하는 기판 준비 공정.
  7. 제 6 항에 있어서, 상기 평탄화시키는 단계 이후 및 상기 본딩시키는 단계 이전에 상기 제 1 웨이퍼를 연마하는 단계를 더 구비하는 것을 특징으로 하는 기판 준비 공정.
  8. 제 1 항에 있어서, 상기 제 1 웨이퍼는 약 0.5 마이크로미터 미만의 총두께 변화량을 갖는 것을 특징으로 하는 기판 준비 공정.
  9. 제 1 항에 있어서, 상기 제 1 웨이퍼는 약 0.2 마이크로미터 미만의 총두께 변화량을 갖는 것을 특징으로 하는 기판 준비 공정.
  10. 제 1 항에 있어서, 상기 기판은 상기 반도체층과 상기 지지층 사이에 있는, 두께가 약 300 Å 이상인 실리콘 이산화물층을 포함하는 것을 특징으로 하는 기판 준비 공정.
  11. 제 1 항에 있어서, Tint가 Tt보다 최대 약 10 마이크로미터 정도 큰 것을 특징으로 하는 기판 준비 공정.
  12. 제 1 항에 있어서, Tint가 Tt보다 최대 약 5 마이크로미터 정도 큰 것을 특징으로 하는 기판 준비 공정.
  13. 제 1 항에 있어서, 상기 기판은 상기 제 2 스톡 제거 단계 이후에 연마되는 것을 특징으로 하는 기판 준비 공정.
  14. 제 1 항에 있어서, 상기 두께 프로파일 데이터는 상기 개별적인 위치에서 상기 기판의 커패시턴스를 측정함으로써 생성되는 것을 특징으로 하는 기판 준비 공정.
  15. 약 1 마이크로미터 이상의 타깃 두께치 (Tt) 를 가진 반도체층을 갖는 기판 준비 공정에 있어서,
    기판이 형성되도록 제 1 및 제 2 웨이퍼를 대면시켜 본딩시키는 단계로서, 상기 제 1 웨이퍼는 공지된 두께치 (Tknown) 와 약 0.75 마이크로미터 미만의 총두께 변화량을 갖고, 상기 제 2 웨이퍼는 반도체 재료로 이루어지며, 상기 제 1 및 상기 제 2 웨이퍼 중 적어도 하나의 웨이퍼는 유전체 재료층을 구비하고, 상기 기판은 상기 제 1 및 상기 제 2 웨이퍼의 본딩되지 않은 면에 의해 정의되는 정면과 이면을 갖고, 상기 정면과 상기 이면 사이의 계면은 상기 제 1 및 상기 제 2 웨이퍼의 본딩된 면에 의해 정의되고, 지지층이 상기 이면과 상기 계면 사이에 있고, 상기 반도체 재료로 이루어진 반도체층이 상기 정면과 상기 계면 사이에 위치되며, 절연층이 상기 반도체층과 상기 지지층 사이에 상기 유전체 재료층을 구비하는, 제 1 및 제 2 웨이퍼를 대면시켜 본딩시키는 단계,
    상기 반도체층의 두께를 Tt보다 큰 중간 단계의 두께치 (Tint) 로 감소시키기 위해 제 1 스톡 제거 단계에서 상기 정면으로부터 스톡을 제거함으로써 기판을 박형화하는 단계,
    상기 정면 상에 개별적인 위치에서 상기 기판의 상기 정면과 상기 이면 사이의 거리를 측정하는 단계를 구비하여, 상기 박형화된 기판에 대한 두께 프로파일 데이터를 생성하는 단계,
    상기 두께 프로파일 데이터 (Tt및 Tknown) 에 작용하는 알고리즘을 이용하는 단계를 구비하여, 상기 반도체층의 두께를 상기 타깃 두께치 (Tt) 로 감소시키기 위해 각각의 상기 개별적인 위치에서 제거되는 스톡량을 결정하는 단계, 및
    상기 반도체층의 두께를 Tt로 감소시키기 위해 제 2 스톡 제거 단계에서 상기 박형화된 기판의 상기 정면으로부터 스톡을 제거하는 단계로서, 각각의 상기 개별적인 위치에서 제거되는 상기 스톡의 양은 상기 스톡량을 결정하는 단계에 기초하는, 스톡을 제거하는 단계를 구비하는 것을 특징으로 하는 기판 준비 공정.
  16. 제 15 항에 있어서, 상기 두께 프로파일 데이터는 상기 개별적인 위치에서 상기 기판의 커패시턴스를 측정함으로써 생성되는 것을 특징으로 하는 기판 준비 공정.
  17. 제 16 항에 있어서, 상기 제 1 웨이퍼의 총두께 변화량을 약 0.2 마이크로미터 이하의 값으로 감소시키기 위해 상기 제 1 웨이퍼를 평탄화시키는 단계를 더 구비하는 것을 특징으로 하는 기판 준비 공정.
  18. 제 17 항에 있어서, 상기 평탄화시키는 단계 이후 및 상기 본딩시키는 단계 이전에 상기 제 1 웨이퍼를 연마하는 단계를 더 구비하는 것을 특징으로 하는 기판 준비 공정.
  19. 제 18 항에 있어서, 상기 기판은 상기 제 2 스톡 제거 단계 이후에 연마되는 것을 특징으로 하는 기판 준비 공정.
  20. 제 15 항에 있어서, 상기 제 1 웨이퍼는 약 0.2 마이크로미터 미만의 총두께 변화량을 갖는 것을 특징으로 하는 기판 준비 공정.
  21. 제 15 항에 있어서, 상기 제 1 웨이퍼는 약 0.2 마이크로미터 미만의 총두께 변화량을 갖고 상기 두께 프로파일 데이터는 상기 개별적인 위치에서 상기 기판의 커패시턴스를 측정함으로써 생성되는 것을 특징으로 하는 기판 준비 공정.
  22. 제 15 항에 있어서, 상기 유전체층은 두께가 약 300 Å 이상인 실리콘 이산화물층인 것을 특징으로 하는 기판 준비 공정.
  23. 제 15 항에 있어서, 상기 기판은 상기 제 2 스톡 제거 단계 이후에 연마되는 것을 특징으로 하는 기판 준비 공정.
  24. 제 15 항에 있어서, 상기 제 1 웨이퍼는 약 0.2 마이크로미터 미만의 총두께 변화량을 갖고, 상기 두께 프로파일 데이터는 상기 개별적인 위치에서 상기 기판의 커패시턴스를 측정함으로써 생성되며, 상기 기판은 상기 제 2 스톡 제거 단계 이후에 연마되는 것을 특징으로 하는 기판 준비 공정.
  25. 약 1 마이크로미터 이상의 타깃 두께치 (Tt) 를 가진 반도체층을 갖는 기판 준비 공정에 있어서,
    웨이퍼의 총두께 변화량을 약 0.5 마이크로미터 이하의 값으로 감소시키기 위해 제 1 실리콘 웨이퍼를 평탄화시키는 단계로서, 상기 평탄화된 제 1 실리콘 웨이퍼는 공지된 두께치 (Tknown) 를 갖는, 제 1 실리콘 웨이퍼를 평탄화시키는 단계,
    상기 평탄화된 웨이퍼면의 표면 조도 (rms) 를 25 ㎛ ×25 ㎛ 의 영역 상부에 약 0.1 ㎚ 이하의 값으로 감소시키기 위해 상기 평탄화된 웨이퍼를 연마하는 단계,
    상기 제 1 웨이퍼의 연마면 또는 제 2 실리콘 웨이퍼면 상에 실리콘 이산화물층을 형성하는 단계,
    기판이 형성되도록 제 1 및 제 2 웨이퍼를 대면시켜 본딩시키는 단계로서, 상기 기판은 상기 제 1 및 상기 제 2 웨이퍼의 본딩되지 않은 면에 의해 정의되는 정면과 이면을 갖고, 상기 정면과 상기 이면 사이의 계면은 2 개의 웨이퍼의 본딩된 면에 의해 정의되고, 지지층이 상기 이면과 상기 계면 사이에 위치되고, 실리콘층이 상기 정면과 상기 계면 사이에 위치되며, 상기 지지층과 상기 반도체층 사이의 유전체층이 상기 실리콘 이산화물층을 이루는, 제 1 및 제 2 웨이퍼를 대면시켜 본딩시키는 단계,
    상기 반도체층의 두께를 Tt보다 최대 약 10 마이크로미터 정도 큰 중간 단계의 두께치 (Tint) 로 감소시키기 위해 제 1 스톡 제거 단계에서 상기 정면으로부터 스톡을 제거함으로써 기판을 박형화하는 단계,
    커패시턴스 측정 장치를 사용하여 상기 정면 상에 개별적인 위치에서 상기 기판의 상기 정면과 상기 이면 사이의 거리를 측정하는 단계를 구비하여, 상기 박형화된 기판에 대한 두께 프로파일 데이터를 생성하는 단계,
    상기 두께 프로파일 데이터 (Tt및 Tknown) 에 작용하는 알고리즘을 이용하는 단계를 구비하여, 상기 반도체층의 두께를 상기 타깃 두께치 (Tt) 로 감소시키기 위해 각각의 상기 개별적인 위치에서 제거되는 스톡량을 결정하는 단계, 및
    상기 반도체층의 두께를 Tt로 감소시키기 위해 플라즈마로 상기 정면을 에칭함으로써 제 2 스톡 제거 단계에서 상기 박형화된 기판의 상기 정면으로부터 스톡을 제거하는 단계로서, 각각의 상기 개별적인 위치에서 제거되는 상기 스톡의 양은 상기 스톡량을 결정하는 단계에 기초하는, 스톡을 제거하는 단계를 구비하는 것을 특징으로 하는 기판 준비 공정.
  26. 정면 및 이면을 갖는 본딩된 제 1 및 제 2 웨이퍼, 2 개의 웨이퍼의 본딩된 면에 의해 정의되는 상기 정면과 상기 이면 사이의 계면, 상기 이면과 상기 계면 사이의 지지층, 반도체 재료로 이루어진 상기 정면과 상기 계면 사이에 위치되는 반도체층, 및 상기 지지층과 상기 반도체층 사이의 유전체층을 각각 구비하는 기판군으로서, 10 개 이상의 기판으로 이루어진 상기 군은 기판에 대한 평균 총두께 변화량은 약 0.2 마이크로미터를 초과하지 않고 상기 반도체층에 대한 평균 총두께 변화량은 약 0.5 마이크로미터를 초과하지 않는 것을 특징으로 하는 기판군.
  27. 제 26 항에 있어서, 상기 군은 약 25 개 이상의 기판으로 이루어지는 것을 특징으로 하는 기판군.
  28. 제 26 항에 있어서, 상기 군에서 각각의 상기 웨이퍼의 상기 유전체층은 두께가 약 300 Å 이상인 실리콘 이산화물층으로 이루어지는 것을 특징으로 하는 기판군.
  29. 제 26 항에 있어서, 상기 군에서 각각의 상기 웨이퍼의 상기 반도체층은 두께가 약 1 마이크로미터 이상인 실리콘층으로 이루어지는 것을 특징으로 하는 기판군.
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