JPH0766375A - Ｓｏｉ積層半導体基板の製造方法および製造装置 - Google Patents
Ｓｏｉ積層半導体基板の製造方法および製造装置Info
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- JPH0766375A JPH0766375A JP20783293A JP20783293A JPH0766375A JP H0766375 A JPH0766375 A JP H0766375A JP 20783293 A JP20783293 A JP 20783293A JP 20783293 A JP20783293 A JP 20783293A JP H0766375 A JPH0766375 A JP H0766375A
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- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
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Abstract
(57)【要約】 （修正有）
【目的】 ＳＯＩ膜厚のバラツキが少なく、より均一化
したＳＯＩ膜厚を得ることができ、オーバーポリッシュ
の心配がなく、加工コストの低減を図る。 【構成】 ＳＯＩ積層半導体基板４の全面に亘るＳＯＩ
膜厚分布を計測する工程と、シリコンをエッチングする
エッチング液３を保持しＳＯＩ積層半導体基板のシリコ
ン面に回転しながら接触する保持材８Ａにより、ＳＯＩ
積層半導体基板の厚い箇所のＳＯＩ膜を、計測値に基づ
いて局所的にエッチングを行なう工程と、を備えたＳＯ
Ｉ積層半導体基板の製造方法。ＳＯＩ積層半導体基板を
固定する固定部６と、シリコンをエッチングするエッチ
ング液を保持し、固定されたＳＯＩ積層半導体基板のシ
リコン面に回転しながら接触する保持材と、この保持材
を回転しながら移動する回転支持部と、保持材にエッチ
ング液を供給するエッチング液供給部２と、を備えたＳ
ＯＩ積層半導体基板の製造装置。
したＳＯＩ膜厚を得ることができ、オーバーポリッシュ
の心配がなく、加工コストの低減を図る。 【構成】 ＳＯＩ積層半導体基板４の全面に亘るＳＯＩ
膜厚分布を計測する工程と、シリコンをエッチングする
エッチング液３を保持しＳＯＩ積層半導体基板のシリコ
ン面に回転しながら接触する保持材８Ａにより、ＳＯＩ
積層半導体基板の厚い箇所のＳＯＩ膜を、計測値に基づ
いて局所的にエッチングを行なう工程と、を備えたＳＯ
Ｉ積層半導体基板の製造方法。ＳＯＩ積層半導体基板を
固定する固定部６と、シリコンをエッチングするエッチ
ング液を保持し、固定されたＳＯＩ積層半導体基板のシ
リコン面に回転しながら接触する保持材と、この保持材
を回転しながら移動する回転支持部と、保持材にエッチ
ング液を供給するエッチング液供給部２と、を備えたＳ
ＯＩ積層半導体基板の製造装置。
Description
【０００１】
【産業上の利用分野】本発明は、第１のシリコンウエー
ハと第２のシリコンウエーハとの間に誘電体層を介在さ
せて接着して形成されるＳＯＩ積層半導体基板の製造方
法およびその製造装置に関する。
ハと第２のシリコンウエーハとの間に誘電体層を介在さ
せて接着して形成されるＳＯＩ積層半導体基板の製造方
法およびその製造装置に関する。
【０００２】
【従来の技術】従来において、第１のシリコンウエーハ
と第２のシリコンウエーハとの間に誘電体層を介在させ
て接着して形成されるＳＯＩ（Silicon on Insulator）
積層半導体基板が知られている。
と第２のシリコンウエーハとの間に誘電体層を介在させ
て接着して形成されるＳＯＩ（Silicon on Insulator）
積層半導体基板が知られている。
【０００３】上記従来のＳＯＩ積層半導体基板４は、例
えば、図４（ａ）〜（ｆ）に示すような順序で形成され
ている。図４（ａ）〜（ｆ）は製造工程順を示す断面図
である。
えば、図４（ａ）〜（ｆ）に示すような順序で形成され
ている。図４（ａ）〜（ｆ）は製造工程順を示す断面図
である。
【０００４】まず、図４（ａ）に示すように、鏡面研磨
された第１のシリコンウエーハ１１の表面を酸化し、厚
さが０．５μｍ程度の酸化膜１２を形成し、第１シリコ
ンウエーハ１１と第２シリコンウエーハ１３の双方の接
着表面の清浄化処理を行なう。
された第１のシリコンウエーハ１１の表面を酸化し、厚
さが０．５μｍ程度の酸化膜１２を形成し、第１シリコ
ンウエーハ１１と第２シリコンウエーハ１３の双方の接
着表面の清浄化処理を行なう。
【０００５】次に、図４（ｂ）に示すように、第１シリ
コンウエーハ１１と第２シリコンウエーハ１３とを室温
で密着させ、温度８００゜C以上で熱処理を施して双方の
シリコンウエーハ１１と１３の間に酸化膜（誘電体層）
１２を介在させて接着する。
コンウエーハ１１と第２シリコンウエーハ１３とを室温
で密着させ、温度８００゜C以上で熱処理を施して双方の
シリコンウエーハ１１と１３の間に酸化膜（誘電体層）
１２を介在させて接着する。
【０００６】さらに、図４（ｃ）に示すように、第１シ
リコンウエーハ１１に、刃厚１mm程度のダイヤモンドブ
レードによりダイシングラインに沿って、例えば、１
７．５mm角の溝１４を、第１シリコンウエーハ１１を１
０μｍ程度残すような深さで格子状に形成する。
リコンウエーハ１１に、刃厚１mm程度のダイヤモンドブ
レードによりダイシングラインに沿って、例えば、１
７．５mm角の溝１４を、第１シリコンウエーハ１１を１
０μｍ程度残すような深さで格子状に形成する。
【０００７】次に、図４（ｄ）に示すように、第１シリ
コンウエーハ１１と第２シリコンウエーハ１３との中間
に存在する酸化膜１２に達するまで上記溝１４の底面１
４ａを、例えば、ＫＯＨによりエッチングする。
コンウエーハ１１と第２シリコンウエーハ１３との中間
に存在する酸化膜１２に達するまで上記溝１４の底面１
４ａを、例えば、ＫＯＨによりエッチングする。
【０００８】そして、図４（ｅ）に示すように、上記溝
底面１４ａに、同一条件下でシリコンウエーハよりも研
磨速度の遅い材質の薄膜、例えば、酸化膜１５を０．２
程度形成する。 最後に、図４（ｆ）に示すように、研
削研磨により、第１シリコンウエーハ１１の表面を上記
溝底面１４ａに形成した酸化膜層１５の上面と一致さ
せ、活性領域層１６を形成することにより、ＳＯＩ積層
半導体基板４が製造されている。
底面１４ａに、同一条件下でシリコンウエーハよりも研
磨速度の遅い材質の薄膜、例えば、酸化膜１５を０．２
程度形成する。 最後に、図４（ｆ）に示すように、研
削研磨により、第１シリコンウエーハ１１の表面を上記
溝底面１４ａに形成した酸化膜層１５の上面と一致さ
せ、活性領域層１６を形成することにより、ＳＯＩ積層
半導体基板４が製造されている。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来の製造方法により製造されたＳＯＩ積層半導体基板に
おいては、酸化膜の厚みによって活性領域層の厚さ（膜
厚）を調整することが可能であるが、より均一化したＳ
ＯＩ膜厚が要求される場合には、オーバーポリッシュさ
れる問題があり、上記要求を満たすことが困難であっ
た。また、ＳＯＩ膜厚の均一化技術としてエッチストッ
プ法が知られているが、この方法によれば、各種の処理
工程による処理が必要なために、加工コストが嵩む問題
がある。さらに、局所プラズマエッチ法等が提案されて
いるが、この方法においても加工コストが増大する問題
がある。
来の製造方法により製造されたＳＯＩ積層半導体基板に
おいては、酸化膜の厚みによって活性領域層の厚さ（膜
厚）を調整することが可能であるが、より均一化したＳ
ＯＩ膜厚が要求される場合には、オーバーポリッシュさ
れる問題があり、上記要求を満たすことが困難であっ
た。また、ＳＯＩ膜厚の均一化技術としてエッチストッ
プ法が知られているが、この方法によれば、各種の処理
工程による処理が必要なために、加工コストが嵩む問題
がある。さらに、局所プラズマエッチ法等が提案されて
いるが、この方法においても加工コストが増大する問題
がある。
【００１０】そこで、本発明は、ＳＯＩ膜厚のバラツキ
が少なく、より均一化したＳＯＩ膜厚を得ることができ
るとともに、オーバーポリッシュの心配がなく、加工コ
ストを低減できるＳＯＩ積層半導体基板の製造方法およ
び装置を提供することを目的としている。
が少なく、より均一化したＳＯＩ膜厚を得ることができ
るとともに、オーバーポリッシュの心配がなく、加工コ
ストを低減できるＳＯＩ積層半導体基板の製造方法およ
び装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】本発明に係るＳＯＩ積層
半導体基板の製造方法は、誘電体を介在させて少なくと
も２枚の半導体ウエーハを接着し、ＳＯＩ膜厚を均一に
形成するＳＯＩ積層半導体基板の製造方法であって、前
記ＳＯＩ積層半導体基板の全面に亘るＳＯＩ膜厚分布を
計測する工程と、シリコンをエッチングするエッチング
液を保持し、前記固定されたＳＯＩ積層半導体基板のシ
リコン面に回転しながら接触する保持材により、前記Ｓ
ＯＩ積層半導体基板の厚い箇所のＳＯＩ膜を、前記計測
値に基づいて局所的にエッチングを行なう工程と、を備
えた構成とされている。
半導体基板の製造方法は、誘電体を介在させて少なくと
も２枚の半導体ウエーハを接着し、ＳＯＩ膜厚を均一に
形成するＳＯＩ積層半導体基板の製造方法であって、前
記ＳＯＩ積層半導体基板の全面に亘るＳＯＩ膜厚分布を
計測する工程と、シリコンをエッチングするエッチング
液を保持し、前記固定されたＳＯＩ積層半導体基板のシ
リコン面に回転しながら接触する保持材により、前記Ｓ
ＯＩ積層半導体基板の厚い箇所のＳＯＩ膜を、前記計測
値に基づいて局所的にエッチングを行なう工程と、を備
えた構成とされている。
【００１２】また、本発明に係るＳＯＩ積層半導体基板
の製造装置は、誘電体を介在させて少なくとも２枚の半
導体ウエーハを接着し、ＳＯＩ膜厚を均一に形成するＳ
ＯＩ積層半導体基板の製造装置であって、前記ＳＯＩ積
層半導体基板を固定する固定部と、シリコンをエッチン
グするエッチング液を保持し、前記固定されたＳＯＩ積
層半導体基板のシリコン面に回転しながら接触する保持
材と、この保持材を回転しながら３次元方向に当該保持
材を移動する回転支持部と、前記保持材に前記エッチン
グ液を供給するエッチング液供給部と、を備えた構成と
されている。さらに、前記エッチング液供給部が、前記
回転する保持材が浸るエッチング液を収納したエッチン
グ槽や、前記回転する保持材にエッチング液を吹きかけ
るスプレーにより構成されている。
の製造装置は、誘電体を介在させて少なくとも２枚の半
導体ウエーハを接着し、ＳＯＩ膜厚を均一に形成するＳ
ＯＩ積層半導体基板の製造装置であって、前記ＳＯＩ積
層半導体基板を固定する固定部と、シリコンをエッチン
グするエッチング液を保持し、前記固定されたＳＯＩ積
層半導体基板のシリコン面に回転しながら接触する保持
材と、この保持材を回転しながら３次元方向に当該保持
材を移動する回転支持部と、前記保持材に前記エッチン
グ液を供給するエッチング液供給部と、を備えた構成と
されている。さらに、前記エッチング液供給部が、前記
回転する保持材が浸るエッチング液を収納したエッチン
グ槽や、前記回転する保持材にエッチング液を吹きかけ
るスプレーにより構成されている。
【００１３】
【作用】したがって、本発明によれば、ＳＯＩ膜厚の計
測値に基づいてＳＯＩ膜厚の厚い箇所を選択的にエッチ
ングするとともに、保持材によるエッチング速度を一定
に保持することが制御できるので、ＳＯＩ膜厚のバラツ
キが少なく、均一な膜厚のエッチング制御が可能とな
り、より均一化したＳＯＩ膜厚を得ることができ、高品
質のＭＯＳの作成が可能となる。さらに、従来のように
オーバーポリッシュの心配がなく、加工コストを低減で
きる。
測値に基づいてＳＯＩ膜厚の厚い箇所を選択的にエッチ
ングするとともに、保持材によるエッチング速度を一定
に保持することが制御できるので、ＳＯＩ膜厚のバラツ
キが少なく、均一な膜厚のエッチング制御が可能とな
り、より均一化したＳＯＩ膜厚を得ることができ、高品
質のＭＯＳの作成が可能となる。さらに、従来のように
オーバーポリッシュの心配がなく、加工コストを低減で
きる。
【００１４】
【実施例】以下に、本発明の一実施例を図面に基づき説
明する。図１および図２は本実施例に係るＳＯＩ積層半
導体基板製造装置の正面図および側面図である。
明する。図１および図２は本実施例に係るＳＯＩ積層半
導体基板製造装置の正面図および側面図である。
【００１５】本実施例のＳＯＩ積層半導体基板製造装置
１は、図１および図２に示すように、エッチング槽（エ
ッチング液供給部）２の上方にＳＯＩ積層半導体基板４
を吸引により固定する真空チャック（固定部）５が設け
られている。上記エッチング槽２は上部が開口し、内部
にはエッチング液３、例えば、ＨＦとＨＮＯ3との混合
液、または、ＨＦとＨ2Ｏ2との混合液からなるエッチン
グ液３が収納されている。
１は、図１および図２に示すように、エッチング槽（エ
ッチング液供給部）２の上方にＳＯＩ積層半導体基板４
を吸引により固定する真空チャック（固定部）５が設け
られている。上記エッチング槽２は上部が開口し、内部
にはエッチング液３、例えば、ＨＦとＨＮＯ3との混合
液、または、ＨＦとＨ2Ｏ2との混合液からなるエッチン
グ液３が収納されている。
【００１６】また、上記エッチング槽２と真空チャック
５の間には回転軸６が水平に配設され、この回転軸６の
両端側には、この回転軸６を回転するとともに回転軸６
の両端を軸支しながらＸ、Ｙ、Ｚ方向へ３次元的に移動
させる駆動支持部７が配設されており、これらの駆動支
持部７が図示しないコントローラに電気的に接続されて
いる。
５の間には回転軸６が水平に配設され、この回転軸６の
両端側には、この回転軸６を回転するとともに回転軸６
の両端を軸支しながらＸ、Ｙ、Ｚ方向へ３次元的に移動
させる駆動支持部７が配設されており、これらの駆動支
持部７が図示しないコントローラに電気的に接続されて
いる。
【００１７】さらに、上記回転軸６には周面に保持材８
Ａが貼着された回転体８が回転軸６に直交するように固
着されている。この回転体８は厚み寸法が１〜２mmの円
盤状に形成され、保持材８Ａも同様な幅に形成されてお
り、保持材８が上部では上記真空チャック５に固定され
たＳＯＩ積層半導体基板４の表面に接触できるととも
に、下側が上記エッチング槽２内のエッチング液３に浸
ることができる径に形成されている。また、この保持材
８Ａは、耐エッチング性でＳＯＩ積層半導体基板４のシ
リコン面に傷を与えない材質、例えば、クロス等を用い
て構成され、エッチング槽２内のエッチング液３を浸透
させて内部に保持する。
Ａが貼着された回転体８が回転軸６に直交するように固
着されている。この回転体８は厚み寸法が１〜２mmの円
盤状に形成され、保持材８Ａも同様な幅に形成されてお
り、保持材８が上部では上記真空チャック５に固定され
たＳＯＩ積層半導体基板４の表面に接触できるととも
に、下側が上記エッチング槽２内のエッチング液３に浸
ることができる径に形成されている。また、この保持材
８Ａは、耐エッチング性でＳＯＩ積層半導体基板４のシ
リコン面に傷を与えない材質、例えば、クロス等を用い
て構成され、エッチング槽２内のエッチング液３を浸透
させて内部に保持する。
【００１８】そして、回転軸６に伴って回転体８および
保持材８Ａが回転すると、エッチング槽２内のエッチン
グ液３が保持材８Ａの内部まで付着し、この付着したエ
ッチング液３により真空チャック５に固定されたＳＯＩ
積層半導体基板４のシリコン面がエッチングされる構造
となっている。
保持材８Ａが回転すると、エッチング槽２内のエッチン
グ液３が保持材８Ａの内部まで付着し、この付着したエ
ッチング液３により真空チャック５に固定されたＳＯＩ
積層半導体基板４のシリコン面がエッチングされる構造
となっている。
【００１９】次に、上記構成の製造装置１を用いてＳＯ
Ｉ積層半導体基板４のシリコン面を均一化処理する場合
について説明する。
Ｉ積層半導体基板４のシリコン面を均一化処理する場合
について説明する。
【００２０】ＳＯＩ積層半導体基板４を製造するには、
まず、図３（ａ）に示すように、第１シリコンウエーハ
１１の鏡面研磨された表面を酸化し、厚さ０．５μｍ程
度の酸化膜１２を形成する。そして、第１シリコンウエ
ーハ１１と第２シリコンウエーハ１３の双方の表面の清
浄化処理を行なう。
まず、図３（ａ）に示すように、第１シリコンウエーハ
１１の鏡面研磨された表面を酸化し、厚さ０．５μｍ程
度の酸化膜１２を形成する。そして、第１シリコンウエ
ーハ１１と第２シリコンウエーハ１３の双方の表面の清
浄化処理を行なう。
【００２１】次に、図３（ｂ）に示すように、第１シリ
コンウエーハ１１と第２シリコンウエーハ１３とを、酸
化膜１２を介して室温で密着させ、温度８００゜C以上の
酸化膜雰囲気、例えば水蒸気雰囲気で熱処理を施し、第
１シリコンウエーハ１１と第２シリコンウエーハ１３と
を酸化膜１２を介在させて接着させる。
コンウエーハ１１と第２シリコンウエーハ１３とを、酸
化膜１２を介して室温で密着させ、温度８００゜C以上の
酸化膜雰囲気、例えば水蒸気雰囲気で熱処理を施し、第
１シリコンウエーハ１１と第２シリコンウエーハ１３と
を酸化膜１２を介在させて接着させる。
【００２２】次に、第１シリコンウエーハ１１の上面を
研削研磨によって薄膜化し、ＳＯＩ膜厚が１〜５μｍを
有するＳＯＩ積層半導体基板とする。
研削研磨によって薄膜化し、ＳＯＩ膜厚が１〜５μｍを
有するＳＯＩ積層半導体基板とする。
【００２３】さらに、図１に示すように、積層されたＳ
ＯＩ積層半導体基板４を真空チャック５により固定して
セットし、このＳＯＩ積層半導体基板４の全面に亘るＳ
ＯＩ膜厚を測定する。
ＯＩ積層半導体基板４を真空チャック５により固定して
セットし、このＳＯＩ積層半導体基板４の全面に亘るＳ
ＯＩ膜厚を測定する。
【００２４】そして、図３（ｃ）に示すように、駆動支
持部７により回転軸６を回転させ、これに伴って回転体
８および保持材８Ａを回転させながら、上記ＳＯＩ積層
半導体基板４の膜厚計測値に基づいて膜厚の厚い箇所に
保持材８Ａを移動させる。この場合、上記駆動支持部７
はコントローラによって上記計測値に基づき制御され
る。
持部７により回転軸６を回転させ、これに伴って回転体
８および保持材８Ａを回転させながら、上記ＳＯＩ積層
半導体基板４の膜厚計測値に基づいて膜厚の厚い箇所に
保持材８Ａを移動させる。この場合、上記駆動支持部７
はコントローラによって上記計測値に基づき制御され
る。
【００２５】その後、駆動支持部７により保持材８Ａを
上方へ移動し、保持材８Ａの上部をエッチングをしよう
とするＳＯＩ積層半導体基板４の表面に接触させ、エッ
チング量やエッチング液３のエッチング速度に基づいた
エッチング時間でシリコン面のエッチングを行ない、図
２（ｄ）に示すように、活性領域層１６のＳＯＩ膜厚が
より均一なＳＯＩ積層半導体基板４が得られる。
上方へ移動し、保持材８Ａの上部をエッチングをしよう
とするＳＯＩ積層半導体基板４の表面に接触させ、エッ
チング量やエッチング液３のエッチング速度に基づいた
エッチング時間でシリコン面のエッチングを行ない、図
２（ｄ）に示すように、活性領域層１６のＳＯＩ膜厚が
より均一なＳＯＩ積層半導体基板４が得られる。
【００２６】そして、エッチング完了後に、ＳＯＩ積層
半導体基板４の活性領域層表面の鏡面が粗れている場合
には、エッチングに引き続き研磨を行なうことにより鏡
面にすることができる。
半導体基板４の活性領域層表面の鏡面が粗れている場合
には、エッチングに引き続き研磨を行なうことにより鏡
面にすることができる。
【００２７】尚、この際、保持材を、１箇所毎に所定の
ＳＯＩ膜厚にしながら次に移動しても、また、複数の厚
い箇所に亘る全面をスキャンしながら徐々にエッチング
するように移動させてもよい。さらに、保持材の回転数
としては、エッチング液が保持材の周囲に飛散しないよ
うに設定されている。
ＳＯＩ膜厚にしながら次に移動しても、また、複数の厚
い箇所に亘る全面をスキャンしながら徐々にエッチング
するように移動させてもよい。さらに、保持材の回転数
としては、エッチング液が保持材の周囲に飛散しないよ
うに設定されている。
【００２８】また、上記実施例では、保持材の幅を１〜
２mmとしたが、ＳＯＩ積層半導体基板のＳＯＩ膜厚が面
全体に亘って厚い場合には、先に幅の大きな保持材を用
いてある程度エッチングを行ない、最終仕上げとして上
記１〜２mm幅の保持材を用いてエッチングすることによ
り、効率のよいエッチング処理ができる。また、エッチ
ング液としても、ＳＯＩ膜厚の均一化レベルにより選択
し、より均一化する場合にはエッチング速度が小さいエ
ッチング液を使用するようにしている。
２mmとしたが、ＳＯＩ積層半導体基板のＳＯＩ膜厚が面
全体に亘って厚い場合には、先に幅の大きな保持材を用
いてある程度エッチングを行ない、最終仕上げとして上
記１〜２mm幅の保持材を用いてエッチングすることによ
り、効率のよいエッチング処理ができる。また、エッチ
ング液としても、ＳＯＩ膜厚の均一化レベルにより選択
し、より均一化する場合にはエッチング速度が小さいエ
ッチング液を使用するようにしている。
【００２９】さらに、上記保持材にエッチング液を供給
するエッチング液供給部としては、エッチング槽に限ら
ず、エッチング液を保持材に吹きかけるスプレーを用い
ることもできる。
するエッチング液供給部としては、エッチング槽に限ら
ず、エッチング液を保持材に吹きかけるスプレーを用い
ることもできる。
【００３０】したがって、本実施例においては、ＳＯＩ
膜厚の計測値に基づいてＳＯＩ膜厚の厚い箇所を選択的
にエッチングするために、均一なＳＯＩ膜厚のＳＯＩ積
層半導体基板を得ることができる。さらに、ＳＯＩ膜厚
をエッチングする保持材に保持されるエッチング液を常
時リフレッシュさせるために、エッチング速度を一定に
保持できるので、より均一な膜厚の制御が可能となる。
膜厚の計測値に基づいてＳＯＩ膜厚の厚い箇所を選択的
にエッチングするために、均一なＳＯＩ膜厚のＳＯＩ積
層半導体基板を得ることができる。さらに、ＳＯＩ膜厚
をエッチングする保持材に保持されるエッチング液を常
時リフレッシュさせるために、エッチング速度を一定に
保持できるので、より均一な膜厚の制御が可能となる。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
ＳＯＩ膜厚の計測値に基づいてＳＯＩ膜厚の厚い箇所を
選択的にエッチングするとともに、保持材によるエッチ
ング速度を一定に保持できるので、ＳＯＩ膜厚がバラツ
キが少なく、均一な膜厚のエッチング制御が可能とな
り、より均一化したＳＯＩ膜厚を得ることができ、高品
質のＭＯＳの作成が可能となる。さらに、従来のように
オーバーポリッシュの心配がなく、加工コストを低減で
きる。そして、本発明者が試験した結果によると、０．
１μｍのＳＯＩ膜厚の均一なＳＯＩ積層半導体基板を得
ることができた。
ＳＯＩ膜厚の計測値に基づいてＳＯＩ膜厚の厚い箇所を
選択的にエッチングするとともに、保持材によるエッチ
ング速度を一定に保持できるので、ＳＯＩ膜厚がバラツ
キが少なく、均一な膜厚のエッチング制御が可能とな
り、より均一化したＳＯＩ膜厚を得ることができ、高品
質のＭＯＳの作成が可能となる。さらに、従来のように
オーバーポリッシュの心配がなく、加工コストを低減で
きる。そして、本発明者が試験した結果によると、０．
１μｍのＳＯＩ膜厚の均一なＳＯＩ積層半導体基板を得
ることができた。
【図１】本発明に係るＳＯＩ積層半導体基板の製造装置
を示す正面図である。
を示す正面図である。
【図２】ＳＯＩ積層半導体基板の製造装置を示す側面図
である。
である。
【図３】（ａ）〜（ｄ）は本発明に係るＳＯＩ積層半導
体基板の製造工程を示す断面図である。
体基板の製造工程を示す断面図である。
【図４】（ａ）〜（ｅ）は従来のＳＯＩ積層半導体基板
の製造工程を示す断面図である。
の製造工程を示す断面図である。
１ 製造装置 ２ エッチング液供給部（エッチング槽） ３ エッチング液 ４ ＳＯＩ積層半導体基板 ６ 固定部 ７ 回転駆動部 ８Ａ 保持材 １１ 第１シリコンウエーハ １２ 誘電体（酸化膜） １３ 第２シリコンウエーハ
Claims (4)
- 【請求項１】 誘電体を介在させて少なくとも２枚の半
導体ウエーハを接着し、ＳＯＩ膜厚を均一に形成するＳ
ＯＩ積層半導体基板の製造方法であって、 前記ＳＯＩ積層半導体基板の全面に亘るＳＯＩ膜厚分布
を計測する工程と、 シリコンをエッチングするエッチング液を保持し、前記
固定されたＳＯＩ積層半導体基板のシリコン面に回転し
ながら接触する保持材により、前記ＳＯＩ積層半導体基
板の厚い箇所のＳＯＩ膜を、前記計測値に基づいて局所
的にエッチングを行なう工程と、 を備えたことを特徴とするＳＯＩ積層半導体基板の製造
方法。 - 【請求項２】 誘電体を介在させて少なくとも２枚の半
導体ウエーハを接着し、ＳＯＩ膜厚を均一に形成するＳ
ＯＩ積層半導体基板の製造装置であって、 前記ＳＯＩ積層半導体基板を固定する固定部と、 シリコンをエッチングするエッチング液を保持し、前記
固定されたＳＯＩ積層半導体基板のシリコン面に回転し
ながら接触する保持材と、 この保持材を回転しながら３次元方向に当該保持材を移
動する回転支持部と、 前記保持材に前記エッチング液を供給するエッチング液
供給部と、 を備えたことを特徴とするＳＯＩ積層半導体基板の製造
装置。 - 【請求項３】 前記エッチング液供給部が、前記回転す
る保持材が浸るエッチング液を収納したエッチング槽で
ある請求項２記載のＳＯＩ積層半導体基板の製造装置。 - 【請求項４】 前記エッチング液供給部が、前記回転す
る保持材にエッチング液を吹きかけるスプレーである請
求項２記載のＳＯＩ積層半導体基板の製造装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20783293A JPH0766375A (ja) | 1993-08-23 | 1993-08-23 | Ｓｏｉ積層半導体基板の製造方法および製造装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20783293A JPH0766375A (ja) | 1993-08-23 | 1993-08-23 | Ｓｏｉ積層半導体基板の製造方法および製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766375A true JPH0766375A (ja) | 1995-03-10 |
Family
ID=16546261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20783293A Pending JPH0766375A (ja) | 1993-08-23 | 1993-08-23 | Ｓｏｉ積層半導体基板の製造方法および製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766375A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7402467B1 (en) * | 1999-03-26 | 2008-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
-
1993
- 1993-08-23 JP JP20783293A patent/JPH0766375A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7402467B1 (en) * | 1999-03-26 | 2008-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US7871936B2 (en) | 1999-03-26 | 2011-01-18 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing active matrix display device |
| US8274083B2 (en) | 1999-03-26 | 2012-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method of manufacturing the same |
| US8658481B2 (en) | 1999-03-26 | 2014-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US8686553B2 (en) | 1999-03-26 | 2014-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method of manufacturing the same |
| US9105523B2 (en) | 1999-03-26 | 2015-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method of manufacturing the same |
| US9620573B2 (en) | 1999-03-26 | 2017-04-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including light-emitting element |
| US9876033B2 (en) | 1999-03-26 | 2018-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method of manufacturing the same |
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