JPH02161747A - 誘電体分離型半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は誘電体分離型半導体装置及びその製造方法に
関し、特にその製造方法の工程中に行う単結晶半導体島
（以下素子具と略称する）の分離状態判定のための電極
パターンを備えた誘電体分離型半導体装置及びその製造
方法に関するものである。

［従来の技術］ 第４図（ａ）〜（ｄ）は従来の誘電体分離構造を有する
集積回路用半導体装置の製造方法の要部を示す模式断面
工程図である。（ａ）〜（ｄ）の工程回顧に形成方法と
その状態を説明する。

まず第４図（ａ）において、１１は表面を（１００）面
とする単結晶Ｓｉウェーハであり、その表面に酸化膜１
２をホトリソグラフィ・エツチング技術によりパターニ
ング形成し、そののち異方性エツチング技術を用いて分
離用のＶ溝１３を形成する。図においてはＶ溝は４カ所
しか図示していないが集積回路を構成する素子数に応じ
、１チツプ内に多数形成されるものである。

次に第４図（ｂ）に示すように酸化膜１２を除去した後
表面全体に酸化膜１２ａを形成したのち気相成長技術を
用いて、支持体となる多結晶Ｓｉ層１４を形成する。

次に単結晶Ｓｉウェーハ１１をその裏面からＶ溝１３の
先端が露出するまで（図中Ａ−Ａラインで示す位置まで
）研磨除去する。

第４図（Ｃ）は（ｂ）工程後の全体を１８０°回転して
示したもので酸化膜１２ａすなわち誘電体膜で完全分離
された素子具１５（単結晶Ｓｉ島）が形成される。

その後第４図（ｄ）に示す様に通常の拡散技術を用いて
素子具１５領域内に所望の半導体素子１６を形成し、Ａ
ｆｌ等の電極配線（図示していない）を行なって誘電体
分離型半導体装置が多結晶Ｓｉ層１４の多結晶Ｓｉ基板
上に完成される。

［発明が解決しようとする課題］ しかし、上記のような従来の製造方法による誘電体性Ｍ
型半導体装置において、最も欠点とするところは、第４
図（ｂ）で説明した支持体層となる多結晶Ｓｔ層形成後
、単結晶Ｓｉと多結晶Ｓｔとの熱膨張係数の違い等の理
由により装置基板に反りが発生し、後に続く研磨工程で
均一な研磨が困難となることである。その有様を第５図
の研磨後のチップ部の不都合なパターンの模式図により
示す。すなわち、第５図のチップ部の平面図で示したよ
うに基板内、さらにはチップ内においても、部分的に研
磨量不足による分離不良領域１８が存在しているものが
しばしば発生し、分離状態の良否を判定するにあたって
は、チップ内の一部分を見てそのチップ全体を判定する
ことはできず、結局は顕微鏡検査により、チップ全体を
観察し、判定せざるを得なかった。なお、第５図におい
て、１７はチップ領域を画定するスクライブ領域、■８
は素子具１５間がショート状態を示す分離不良領域、１
９は■溝によって形成される素子島分離領域、２０はチ
ップの外郭である。

上記のような顕微鏡による分離状態の判定は検査工程に
多大な時間を浪費することになり特に大チップになれば
なるほどその浪費時間は多大となるため解決すべき課題
となっていた。

そこで、出願人は同様の課題を解決する誘電体分離型の
半導体装置を提供し、特願昭５９−１９９４９１号によ
り特許出願を行った。その内容はＳｉウェーハの研磨精
度を電気的に測定するモート構造を有するものであり、
その目的・効果は同一のものであるがこの発明とはその
構造及び判定手段を異にするものであるので関連出願と
して提示するに止める。

この発明は上述の素子島分離状態の可否を判定するにあ
たり、チップ全体を顕微鏡観察をしなければならないと
いう問題点を除去し、先の出願発明とは別の手段により
電気的にしかも短時間で判定を行なうことのできる誘電
体分離型半導体装置とその製造方法を提供することを目
的とするものである。

［課題を解決するための手段］ この発明に係る誘電体分離型半導体装置は、多結晶半導
体基板表面に誘電体膜を介して分離形成された素子具と
、この素子具の集合体がスクライブ領域によって画定さ
れたチップからなる半導体装置において、スクライブ領
域内の素子島分離領域の外郭近傍に設けられ、チップ領
域を取り囲みかつ素子具の分離領域と同一断面形状を有
するように形成されたチップ分離領域を有し、スクライ
ブ領域の単結晶半導体層から取り出した第１の電極と、
素子島分離領域の外郭、とチップ分離領域の単結晶半導
体層から取り出した第２の電極とからなる素子具の分離
状態判定用の電極を有するものである。

また、この発明に係る誘電体分離型半導体装置の製造方
法は、半導体ウェーハの表面に素子分離用のＶ溝を形成
し、このＶ溝を含むウェーハ表面に酸化膜からなる誘電
体膜を形成し、この酸化膜上に多結晶半導体を堆積して
多結晶半導体基板を形成したのち、上記ウェーハを裏面
より研磨して複数個の素子具を形成し、この素子具に半
導体素子を形成して通常の電極配線を行う製造方法にお
いて、上記のＶ溝の形成と同時にスクライブ領域により
画定されたチップの外周にチップを取り囲むようにＶ溝
と同一構造のチップ分離用のＶ溝を形成する工程と、上
記の電極配線時に上記のチップ分離用の■溝により区切
られてなる多端結晶半導体層及びストライプ領域より各
１対のチェック用の電極を取り出す工程を有するもので
ある。

さらにもう１つの発明に係る誘電体分離型半導体装置の
製造方法は上記の製造工程中にこの１対のチェック用電
極を用いて素子具の分離状態を電気特性により判定を行
う工程を有するものである。

［作　用］ この発明においては、スクライブ領域内でチップの外周
にチップ分離領域を設け、このスクライブ領域から取り
出した電極と、チップ分離領域と素子島分離領域の外郭
との間の単結晶領域より取り出した電極とからなるチェ
ック用電極を有する装置とし、この装置の製造に当り、
素子島内に半導体素子を形成して電極配線を行う工程と
同時にチェック用電極を形成するから、製造工程中でも
このチェック用電極を利用して各チップ毎の素子島分離
状態が判定できる。すなわち、例えば半導体ウェーハの
研磨工程で素子島分離のわるい不都合なパターンがあれ
ばチェック用電極間は短絡状態となり、分離状態が否（
不良）と判定される。

［実施例］ 以下、この発明の実施例を模式図面によって説明する。

実施例１； 第１図はこの発明の一実施例を示す誘電体分離型半導体
装置の模式チップ平面図である。図において、１７ａ、
　１７ｂを除＜１５〜２０は第５図の従来例における分
離不良状態のチップパターンの平面図で用いたものと同
一の記号を用いている。

チップの外郭２０に取り囲まれた領域がチップであり、
各チップは図のように素子具１５の集合体で形成されて
いる。２１は素子具１５に形成された図示しない半導体
素子から取り出した電極配線である。

電極配線２１はそれぞれ１個の場合について示したが素
子によっては複数個有するものであることはいうまでも
ない。２３はスクライブ領域１７内でチップの外郭２０
とＷなる間隔をもって近接して設けられたチップ分離領
域で、チップの外郭２０を取り囲むように形成されてい
る。チップ分離領域２３は素子島分離領域１９の形成と
同時に形成され、その断面形状は、次項の実施例２に示
す第２図にみられるように、素子島分離領域１９とほぼ
同一形状に形成されている。

２２ａはスクライブ領域１７の単結晶領域１７ｂに設け
られたチェック用電極で、２２ｂは幅Ｗを有する単結晶
領域１７ａに設けられたチェック用電極である。図にみ
られるように、実際ではチェック用電極２２ｂは１個の
素子具１５の１部分の面積を犠牲にして広げられた単結
晶領域１７ａにチップ１個当り１個形成されている。し
かし、この数は１個に限定される必要はなく必要に応じ
て増加して設けられてもよい。

以上のように構成された誘電体分離型半導体装置におい
て、各チップ毎に設けられた１対のチェック用電極２２
ａ、２２ｂを用いてその間の電気特性をチェックするこ
とにより、例えば第１図のようにチップが正常パターン
の場合はチェック用電極２２ａ、　２２ｂ間は絶縁特性
を示すのでチップ内の素子具の分離状態は良と判定され
る。また第５図に示したパターンのように研磨不良によ
る不都合パターンの場合には導通特性を示すので、分離
状態は容易に不良（否）と判定される。

実施例２； 第２図（ａ）〜（ｄ）はこの発明の一実施例を示す製造
方法の断面工程図である。また第３図は第２図（ａ）〜
（ｄ）の実施例の位置関係を説明するための研磨工程後
のチップ平面図である。以下、第３図を参照しながら第
２図（ａ）〜（ｄ）の工程回頭にしたがって製造方法と
その形成状態を説明する。

まず第２図（ａ）において、１１は表面を（ＬＨ）而と
する単結晶Ｓｉウェーハであり、その表面に酸化膜１２
を形成し、ホトリソグラフィのエツチング技術を用いて
所望のバターニングを行なったのちＫＯＨの水溶液を用
いたウェットエツチングによる異方性エツチング技術を
用いて、分離用のＶ溝１３ａを形成する。この際チップ
の外郭２０の外周部において、チップを取り囲むｖｉｔ
ｔａｂを同時に形成する。このＶ溝１３ｂは第３図を用
いてさらに説明すれば、後の研磨工程後底部露出する第
３図中２３で示した領域に該当するもので、チップ外周
の素子島分離領域１９とは単結晶領域１７ａを介在して
なる位置に形成する。なお■溝１３ｂの溝深さは素子分
離用のＶ１ＭＩ３ａと等しいものとする。

次に第２図（ｂ）に示すように従来と同様の方法により
酸化膜１２を除去し、ついで後酸化膜１２ａを形成した
のち支持体となる多結晶Ｓｉ層１４を形成し、単結晶Ｓ
ｉウェーハ１１をその裏面からＶ溝１３ａ、１３ｂの底
部先端が露出するまで（図中Ａ−Ａラインで示す位置ま
で）研磨除去する。

これにより第２図（Ｃ）に示すように（（ｂ）工程後１
８０°回転して示しである）酸化膜１２ａで完全分離さ
れた素子具１５ａが形成され、同時にチップ外周におい
ては、チップを取り囲むようにチップ分離領域２３とチ
ップの外郭２０により単結晶領域１７ａ、１７ｂが形成
された状態となる。（第３図参照）なお、１７ａの巾Ｗ
は後で行なわれる判定の精度を高めるために、できるだ
け小さい方が望ましい。

次に第２図（ｄ）に示すように通常の拡散技術を用いて
半導体素子１６を従来と同様の方法で形成し、次に電極
取出しのためのコンタクト穴を絶縁膜２４に開口したの
ちＡ、Ｑなどで電極配線２１を形成するが、その際同時
にチップ外周に形成されている単結晶領域１７ａ、１７
ｂの任意の場所の電極取出口２２ｃ。

２２ｄより、チェック用電極２２ａ、２２ｂを取り出し
配線する。（第１図、第２図参照）その後、パッシベー
ション膜形成等の工程をへて多結晶Ｓｔ基板１４上に半
導体装置が完成される。

この段階までに完成されたウェーハは、通常電気特性判
定のため全チップブロービングが行なわれるが、その際
、第１図に示した単結晶領域１７ａ。

１７ｂからのチェック用電極２２ａ、２２ｂを当り、そ
の導通の有、無で分離状態の不良、良判定を行なう。

つまり単結晶領域Ｌ７ａ、　１７ｂ領域が完全に分離さ
れている場合は導通無で良、その逆は不良と判定するも
ので、例えば第５図のような場合、チップ右上周辺がシ
ョートであるため不良（導通有）と判定される。このよ
うにして良判定を得たチップが半導体装置として採用さ
れるようになっている。

なお、この方法によれば、チップの中心部のみに分離不
良領域がある場合誤判定することになるが、チップサイ
ズ（数ｍ１１２程度）から考えて外周部が良で中心部だ
けに不良領域が存在しているチ・ノブはまれにしかない
。

また、上記判定領域をスクライブ領域１７上に設けるこ
とにより、チップサイズの増大とはならない。

［発明の効果］ 以上詳細に説明したように、この発明の誘電体分離型半
導体装置とその製造方法によれば、各チップ全体の素子
島分離状態をチップ外周を取り囲むように設けたチェッ
ク用電極が形成する判定用パターンにより電気的に判定
できるようにしたので、従来顕微鏡作業によっていた分
離判定検査を電気的に短時間に、しかもブロービング時
に自動的にできる。したがってその効果としては、工数
削減ばかりでなく、その後のロットにタイムリー−にフ
ィードバックがかけられる等、品質管理面へ寄与が大き
い。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す誘電体分離型半導体
装置のチップ平面図、第２図（ａ）〜（ｄ）はこの発明
の一実施例を示す製造方法の断面工程図、第３図は第２
図（ａ）〜（ｄ）の実施例の位置関係を説明するための
研磨工程のチップ平面図、第４図（ａ）〜（ｄ）は従来
の誘電体分離構造を有する集積回路用半導体装置の製造
方法を示す断面工程図、第５図は従来の研磨後のチップ
部の不都合なパターンの模式平面図である。 図において、１１は単結晶Ｓｔ（半導体）ウェーハ、１
２．１２ａは酸化膜、１３はＶ溝、１３ａは素子分離用
Ｖ溝、１３ｂはＶ溝、１４は多結晶Ｓｉ基板、１５゜１
５ａは素子島、１６は半導体素子、１７はスクライブ領
域、１７ａ、１７ｂは単結晶領域、１８は分離不良領域
、１９は素子島分離領域、２０はチップの外郭、２１は
電極配線、２２ａ、２２ｂはチェック用電極、２２ｃ、
２２ｄは電極取出口、２３はチップ分離領域である。 手続補重書 （自発） ］。 ２゜ 事件の表示 特願昭６３−３１４９０７号 発明の名称 誘電体分離型半導体装置及びその製造方法３、補正をす
る者 事件との関係 住所 名称 ４、代理人 住所

Claims (3)

【特許請求の範囲】
1. （１）多結晶半導体基板の表面に埋め込まれ、誘電体膜
   を介して上記多結晶半導体基板と分離形成された単結晶
   半導体島と、上記誘電体膜からなる単結晶半導体島分離
   領域の外郭の内側に形成され、上記単結晶半導体島の集
   合体によって構成されるチップ領域とを有し、このチッ
   プ領域が単結晶半導体のスクライブ領域によって画定さ
   れているとともに、上記単結晶半導体島に半導体素子が
   形成されてなる誘電体分離型半導体装置において、上記
   スクライブ領域内の単結晶半導体島分離領域の外郭近傍
   に設けられ、上記チップ領域を取り囲み、かつ上記単結
   晶半導体島分離領域と同一断面形状を有するように形成
   されたチップ分離領域を有し、 上記スクライブ領域の単結晶半導体層から取り出した第
   １の電極と、上記単結晶半導体島分離領域の外郭とチッ
   プ分離領域との間の単結晶半導体領域から取り出した第
   ２の電極とからなる上記単結晶半導体島の分離状態判定
   用の電極を有することを特徴とする誘電体分離型半導体
   装置。
2. （２）半導体ウェーハの表面に素子分離用のＶ溝を形成
   し、このＶ溝を含む上記半導体ウェーハ表面に酸化膜を
   形成し、この酸化膜上に支持体層となる多結晶半導体を
   堆積して多結晶半導体基板を形成したのち、上記半導体
   ウェーハを裏面より研磨して複数個の単結晶半導体島を
   形成し、この単結晶半導体島内に半導体素子を形成し、
   この各半導体素子より電極を取出し配線を行う誘電体分
   離型半導体装置の製造方法において、 上記Ｖ溝の形成と同時にスクライブ領域により画定され
   たチップの外周部にこのチップを取り囲むように上記Ｖ
   溝と同じ深さを有するチップ分離用のＶ溝を形成する工
   程と、 上記電極の配線工程と同時に、上記チップ分離用のＶ溝
   により区切られてなる単結晶半導体領域及び上記ストラ
   イプ領域より電極を取り出しチェック用の電極を形成す
   る工程とを有することを特徴とする誘電体分離型半導体
   装置の製造方法。
3. （３）製造工程中に、上記チェック用の電極を用いて電
   気特性状態により半導体結晶島の分離状態を判定する工
   程を有することを特徴とする請求項２記載の誘電体分離
   型半導体装置の製造方法。