JP3175715B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3175715B2 JP3175715B2 JP33617298A JP33617298A JP3175715B2 JP 3175715 B2 JP3175715 B2 JP 3175715B2 JP 33617298 A JP33617298 A JP 33617298A JP 33617298 A JP33617298 A JP 33617298A JP 3175715 B2 JP3175715 B2 JP 3175715B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路等
の半導体装置に関し、詳しくは、アライメントマーク部
及びコンタクト部の構造に特徴を有する半導体装置、及
びその製造方法に関する。
の半導体装置に関し、詳しくは、アライメントマーク部
及びコンタクト部の構造に特徴を有する半導体装置、及
びその製造方法に関する。
【０００２】
【従来の技術】半導体の高集積化に伴い配線抵抗を減ら
すために、金属シリサイドを多結晶シリコン上に形成し
たポリサイド構造がゲート電極や上部配線に用いられて
いる。ＤＡＲＡＭにおけるポリサイド構造のゲート電極
とその上方に形成されたポリサイド構造のビット線との
コンタクト部を、図１５（ａ）に示す。以下、この図面
に基づき説明する。
すために、金属シリサイドを多結晶シリコン上に形成し
たポリサイド構造がゲート電極や上部配線に用いられて
いる。ＤＡＲＡＭにおけるポリサイド構造のゲート電極
とその上方に形成されたポリサイド構造のビット線との
コンタクト部を、図１５（ａ）に示す。以下、この図面
に基づき説明する。
【０００３】シリコン基板５０にトレンチ分離膜５２が
形成され、トレンチ分離膜５２上にゲート酸化膜５４を
介して多結晶シリコン膜５６とタングステンシリサイド
膜５８とが形成され、多結晶シリコン膜５６とタングス
テンシリサイド膜５８とが所定のゲート電極６０の形状
にパターニングされている。また、ゲート電極６０上の
層間絶縁膜６２に形成されたコンタクト孔６４を介し
て、タングステンシリサイド膜５８に接触する多結晶シ
リコン膜６６とタングステンシリサイド膜６８とが形成
されている。タングステンシリサイド膜５８と多結晶シ
リコン膜６６とは、ビット線７０を構成している。
形成され、トレンチ分離膜５２上にゲート酸化膜５４を
介して多結晶シリコン膜５６とタングステンシリサイド
膜５８とが形成され、多結晶シリコン膜５６とタングス
テンシリサイド膜５８とが所定のゲート電極６０の形状
にパターニングされている。また、ゲート電極６０上の
層間絶縁膜６２に形成されたコンタクト孔６４を介し
て、タングステンシリサイド膜５８に接触する多結晶シ
リコン膜６６とタングステンシリサイド膜６８とが形成
されている。タングステンシリサイド膜５８と多結晶シ
リコン膜６６とは、ビット線７０を構成している。
【０００４】また、従来、素子分離技術には、ＬＯＣＯ
Ｓ法による素子分離技術が用いられてきた。しかし、近
年、ＬＳＩの微細化に伴い、シリコン基板に溝を形成
し、そこに酸化膜を埋め込んで素子分離を行うトレンチ
分離技術が用いられるようになってきている。このよう
なトレンチ分離技術を用いて製造されたＬＳＩにおける
アライメントマーク部を、図１５（ｂ）に示す。アライ
メントマークとは、リソグラフィー工程においてステッ
パーで露光を行うときに位置合わせのために用いられる
ものである。以下、この図面に基づき説明する。
Ｓ法による素子分離技術が用いられてきた。しかし、近
年、ＬＳＩの微細化に伴い、シリコン基板に溝を形成
し、そこに酸化膜を埋め込んで素子分離を行うトレンチ
分離技術が用いられるようになってきている。このよう
なトレンチ分離技術を用いて製造されたＬＳＩにおける
アライメントマーク部を、図１５（ｂ）に示す。アライ
メントマークとは、リソグラフィー工程においてステッ
パーで露光を行うときに位置合わせのために用いられる
ものである。以下、この図面に基づき説明する。
【０００５】シリコン基板５０に、ＣＭＰ(Chemical Me
chanical Polishing)を用いてトレンチ分離膜５２が形
成されている。トレンチ分離膜５２は、露光用アライメ
ントマーク７０の形状に形成されている。露光用アライ
メントマーク７０上には、ゲート酸化膜５４を介して多
結晶シリコン膜５４とタングステンシリサイド膜５６か
らなるポリサイド構造のゲート電極層６１が形成されて
いる。
chanical Polishing)を用いてトレンチ分離膜５２が形
成されている。トレンチ分離膜５２は、露光用アライメ
ントマーク７０の形状に形成されている。露光用アライ
メントマーク７０上には、ゲート酸化膜５４を介して多
結晶シリコン膜５４とタングステンシリサイド膜５６か
らなるポリサイド構造のゲート電極層６１が形成されて
いる。
【０００６】
【発明が解決しようとする課題】第一の問題点は、図１
５（ａ）に示すコンタクト部において、ゲート電極６０
とビット線７０とのコンタクト抵抗が、１ＫΩ程度あ
り、高いことである。コンタクト抵抗が高いと、半導体
装置の動作速度が劣化する。
５（ａ）に示すコンタクト部において、ゲート電極６０
とビット線７０とのコンタクト抵抗が、１ＫΩ程度あ
り、高いことである。コンタクト抵抗が高いと、半導体
装置の動作速度が劣化する。
【０００７】その理由は、タングステンシリサイド膜５
８と多結晶シリコン膜６６とが直接接触しているため、
多結晶シリコン膜６６内に含有されているリンがタング
ステンシリサイド膜５８へ拡散することにより、多結晶
シリコン膜６６とタングステンシリサイド膜５８との界
面での不純物濃度が下がるためである。
８と多結晶シリコン膜６６とが直接接触しているため、
多結晶シリコン膜６６内に含有されているリンがタング
ステンシリサイド膜５８へ拡散することにより、多結晶
シリコン膜６６とタングステンシリサイド膜５８との界
面での不純物濃度が下がるためである。
【０００８】第二の問題点は、図１５（ｂ）に示すアラ
イメントマーク部において、ゲート電極６０をパターニ
ングするためのリソグラフィーを行う際に、ゲート電極
層６１の下地のトレンチ分離膜５２で形成した露光用ア
ライメントマーク７２をステッパーが検出しにくいこと
である。
イメントマーク部において、ゲート電極６０をパターニ
ングするためのリソグラフィーを行う際に、ゲート電極
層６１の下地のトレンチ分離膜５２で形成した露光用ア
ライメントマーク７２をステッパーが検出しにくいこと
である。
【０００９】その理由は、トレンチ分離膜５２を形成し
た場合、ＣＭＰの平坦化により段差がなくなった面上
に、タングステンシリサイド膜５８などの反射率の大き
い膜を用いてゲート電極層６１を形成しているからであ
る。
た場合、ＣＭＰの平坦化により段差がなくなった面上
に、タングステンシリサイド膜５８などの反射率の大き
い膜を用いてゲート電極層６１を形成しているからであ
る。
【００１０】
【発明の目的】そこで、本発明の目的は、ステッパーに
よる露光用アライメントマークの検出を容易にすると同
時にコンタクト抵抗の低抵抗化を可能にする、半導体装
置及びその製造方法を提供することにある。
よる露光用アライメントマークの検出を容易にすると同
時にコンタクト抵抗の低抵抗化を可能にする、半導体装
置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明に係る半導体装置
は、下層の多結晶シリコン膜及び上層の金属シリサイド
膜からなる下側配線膜に、少なくとも多結晶シリコン膜
からなる上側配線膜が層間絶縁膜を貫通して電気的に接
続されたコンタクト部と、露光用アライメントマークが
トレンチ分離膜によって形成されたアライメントマーク
部と、を備えたものである。そして、前記コンタクト部
及び前記アライメントマーク部では、前記金属シリサイ
ド膜が除去されている。
は、下層の多結晶シリコン膜及び上層の金属シリサイド
膜からなる下側配線膜に、少なくとも多結晶シリコン膜
からなる上側配線膜が層間絶縁膜を貫通して電気的に接
続されたコンタクト部と、露光用アライメントマークが
トレンチ分離膜によって形成されたアライメントマーク
部と、を備えたものである。そして、前記コンタクト部
及び前記アライメントマーク部では、前記金属シリサイ
ド膜が除去されている。
【００１２】コンタクト部では、金属シリサイド膜が除
去されているので、下側配線膜の多結晶シリコン膜と上
側配線膜の多結晶シリコン膜とが直接接触している。そ
のため、上側配線膜の多結晶シリコン膜から下側配線膜
の金属シリサイド膜への不純物拡散が起こらないので、
上側配線膜と下側配線膜とのコンタクト抵抗は低い。ア
ライメントマーク部では、金属シリサイド膜が除去され
ているので、露光用アライメントマークを構成するトレ
ンチ分離膜上に金属シリサイド膜がない。そのため、露
光用アライメントマーク上で光が反射しないので、ステ
ッパーは露光用アライメントマークを見つけやすくな
る。
去されているので、下側配線膜の多結晶シリコン膜と上
側配線膜の多結晶シリコン膜とが直接接触している。そ
のため、上側配線膜の多結晶シリコン膜から下側配線膜
の金属シリサイド膜への不純物拡散が起こらないので、
上側配線膜と下側配線膜とのコンタクト抵抗は低い。ア
ライメントマーク部では、金属シリサイド膜が除去され
ているので、露光用アライメントマークを構成するトレ
ンチ分離膜上に金属シリサイド膜がない。そのため、露
光用アライメントマーク上で光が反射しないので、ステ
ッパーは露光用アライメントマークを見つけやすくな
る。
【００１３】本発明に係る半導体装置の製造方法は、本
発明に係る半導体装置を製造する方法であって、シリコ
ン基板にトレンチ分離膜を形成するとともに当該トレン
チ分離膜の一部によって前記露光用アライメントマーク
を形成する工程と、前記シリコン基板全面に前記下側配
線膜となる下層の多結晶シリコン膜及び上層の金属シリ
サイド膜を形成する工程と、前記コンタクト部及び前記
アライメントマーク部における前記金属シリサイド膜を
除去する工程と、前記露光用アライメントマークを使用
して、前記下側配線膜、前記上側配線膜、前記コンタク
ト部等を形成する工程とを備えたものである。
発明に係る半導体装置を製造する方法であって、シリコ
ン基板にトレンチ分離膜を形成するとともに当該トレン
チ分離膜の一部によって前記露光用アライメントマーク
を形成する工程と、前記シリコン基板全面に前記下側配
線膜となる下層の多結晶シリコン膜及び上層の金属シリ
サイド膜を形成する工程と、前記コンタクト部及び前記
アライメントマーク部における前記金属シリサイド膜を
除去する工程と、前記露光用アライメントマークを使用
して、前記下側配線膜、前記上側配線膜、前記コンタク
ト部等を形成する工程とを備えたものである。
【００１４】アライメントマーク部では、金属シリサイ
ド膜が除去されているので、露光用アライメントマーク
を構成するトレンチ分離膜上に金属シリサイド膜がな
い。そのため、露光用アライメントマーク上で光が反射
しないので、ステッパーは露光用アライメントマークを
見つけやすくなる。そして、この露光用アライメントマ
ークを使用して、下側配線膜、上側配線膜、コンタクト
部等を形成することにより、これらの高精度の加工が可
能となる。
ド膜が除去されているので、露光用アライメントマーク
を構成するトレンチ分離膜上に金属シリサイド膜がな
い。そのため、露光用アライメントマーク上で光が反射
しないので、ステッパーは露光用アライメントマークを
見つけやすくなる。そして、この露光用アライメントマ
ークを使用して、下側配線膜、上側配線膜、コンタクト
部等を形成することにより、これらの高精度の加工が可
能となる。
【００１５】
【発明の実施の形態】図１は、本発明に係る半導体装置
の第一実施形態を示す断面図である。以下、この図面に
基づき説明する。
の第一実施形態を示す断面図である。以下、この図面に
基づき説明する。
【００１６】本実施形態の半導体装置は、下層の多結晶
シリコン膜５６及び上層のタングステンシリサイド膜１
０からなるゲート電極１２（下側配線膜）に、下層の多
結晶シリコン膜６６及び上層のタングステンシリサイド
膜６８からなるビット線７０（上側配線膜）が層間絶縁
膜６２を貫通して電気的に接続されたコンタクト部１４
と、露光用アライメントマーク７２がトレンチ分離膜５
２によって形成されたアライメントマーク部１６とを備
えている。そして、コンタクト部１４及びアライメント
マーク部１６ではタングステンシリサイド膜１０が除去
されている。
シリコン膜５６及び上層のタングステンシリサイド膜１
０からなるゲート電極１２（下側配線膜）に、下層の多
結晶シリコン膜６６及び上層のタングステンシリサイド
膜６８からなるビット線７０（上側配線膜）が層間絶縁
膜６２を貫通して電気的に接続されたコンタクト部１４
と、露光用アライメントマーク７２がトレンチ分離膜５
２によって形成されたアライメントマーク部１６とを備
えている。そして、コンタクト部１４及びアライメント
マーク部１６ではタングステンシリサイド膜１０が除去
されている。
【００１７】コンタクト部１４では、タングステンシリ
サイド膜１０が除去されているので、ゲート電極１２の
多結晶シリコン膜５６とビット線７０の多結晶シリコン
膜６６とが直接接触している。そのため、多結晶シリコ
ン膜６６からタングステンシリサイド膜１０への不純物
拡散が起こらないので、ビット線７０とゲート電極１２
とのコンタクト抵抗は低い。
サイド膜１０が除去されているので、ゲート電極１２の
多結晶シリコン膜５６とビット線７０の多結晶シリコン
膜６６とが直接接触している。そのため、多結晶シリコ
ン膜６６からタングステンシリサイド膜１０への不純物
拡散が起こらないので、ビット線７０とゲート電極１２
とのコンタクト抵抗は低い。
【００１８】アライメントマーク部１６では、タングス
テンシリサイド膜１０が除去されているので、露光用ア
ライメントマーク７２を構成するトレンチ分離膜５２上
にタングステンシリサイド膜１０がない。そのため、露
光用アライメントマーク７２上で光が反射しないので、
ステッパーは露光用アライメントマーク７２を見つけや
すくなる。アライメントマーク部１６は、露光用アライ
メントマーク７２に加えアライメント誤差測定用パター
ンがトレンチ分離膜５２によって形成されているものと
してもよい。
テンシリサイド膜１０が除去されているので、露光用ア
ライメントマーク７２を構成するトレンチ分離膜５２上
にタングステンシリサイド膜１０がない。そのため、露
光用アライメントマーク７２上で光が反射しないので、
ステッパーは露光用アライメントマーク７２を見つけや
すくなる。アライメントマーク部１６は、露光用アライ
メントマーク７２に加えアライメント誤差測定用パター
ンがトレンチ分離膜５２によって形成されているものと
してもよい。
【００１９】図２乃至図７は、図１の半導体装置を製造
する方法を示す断面図である。以下、図１乃至図７に基
づき説明する。
する方法を示す断面図である。以下、図１乃至図７に基
づき説明する。
【００２０】まず、シリコン基板５０上に厚さ１０［ｎ
ｍ］のシリコン酸化膜１８と厚さ２００［ｎｍ］のシリ
コン窒化膜２０とを形成した後、フォトレジスト２２を
所定の形状にパターニングする。続いて、パターニング
したフォトレジスト２２をマスクとしてシリコン窒化膜
２０とシリコン酸化膜１８とシリコン基板５０とをドラ
イエッチングにより除去し、シリコン基板５０に深さ３
００［ｎｍ］程度の溝２４を形成する（図２）。
ｍ］のシリコン酸化膜１８と厚さ２００［ｎｍ］のシリ
コン窒化膜２０とを形成した後、フォトレジスト２２を
所定の形状にパターニングする。続いて、パターニング
したフォトレジスト２２をマスクとしてシリコン窒化膜
２０とシリコン酸化膜１８とシリコン基板５０とをドラ
イエッチングにより除去し、シリコン基板５０に深さ３
００［ｎｍ］程度の溝２４を形成する（図２）。
【００２１】続いて、フォトレジスト２２を除去した
後、ＣＶＤ法によりシリコン酸化膜（図示せず）を６０
０［ｎｍ］堆積する。続いて、堆積されたシリコン酸化
膜をシリコン窒化膜２０をストッパー膜としてＣＭＰに
より研磨する。その後、シリコン窒化膜２０を高温の燐
酸溶液で、シリコン酸化膜１８をフッ酸溶液でそれぞれ
除去する。これにより、シリコン酸化膜で埋め込まれた
トレンチ分離膜５２が形成される（図３）。
後、ＣＶＤ法によりシリコン酸化膜（図示せず）を６０
０［ｎｍ］堆積する。続いて、堆積されたシリコン酸化
膜をシリコン窒化膜２０をストッパー膜としてＣＭＰに
より研磨する。その後、シリコン窒化膜２０を高温の燐
酸溶液で、シリコン酸化膜１８をフッ酸溶液でそれぞれ
除去する。これにより、シリコン酸化膜で埋め込まれた
トレンチ分離膜５２が形成される（図３）。
【００２２】続いて、厚さ８［ｎｍ］のゲート酸化膜５
４を形成した後、ゲート電極層１３として、リンをドー
ピングした厚さ１００［ｎｍ］の多結晶シリコン膜５６
と厚さ１００［ｎｍ］のタングステンシリサイド膜１０
とを形成する（図４）。
４を形成した後、ゲート電極層１３として、リンをドー
ピングした厚さ１００［ｎｍ］の多結晶シリコン膜５６
と厚さ１００［ｎｍ］のタングステンシリサイド膜１０
とを形成する（図４）。
【００２３】続いて、フォトレジスト２６を用いて、所
定の形状にパターニングを行った後、塩素と酸素とによ
るドライエッチングによりタングステンシリサイド膜１
０を除去する。これにより、アライメントマーク部１６
及びコンタクト部１４におけるタングステンシリサイド
膜１０が除去される（図５）。
定の形状にパターニングを行った後、塩素と酸素とによ
るドライエッチングによりタングステンシリサイド膜１
０を除去する。これにより、アライメントマーク部１６
及びコンタクト部１４におけるタングステンシリサイド
膜１０が除去される（図５）。
【００２４】続いて、フォトレジスト２６を除去してゲ
ート電極パターニング用のフォトレジスト２８を塗布す
る（図６）。そして、ステッパーにより露光用アライメ
ントマーク７２を検出し、位置合わせを行った後に露光
を行い、所定のゲート電極形状にパターニングする。
ート電極パターニング用のフォトレジスト２８を塗布す
る（図６）。そして、ステッパーにより露光用アライメ
ントマーク７２を検出し、位置合わせを行った後に露光
を行い、所定のゲート電極形状にパターニングする。
【００２５】続いて、ドライエッチングにより多結晶シ
リコン膜５６とタングステンシリサイド膜１０とをエッ
チングしゲート電極１２を形成する（図７）。
リコン膜５６とタングステンシリサイド膜１０とをエッ
チングしゲート電極１２を形成する（図７）。
【００２６】続いて、ＢＰＳＧ膜を用いて厚さ５００
［ｎｍ］の層間絶縁膜６２を形成した後、フォトレジス
ト（図示せず）によりパターニングを行い、ドライエッ
チングを用いてコンタクト孔６４を形成する。最後に、
リンをドーピングした厚さ１００［ｎｍ］の多結晶シリ
コン膜６６と厚さ１００［ｎｍ］のタングステンシリサ
イド膜６８とを形成し、所定の形状にパターニングする
ことによりビット線７０を形成する（図１）。
［ｎｍ］の層間絶縁膜６２を形成した後、フォトレジス
ト（図示せず）によりパターニングを行い、ドライエッ
チングを用いてコンタクト孔６４を形成する。最後に、
リンをドーピングした厚さ１００［ｎｍ］の多結晶シリ
コン膜６６と厚さ１００［ｎｍ］のタングステンシリサ
イド膜６８とを形成し、所定の形状にパターニングする
ことによりビット線７０を形成する（図１）。
【００２７】この製造方法によれば、アライメントマー
ク部１６では、タングステンシリサイド膜１０が除去さ
れているので、露光用アライメントマーク７２を構成す
るトレンチ分離膜５２上にタングステンシリサイド膜１
０がない。そのため、露光用アライメントマーク７２上
で光が反射しないので、ステッパーは露光用アライメン
トマーク７２を見つけやすくなる。そして、この見つけ
やすい露光用アライメントマーク７２を使用して、ゲー
ト電極１２、ビット線７０、コンタクト部１４等を形成
することにより、これらの高精度の加工が可能となる。
ク部１６では、タングステンシリサイド膜１０が除去さ
れているので、露光用アライメントマーク７２を構成す
るトレンチ分離膜５２上にタングステンシリサイド膜１
０がない。そのため、露光用アライメントマーク７２上
で光が反射しないので、ステッパーは露光用アライメン
トマーク７２を見つけやすくなる。そして、この見つけ
やすい露光用アライメントマーク７２を使用して、ゲー
ト電極１２、ビット線７０、コンタクト部１４等を形成
することにより、これらの高精度の加工が可能となる。
【００２８】図８は、本発明に係る半導体装置の第ニ実
施形態を示す断面図である。以下、この図面に基づき説
明する。
施形態を示す断面図である。以下、この図面に基づき説
明する。
【００２９】本実施形態の半導体装置では、コンタクト
部３０が第一実施形態と異なっている。コンタクト部３
０は、タングステンシリサイド膜１０が除去されている
部分と、タングステンシリサイド膜１０が除去されてい
ない部分とからなる。タングステンシリサイド膜１０が
除去されている部分では、ゲート電極１２の多結晶シリ
コン膜５６とビット線７０の多結晶シリコン膜６６とが
直接接触している。タングステンシリサイド膜１０が除
去されていない部分では、多結晶シリコン膜５６と多結
晶シリコン膜６６とがタングステンシリサイド膜１０を
介して接触している。本実施形態の半導体装置によれ
ば、ゲート電極１２とビット線７０との接触面積をより
大きくすることができるため、さらにコンタクト抵抗を
低減できる。
部３０が第一実施形態と異なっている。コンタクト部３
０は、タングステンシリサイド膜１０が除去されている
部分と、タングステンシリサイド膜１０が除去されてい
ない部分とからなる。タングステンシリサイド膜１０が
除去されている部分では、ゲート電極１２の多結晶シリ
コン膜５６とビット線７０の多結晶シリコン膜６６とが
直接接触している。タングステンシリサイド膜１０が除
去されていない部分では、多結晶シリコン膜５６と多結
晶シリコン膜６６とがタングステンシリサイド膜１０を
介して接触している。本実施形態の半導体装置によれ
ば、ゲート電極１２とビット線７０との接触面積をより
大きくすることができるため、さらにコンタクト抵抗を
低減できる。
【００３０】図９乃至図１４は、図８の半導体装置を製
造する方法を示す断面図である。以下、図８乃至図１４
に基づき説明する。
造する方法を示す断面図である。以下、図８乃至図１４
に基づき説明する。
【００３１】まず、第一実施形態と同様の方法でシリコ
ン基板５０上にトレンチ分離膜５２を形成する。続い
て、厚さ８［ｎｍ］のゲート酸化膜５４を形成した後、
ゲート電極層１３として、リンをドーピングした厚さ１
００［ｎｍ］の多結晶シリコン膜５６と厚さ１００［ｎ
ｍ］のタングステンシリサイド膜１０とを形成する（図
９）。
ン基板５０上にトレンチ分離膜５２を形成する。続い
て、厚さ８［ｎｍ］のゲート酸化膜５４を形成した後、
ゲート電極層１３として、リンをドーピングした厚さ１
００［ｎｍ］の多結晶シリコン膜５６と厚さ１００［ｎ
ｍ］のタングステンシリサイド膜１０とを形成する（図
９）。
【００３２】続いて、フォトレジスト２６を用いて、所
定の形状にパターニングを行った後、塩素と酸素とによ
るドライエッチングによりタングステンシリサイド膜１
０を除去する。これにより、アライメントマーク部１６
及びコンタクト部３０におけるタングステンシリサイド
膜１０が除去される（図１０）。
定の形状にパターニングを行った後、塩素と酸素とによ
るドライエッチングによりタングステンシリサイド膜１
０を除去する。これにより、アライメントマーク部１６
及びコンタクト部３０におけるタングステンシリサイド
膜１０が除去される（図１０）。
【００３３】続いて、フォトレジスト２６を除去し、厚
さ１００［ｎｍ］のシリコン窒化膜３２を形成する（図
１１）。続いて、ゲート電極パターニング用のフォトレ
ジスト(図示せず)を塗布し、ステッパーにより露光用ア
ライメントマーク７２を検出し、位置合わせを行った後
に露光を行い、所定のゲート電極形状にパターニングす
る。
さ１００［ｎｍ］のシリコン窒化膜３２を形成する（図
１１）。続いて、ゲート電極パターニング用のフォトレ
ジスト(図示せず)を塗布し、ステッパーにより露光用ア
ライメントマーク７２を検出し、位置合わせを行った後
に露光を行い、所定のゲート電極形状にパターニングす
る。
【００３４】続いて、ドライエッチングによりシリコン
窒化膜３２と多結晶シリコン膜５６とタングステンシリ
サイド膜１０とをエッチングすることにより、ゲート電
極１２を形成する（図１２）。続いて、ＢＰＳＧ膜を用
いて厚さ５００［ｎｍ］の層間絶縁膜６２を形成した
後、フォトレジスト(図示せず)によりパターニングを行
い、シリコン窒化膜３２の表面を露出させるコンタクト
孔６４をドライエッチングにより形成する（図１３）。
窒化膜３２と多結晶シリコン膜５６とタングステンシリ
サイド膜１０とをエッチングすることにより、ゲート電
極１２を形成する（図１２）。続いて、ＢＰＳＧ膜を用
いて厚さ５００［ｎｍ］の層間絶縁膜６２を形成した
後、フォトレジスト(図示せず)によりパターニングを行
い、シリコン窒化膜３２の表面を露出させるコンタクト
孔６４をドライエッチングにより形成する（図１３）。
【００３５】続いて、高温の燐酸溶液を用いたウェット
エッチングによりシリコン窒化膜３２の一部を除去する
（図１４）。
エッチングによりシリコン窒化膜３２の一部を除去する
（図１４）。
【００３６】最後に、リンをドーピングした厚さ１００
［ｎｍ］の多結晶シリコン膜６６と厚さ１００［ｎｍ］
のタングステンシリサイド膜６８とを形成し、所定の形
状にパターニングすることにより、ビット線７０を形成
する。
［ｎｍ］の多結晶シリコン膜６６と厚さ１００［ｎｍ］
のタングステンシリサイド膜６８とを形成し、所定の形
状にパターニングすることにより、ビット線７０を形成
する。
【００３７】この製造方法では、ゲート電極１２上にシ
リコン窒化膜３２を形成し、コンタクト孔６４のドライ
エッチング後、ウェットエッチングによりシリコン窒化
膜３２に対する等方性エッチングを行っている。そのた
め、コンタクト部３０において、ゲート電極１２とビッ
ト線７０との接触面積をより大きくすることができるた
め、さらにコンタクト抵抗を低減できる。
リコン窒化膜３２を形成し、コンタクト孔６４のドライ
エッチング後、ウェットエッチングによりシリコン窒化
膜３２に対する等方性エッチングを行っている。そのた
め、コンタクト部３０において、ゲート電極１２とビッ
ト線７０との接触面積をより大きくすることができるた
め、さらにコンタクト抵抗を低減できる。
【００３８】
【発明の効果】本発明に係る半導体装置によれば、コン
タクト部及びアライメントマーク部で金属シリサイド膜
が除去されていることにより、次の効果を奏する。コン
タクト部では、下側配線膜の多結晶シリコン膜と上側配
線膜の多結晶シリコン膜とが直接接触しているため、上
側配線膜と下側配線膜とのコンタクト抵抗を低減でき
る。例えば、コンタクト抵抗を従来の１［ｋΩ］に対し
て５００［Ω］程度に低減できる。しかも、アライメン
トマーク部では、露光用アライメントマークを構成する
トレンチ分離膜上に金属シリサイド膜がないため、露光
用アライメントマーク上で光の反射を防止できる。これ
により、ステッパーが露光用アライメントマークを見つ
けやすくなるので、微細加工を高精度化できる。
タクト部及びアライメントマーク部で金属シリサイド膜
が除去されていることにより、次の効果を奏する。コン
タクト部では、下側配線膜の多結晶シリコン膜と上側配
線膜の多結晶シリコン膜とが直接接触しているため、上
側配線膜と下側配線膜とのコンタクト抵抗を低減でき
る。例えば、コンタクト抵抗を従来の１［ｋΩ］に対し
て５００［Ω］程度に低減できる。しかも、アライメン
トマーク部では、露光用アライメントマークを構成する
トレンチ分離膜上に金属シリサイド膜がないため、露光
用アライメントマーク上で光の反射を防止できる。これ
により、ステッパーが露光用アライメントマークを見つ
けやすくなるので、微細加工を高精度化できる。
【００３９】本発明に係る半導体装置の製造方法によれ
ば、見やすくなった露光用アライメントマークを使用し
て、下側配線膜、上側配線膜、コンタクト部等を形成す
ることにより、これらを高精度に加工できる。
ば、見やすくなった露光用アライメントマークを使用し
て、下側配線膜、上側配線膜、コンタクト部等を形成す
ることにより、これらを高精度に加工できる。
【００４０】請求項２記載の半導体装置によれば、下側
配線膜の多結晶シリコン膜と上側配線膜の多結晶シリコ
ン膜とが直接接触する部分に加え、下側配線膜の多結晶
シリコン膜と上側配線膜の多結晶シリコン膜とが金属シ
リサイド膜を介して接触する部分も有するので、コンタ
クト部の抵抗をさらに低減できる。
配線膜の多結晶シリコン膜と上側配線膜の多結晶シリコ
ン膜とが直接接触する部分に加え、下側配線膜の多結晶
シリコン膜と上側配線膜の多結晶シリコン膜とが金属シ
リサイド膜を介して接触する部分も有するので、コンタ
クト部の抵抗をさらに低減できる。
【００４１】請求項３記載の半導体装置によれば、アラ
イメントマーク部にアライメント誤差測定用パターンが
形成されているので、露光後のアライメント誤差の測定
ができる。
イメントマーク部にアライメント誤差測定用パターンが
形成されているので、露光後のアライメント誤差の測定
ができる。
【図１】本発明に係る半導体装置の第一実施形態を示す
断面図である。
断面図である。
【図２】図１の半導体装置を製造する方法を示す断面図
である。
である。
【図３】図１の半導体装置を製造する方法を示す断面図
である。
である。
【図４】図１の半導体装置を製造する方法を示す断面図
である。
である。
【図５】図１の半導体装置を製造する方法を示す断面図
である。
である。
【図６】図１の半導体装置を製造する方法を示す断面図
である。
である。
【図７】図１の半導体装置を製造する方法を示す断面図
である。
である。
【図８】本発明に係る半導体装置の第二実施形態を示す
断面図である。
断面図である。
【図９】図２の半導体装置を製造する方法を示す断面図
である。
である。
【図１０】図２の半導体装置を製造する方法を示す断面
図である。
図である。
【図１１】図２の半導体装置を製造する方法を示す断面
図である。
図である。
【図１２】図２の半導体装置を製造する方法を示す断面
図である。
図である。
【図１３】図２の半導体装置を製造する方法を示す断面
図である。
図である。
【図１４】図２の半導体装置を製造する方法を示す断面
図である。
図である。
【図１５】従来例を示す断面図であり、図１５（ａ）が
コンタクト部、図１５（ｂ）がアライメントマーク部で
ある。
コンタクト部、図１５（ｂ）がアライメントマーク部で
ある。
１０，６８ タングステンシリサイド膜 １２ ゲート電極（下側配線膜） １４，３０ コンタクト部 １６ アライメントマーク部 ３２ シリコン窒化膜（絶縁膜) ５０ シリコン基板 ５２ トレンチ分離膜 ５６，６６ 多結晶シリコン膜 ６２ 層間絶縁膜 ７０ ビット線（上側配線膜） ７２ 露光用アライメントマーク
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/027 H01L 21/768
Claims (6)
- 【請求項１】 下層の多結晶シリコン膜及び上層の金属
シリサイド膜からなる下側配線膜に、少なくとも多結晶
シリコン膜からなる上側配線膜が層間絶縁膜を貫通して
電気的に接続されたコンタクト部と、 露光用アライメントマークがトレンチ分離膜によって形
成されたアライメントマーク部と、 を備えた半導体装置において、 前記コンタクト部及び前記アライメントマーク部では前
記金属シリサイド膜が除去されていることを特徴とする
半導体装置。 - 【請求項２】 前記コンタクト部は、前記金属シリサイ
ド膜が除去されている部分と、当該金属シリサイド膜が
除去されていない部分とからなり、 当該金属シリサイド膜が除去されている部分では、前記
下側配線膜の多結晶シリコン膜と前記上側配線膜の多結
晶シリコン膜とが直接接触し、 当該金属シリサイド膜が除去されていない部分では、前
記下側配線膜の多結晶シリコン膜と前記上側配線膜の多
結晶シリコン膜とが当該金属シリサイド膜を介して接触
している、 請求項1記載の半導体装置。 - 【請求項３】 前記アライメントマーク部には、前記露
光用アライメントマークに加えアライメント誤差測定用
パターンが前記トレンチ分離膜によって形成されてい
る、請求項１又は２記載の半導体装置。 - 【請求項４】 前記金属シリサイド膜がタングステンか
らなる、請求項１、２又は３記載の半導体装置。 - 【請求項５】 請求項１、２、３又は４記載の半導体装
置を製造する方法であって、 シリコン基板にトレンチ分離膜を形成するとともに当該
トレンチ分離膜の一部によって前記露光用アライメント
マークを形成する工程と、 前記シリコン基板全面に前記下側配線膜となる下層の多
結晶シリコン膜及び上層の金属シリサイド膜を形成する
工程と、 前記コンタクト部及び前記アライメントマーク部におけ
る前記金属シリサイド膜を除去する工程と、 前記露光用アライメントマークを使用して、前記下側配
線膜、前記上側配線膜、前記コンタクト部等を形成する
工程と、 を備えた半導体装置の製造方法。 - 【請求項６】 請求項２記載の半導体装置を製造する方
法であって、 シリコン基板にトレンチ分離膜を形成するとともに当該
トレンチ分離膜の一部によって前記露光用アライメント
マークを形成する工程と、 前記シリコン基板全面に前記下側配線膜となる下層の多
結晶シリコン膜及び上層の金属シリサイド膜を形成する
工程と、 前記コンタクト部及び前記アライメントマーク部におけ
る前記金属シリサイド膜を除去する工程と、 前記露光用アライメントマークを使用して、前記下側配
線膜、前記上側配線膜、前記コンタクト部等を形成する
工程と備え、 前記コンタクト部を形成する工程は、前記金属シリサイ
ド膜を除去した後に絶縁膜を形成する工程と、この絶縁
膜上に層間絶縁膜を形成する工程と、この層間絶縁膜に
前記絶縁膜に至るコンタクト孔を形成する工程と、この
コンタクト孔を通して前記絶縁膜を等方性エッチングす
ることにより前記金属シリサイド膜上に空洞を形成する
工程と、この空洞及び前記コタクト孔の内壁に前記上側
配線膜の多結晶シリコン膜を形成する工程とを含む、 半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33617298A JP3175715B2 (ja) | 1998-11-26 | 1998-11-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33617298A JP3175715B2 (ja) | 1998-11-26 | 1998-11-26 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000164497A JP2000164497A (ja) | 2000-06-16 |
| JP3175715B2 true JP3175715B2 (ja) | 2001-06-11 |
Family
ID=18296419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33617298A Expired - Fee Related JP3175715B2 (ja) | 1998-11-26 | 1998-11-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3175715B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100760949B1 (ko) * | 2001-12-26 | 2007-09-21 | 매그나칩 반도체 유한회사 | 반도체 소자의 형성 방법 |
| KR100421656B1 (ko) * | 2001-12-28 | 2004-03-11 | 동부전자 주식회사 | 반도체 소자의 제조 방법 |
| JP2012023238A (ja) | 2010-07-15 | 2012-02-02 | Renesas Electronics Corp | 半導体装置、半導体装置の製造方法、及び半導体装置の設計方法 |
| KR101867953B1 (ko) * | 2011-12-22 | 2018-06-18 | 삼성전자주식회사 | 반도체 소자 및 반도체 소자의 형성 방법 |
-
1998
- 1998-11-26 JP JP33617298A patent/JP3175715B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2000164497A (ja) | 2000-06-16 |
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