WO2018070111A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2018070111A1
WO2018070111A1 PCT/JP2017/030227 JP2017030227W WO2018070111A1 WO 2018070111 A1 WO2018070111 A1 WO 2018070111A1 JP 2017030227 W JP2017030227 W JP 2017030227W WO 2018070111 A1 WO2018070111 A1 WO 2018070111A1
Authority
WO
WIPO (PCT)
Prior art keywords
film
interlayer insulating
disposed
insulating film
semiconductor device
Prior art date
Application number
PCT/JP2017/030227
Other languages
English (en)
French (fr)
Inventor
洋一 芦田
藤原　剛
Original Assignee
株式会社デンソー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社デンソー filed Critical 株式会社デンソー
Publication of WO2018070111A1 publication Critical patent/WO2018070111A1/ja
Priority to US16/355,917 priority Critical patent/US10916506B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area

Definitions

  • a semiconductor device including a semiconductor substrate, an interlayer insulating film, a first hard film, a pad portion, and a surface protective film.
  • the semiconductor substrate has a semiconductor element.
  • the interlayer insulating film is disposed on the semiconductor substrate.
  • the first hard film is disposed on the interlayer insulating film.
  • the pad portion is disposed on the first hard film and forms an electrode of the semiconductor device.
  • a surface protective film made of polyimide is disposed in a region where bonding is not performed in the pad portion.
  • the temperature of the pad may rise due to the operation of the semiconductor element.
  • the electromigration of the pad portion is promoted by the temperature rise.
  • pad portions having different potentials may break through the surface protective film due to electromigration, and there is a possibility that a short circuit may occur between the pad portions.
  • This disclosure is intended to provide a semiconductor device that can suppress a short circuit between pad portions due to electromigration.
  • a semiconductor device includes a semiconductor substrate having a semiconductor element formed on one surface, an interlayer insulating film disposed on one surface of the semiconductor substrate, and disposed in the interlayer insulating film.
  • the wiring layer and the interlayer insulating film are disposed on the opposite side of the semiconductor substrate, the hard film is harder than the interlayer insulating film, and the hard film is disposed on the opposite side of the interlayer insulating film, and the wiring layer is interposed therebetween.
  • a plurality of pads for external connection connected to the semiconductor element, and a surface protective film having electrical insulation and at least disposed in a region facing the pads are provided.
  • the surface protective film is a silicon nitride film or a silicon oxide film.
  • FIG. 1 is a plan view showing a schematic configuration of a semiconductor device according to a first embodiment.
  • FIG. 2 is a cross-sectional view taken along the line II-II in FIG. It is a circuit diagram which shows the circuit for evaluating a semiconductor device.
  • FIG. 4 is a timing chart showing drain voltage, gate voltage, and drain current when a semiconductor device is evaluated using the circuit of FIG. 3.
  • FIG. 4 is a timing chart showing drain voltage, gate voltage, forward voltage, and drain current when a semiconductor device is evaluated using the circuit of FIG. 3. It is a figure which shows the evaluation result of a semiconductor device when a semiconductor device is evaluated using the circuit of FIG. It is sectional drawing which shows schematic structure of the semiconductor device which concerns on 2nd Embodiment.
  • the semiconductor device 10 for example, an IC chip can be adopted.
  • the semiconductor device 10 includes an SOI substrate 12 as a semiconductor substrate, an interlayer insulating film 14, a wiring layer 16, a hard film 18, a pad portion 20, and a surface protective film 22.
  • the semiconductor device 10 has a flat plate shape whose thickness direction is along the Z direction.
  • the semiconductor device 10 has a front surface 10a and a back surface 10b opposite to the front surface 10a.
  • the semiconductor device 10 of the present embodiment is electrically connected to the inductive load 100 and controls the current flowing through the inductive load 100.
  • Inductive load 100 can also be referred to as an L load or an inductance. The control of the inductive load 100 in the semiconductor device 10 will be described in detail below.
  • the semiconductor element 30 is formed on one surface of the SOI substrate 12 opposite to the back surface 10b.
  • the semiconductor element 30 is, for example, an LDMOS (lateral diffusion MOS transistor) or an IGBT (insulated gate bipolar transistor).
  • a plurality of semiconductor elements 30 are formed on the SOI substrate 12.
  • An interlayer insulating film 14 is disposed on one surface of the SOI substrate 12 opposite to the back surface 10b.
  • the hard film 18 does not pass moisture from the outside of the semiconductor device 10 and protects the wiring layer 16 and the SOI substrate 12 from moisture.
  • a pad portion 20 is disposed on the opposite side of the hard film 18 from the interlayer insulating film 14 in the Z direction.
  • the pad unit 20 is an electrode for external connection.
  • the pad portion 20 is electrically connected to the semiconductor element 30 through the wiring layer 16.
  • the pad portion 20 is formed using a metal such as aluminum or an aluminum alloy.
  • the Young's modulus of the pad portion 20 is, for example, about 80 GPa. As described above, the pad portion 20 is disposed on the SOI substrate 12, the wiring layer 16, and the interlayer insulating film 14 via the hard film 18.
  • a contact hole 34 for electrically connecting the pad portion 20 and the third wiring layer 16c is formed in the hard film 18 and the interlayer insulating film 14.
  • the contact hole 34 is formed so as to penetrate the hard film 18 in the Z direction and reach the third wiring layer 16 c with a predetermined depth in the Z direction in the interlayer insulating film 14.
  • the pad portion 20 is also disposed in the contact hole 34 in addition to the surface of the hard film 18 opposite to the interlayer insulating film 14.
  • a plurality of pad portions 20 are arranged in the semiconductor device 10. For example, different voltages are applied to the pad portions 20 arranged at different locations.
  • FIG. 2 as the pad portion 20, a first pad portion 20 a connected to the ground and a second pad portion 20 b connected to the inductive load 100 are shown.
  • the first pad portion 20a and the second pad portion 20b are arranged so as not to contact each other. That is, an area where the pad portion 20 is not formed is provided on the hard film 18.
  • the first pad portion 20a and the second pad portion 20b face each other in the X direction. Therefore, the opposing region Sb is formed between the first pad portion 20a and the second pad portion 20b. As shown in FIG. 1, the opposing region Sb is formed extending in the Y direction.
  • a surface protective film 22 is formed on the opposite side of the pad portion 20 from the hard film 18 in the Z direction.
  • the surface protective film 22 prevents the pad portions 20 from short-circuiting when foreign matter adheres to the surface 10 a of the semiconductor device 10.
  • the surface protective film 22 covers a part of the pad portion 20 and forms a part of the surface 10a.
  • the surface protective film 22 is formed using a material having excellent electrical insulation.
  • Each pad portion 20 has a portion covered with the surface protective film 22 and a portion exposed from the surface protective film 22 and forming a part of the surface 10a.
  • the portion exposed from the surface protective film 22 in the pad portion 20 is connected to the inductive load 100 and the ground by bonding.
  • the region exposed from the surface protective film 22 in the pad portion 20 is referred to as a bonding region Sa.
  • the bonding region Sa overlaps at least a part of the region of the SOI substrate 12 where the semiconductor element 30 is formed. That is, the pad part 20 is an element pad.
  • the stress due to bonding is easily transmitted to the semiconductor element 30.
  • the hard film 18 is disposed between the pad portion 20 and the interlayer insulating film 14, whereby transmission of stress due to bonding to the interlayer insulating film 14 side can be suppressed. That is, the hard film 18 can suppress the stress due to bonding from being transmitted to the semiconductor element 30, and can reduce bonding damage to the semiconductor element 30. Furthermore, it is possible to suppress the occurrence of cracks in the semiconductor device 10.
  • the surface protective film 22 is also disposed in the facing region Sb. A part of the surface protective film 22 is disposed on the entire facing region Sb and is in contact with the pad portion 20 and the hard film 18.
  • the surface protective film 22 has an inner film 22a disposed in contact with the pad portion 20 and an outer film 22b disposed on the opposite side of the inner film 22a from the pad portion 20 in the Z direction.
  • the inner film 22a is a passivation film that is harder than the outer film 22b.
  • the Young's modulus of the inner film 22a is, for example, 50 GPa or more.
  • the Young's modulus of the inner film 22a of this embodiment is, for example, about 240 GPa.
  • the inner film 22a is formed using a silicon oxide film (SiO 2 , SiO) or a silicon nitride film (SiN).
  • the main component of the inner film 22a is a silicon oxide film or a silicon nitride film.
  • the hard film 18 can relieve bonding stress by being disposed between the pad portion 20 and the interlayer insulating film 14, but the electromigration of the pad portion 20 cannot be suppressed because it is not disposed on the pad portion 20.
  • the inner film 22a is a hard film, it is possible to suppress the electromigration from occurring in the pad portion 20. Electromigration is a phenomenon in which a metal is deformed by the movement of ions.
  • the inner film 22a has a thickness of 1.0 ⁇ m or more.
  • an SOI substrate having a plurality of semiconductor elements 30 formed on one surface is prepared.
  • the semiconductor element 30 can be formed by a known method.
  • the wiring layer 16 and the interlayer insulating film 14 are formed on the semiconductor element 30.
  • each wiring layer 16 is formed by depositing aluminum using a sputtering method or the like.
  • the interlayer insulating film 14 is formed using a CVD method or the like.
  • the pad portion 20 is formed on the hard film 18 by depositing aluminum using a sputtering method or the like. Then, the inner film 22a is deposited on the pad portion 20 by using a plasma CVD method or the like. Next, an unnecessary portion of the inner film 22a is removed using a mask so that the bonding region Sa of the pad portion 20 is exposed from the inner film 22a. Then, the outer film 22b is formed on the inner film 22a. Thus, the semiconductor device 10 can be manufactured.
  • one end of the inductive load 100 is connected to the positive electrode of the power source 102, and the other end of the inductive load 100 is connected to the semiconductor device 10. Specifically, the other end of the inductive load 100 is connected to the drain of the semiconductor element 30 via the second pad portion 20b. Further, the source of the semiconductor element 30 is connected to the negative electrode of the power source 102 through the first pad portion 20a. Note that the negative electrode of the power supply 102 is connected to the ground.
  • the pulse signal applied to the gate is Low, and the gate is turned off.
  • Vd represents a drain voltage applied to the semiconductor element 30
  • Vg represents a gate voltage
  • Id represents a drain current.
  • the drain voltage Vd is fixed to Vdd.
  • the drain current Id is 0. That is, no current flows through the semiconductor element 30.
  • the operation of the semiconductor device 10 in the order of the period T1, the period T2, and the period T3 is defined as one revolution.
  • the semiconductor device 10 is operated so that the number of rotations is a plurality of times.
  • FIG. 5 shows the forward voltage Vf of the temperature-sensitive diode installed near the semiconductor element 30 in addition to the drain voltage Vd, the gate voltage Vg, and the drain current Id.
  • the value of the forward voltage Vf indicates the temperature of the semiconductor element 30.
  • the forward voltage Vf has a constant value.
  • the temperature of the semiconductor element 30 rises and the forward voltage Vf decreases.
  • the forward voltage Vf returns to a constant value before the gate is turned off.
  • FIG. 6 shows an evaluation result when the thermal stress acting on the semiconductor device 10 is evaluated by changing the film thickness of the inner film 22a.
  • the square marker of FIG. 6 has shown the value when the pad parts 20 are short-circuited.
  • the triangular marker of FIG. 6 has shown the value when the pad parts 20 do not short-circuit. If the inner layer 22a of the 0 .mu.m, that is, when the inner layer 22a is not formed, the rotation speed is the pad part 20 to each other at about 10 7 times is shorted. Further, even when the inner film 22a is 0.2 ⁇ m, the pad portions 20 are short-circuited at a rotational speed of 10 6 to 10 7 times. In contrast, when the inner membrane 22a of 1.4 ⁇ m, the pad portion 20 to each other in the rotational speed is 109 times is not shorted.
  • the inner film 22a of the present embodiment is a silicon nitride film or a silicon oxide film, it is harder than the polyimide used for the conventional inner film 22a. Further, the inner film 22a is disposed in the facing region Sb between the pad portions 20. According to this, even if the temperature of the pad portion 20 rises due to the operation of the semiconductor element 30, each pad portion 20 is not easily deformed to the facing region Sb side by the hard inner film 22a. That is, the inner film 22a can suppress deformation of the pad portion 20 due to electromigration. Therefore, in the semiconductor device 10, a short circuit between the pad portions 20 due to electromigration can be suppressed.
  • the surface protective film 22 is a single layer.
  • the surface protective film 22 is formed using a silicon oxide film or a silicon nitride film.
  • the surface protective film 22 does not have the outer film 22b excellent in flexibility. Therefore, a silicon oxide film or a silicon nitride film is formed on the pad portion 20 and forms a part of the surface 10a.
  • the semiconductor device 10 may control a current flowing through a resistance load.
  • the semiconductor device 10 has the SOI substrate 12 as the semiconductor substrate.
  • the present invention is not limited to this.
  • An example in which the semiconductor device 10 includes a bulk silicon substrate as a semiconductor substrate may be employed.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

半導体装置１０は、半導体基板（１２）、層間絶縁膜（１４）、複数のパッド部（２０）、配線層（１６）、及び、表面保護膜（２２）を備えている。半導体基板（１２）は、一面に形成された半導体素子（３０）を有している。層間絶縁膜（１４）は、半導体基板（１２）の一面上に配置されている。配線層（１６）は、層間絶縁膜（１４）内に配置されている。硬質膜（１８）は、層間絶縁膜（１４）に対して半導体基板（１２）と反対側に配置され、層間絶縁膜（１４）よりも硬質にされている。パッド部（２０）は、硬質膜（１８）に対して層間絶縁膜（１４）と反対側に配置されている。表面保護膜（２２）は、少なくともパッド部（２０）同士の対向領域（Ｓｂ）に配置されている。表面保護膜（２２）は、シリコン窒化膜又はシリコン酸化膜とされている。

Description

半導体装置 関連出願の相互参照
　本出願は、２０１６年１０月１４日に出願された日本出願番号２０１６－２０２７８７号に基づくもので、ここにその記載内容を援用する。
　本開示は、半導体素子を有する半導体基板、半導体素子と接続されたパッド部、及び、パッド部上に配置された表面保護膜を備える半導体装置に関する。
　従来、特許文献１に記載のように、半導体基板と、層間絶縁膜と、第１硬質膜と、パッド部と、表面保護膜と、を備える半導体装置が知られている。半導体基板は、半導体素子を有している。層間絶縁膜は、半導体基板上に配置されている。第１硬質膜は、層間絶縁膜上に配置されている。パッド部は、第１硬質膜上に配置され、半導体装置の電極をなしている。パッド部においてボンディングされない領域には、ポリイミドからなる表面保護膜が配置されている。
特開２０１４－１４６７８５号公報
　半導体素子の動作によって、パッド部の温度が上昇する場合がある。温度上昇によって、パッド部のエレクトロマイグレーションが促進される。半導体装置が複数のパッド部を有している場合には、エレクトロマイグレーションによって互いに別電位のパッド部が表面保護膜を突き破り、パッド部間で短絡が生じる虞がある。
　本開示は、エレクトロマイグレーションに起因するパッド部間の短絡を抑制できる半導体装置を提供することを目的とする。
　本開示の第１の態様によれば、半導体装置は、一面に形成された半導体素子を有する半導体基板と、半導体基板の一面上に配置された層間絶縁膜と、層間絶縁膜内に配置された配線層と、層間絶縁膜に対して半導体基板と反対側に配置され、層間絶縁膜よりも硬質な硬質膜と、硬質膜に対して層間絶縁膜と反対側に配置され、配線層を介して半導体素子と接続された外部接続用の複数のパッド部と、電気的な絶縁性を有し、少なくともパッド部同士の対向領域に配置された表面保護膜と、を備える。表面保護膜は、シリコン窒化膜又はシリコン酸化膜とされている。
　上記構成の表面保護膜は、シリコン窒化膜又はシリコン酸化膜とされているため、従来の表面保護膜に用いられていたポリイミドよりも硬質である。また、表面保護膜は、パッド部同士の対向領域に配置されている。これによれば、半導体素子の動作によってパッド部の温度が上昇した場合であっても、硬質な表面保護膜によって各パッド部は対向領域側に変形し難い。すなわち表面保護膜は、エレクトロマイグレーションによるパッド部の変形を抑制できる。そのため半導体装置では、エレクトロマイグレーションに起因するパッド部間の短絡を抑制できる。
　本開示の第２の態様によれば、半導体装置は、一面に形成された半導体素子を有する半導体基板と、半導体基板の一面上に配置された層間絶縁膜と、層間絶縁膜内に配置された配線層と、層間絶縁膜に対して半導体基板と反対側に配置され、層間絶縁膜よりも硬質な硬質膜と、硬質膜に対して層間絶縁膜と反対側に配置され、配線層を介して半導体素子と接続された外部接続用の複数のパッド部と、電気的な絶縁性を有し、少なくともパッド部同士の対向領域に配置された表面保護膜と、を備える。表面保護膜は、内側膜と、内側膜に対してパッド部と反対側に配置された外側膜と、を有し、内側膜は、外側膜よりも硬質にされている。
　上記構成の内側膜は、外側膜よりも硬質である。また、内側膜は、外側膜よりもパッド部側に配置されているとともにパッド部同士の対向領域に配置されている。これによれば、半導体素子の動作によってパッド部の温度が上昇した場合であっても、硬質な内側膜によって各パッド部は対向領域側に変形し難い。したがって半導体装置では、エレクトロマイグレーションに起因するパッド部間の短絡を抑制できる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。
第１実施形態に係る半導体装置の概略構成を示す平面図である。 図１のＩＩ－ＩＩ線に沿う断面図である。 半導体装置を評価するための回路を示す回路図である。 図３の回路を用いて半導体装置を評価した場合における、ドレイン電圧、ゲート電圧、及び、ドレイン電流を示すタイミングチャートである。 図３の回路を用いて半導体装置を評価した場合における、ドレイン電圧、ゲート電圧、順方向電圧、及び、ドレイン電流を示すタイミングチャートである。 図３の回路を用いて半導体装置を評価した場合における、半導体装置の評価結果を示す図である。 第２実施形態に係る半導体装置の概略構成を示す断面図である。
　図面を参照して説明する。なお、複数の実施形態において、共通乃至関連する要素には同一の符号を付与するものとする。半導体基板の厚さ方向をＺ方向とする。また、Ｚ方向と直交する特定の方向をＸ方向、Ｚ方向及びＸ方向と直交する方向をＹ方向と示す。
　（第１実施形態）
　先ず、図１～図３に基づき、半導体装置１０の概略構成について説明する。
　半導体装置１０としては、例えばＩＣチップを採用できる。図１及び図２に示すように、半導体装置１０は、半導体基板としてのＳＯＩ基板１２、層間絶縁膜１４、配線層１６、硬質膜１８、パッド部２０、及び、表面保護膜２２を備えている。半導体装置１０は、厚さ方向がＺ方向に沿う平板形状をなしている。半導体装置１０は、表面１０ａと、表面１０ａと反対の裏面１０ｂと、を有している。
　図３に示すように、本実施形態の半導体装置１０は、誘導負荷１００と電気的に接続され、誘導負荷１００に流れる電流を制御する。誘導負荷１００は、Ｌ負荷、又は、インダクタンスと称することもできる。半導体装置１０における誘導負荷１００の制御については、下記で詳細に説明する。
　ＳＯＩ基板１２は、裏面１０ｂをなしている。ＳＯＩは、Silicon On Insulatorの略称である。ＳＯＩ基板１２は、ＳＯＩ層２４、支持基板２６、埋込酸化膜２８、及び、半導体素子３０を有している。ＳＯＩ層２４は、例えば、Ｎ型のシリコンを用いて形成されている。支持基板２６は、例えば、Ｐ型のシリコンを用いて形成されている。ＳＯＩ層２４及び支持基板２６は、埋込酸化膜２８を介して接合されている。
　半導体素子３０は、ＳＯＩ基板１２における裏面１０ｂと反対の一面に形成されている。半導体素子３０は、例えば、ＬＤＭＯＳ（横方向拡散ＭＯＳトランジスタ）やＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）とされている。ＳＯＩ基板１２には、複数の半導体素子３０が形成されている。ＳＯＩ基板１２における裏面１０ｂと反対の一面上には、層間絶縁膜１４が配置されている。
　層間絶縁膜１４は、例えば、ＳＯＧ（Spin On Glass）膜、ホウ素リン含有ケイ酸ガラス（ＢＰＳＧ）膜、又は、ＴＥＯＳ（テトラエトキシシラン）膜を用いて形成されている。層間絶縁膜１４のヤング率は、例えば、７０ＧＰａ程度とされている。層間絶縁膜１４内には、配線層１６が配置されている。
　本実施形態の層間絶縁膜１４内には、配線層１６として、ＳＯＩ層２４側から順に、第１配線層１６ａ、第２配線層１６ｂ、及び、第３配線層１６ｃが配置されている。なお、配線層１６の層数はこれに限定するものではない。配線層１６は、例えば、アルミニウムを用いて形成されている。また、層間絶縁膜１４内には、配線層１６同士を接続するビア３２が複数形成されている。Ｚ方向において層間絶縁膜１４のＳＯＩ基板１２と反対側には、硬質膜１８が形成されている。
　硬質膜１８は、層間絶縁膜１４を構成する主要な部材よりも硬質なパッシベーション膜とされている。硬質膜１８は、例えば、シリコン窒化膜を用いて形成されている。硬質膜１８のヤング率は、例えば、２４０ＧＰａ程度とされている。硬質膜１８は、例えば、プラズマＣＶＤ法によって形成される。硬質膜１８の厚さは、例えば、１．０μｍ程度とされている。
　硬質膜１８は、半導体装置１０の外部からの水分を通さず、配線層１６及びＳＯＩ基板１２を水分から保護する。Ｚ方向において硬質膜１８の層間絶縁膜１４と反対側には、パッド部２０が配置されている。
　パッド部２０は、外部接続用の電極である。パッド部２０は、配線層１６を介して半導体素子３０と電気的に接続されている。パッド部２０は、アルミニウムやアルミニウム合金等の金属を用いて形成されている。パッド部２０のヤング率は、例えば、８０ＧＰａ程度とされている。以上によれば、パッド部２０は、硬質膜１８を介して、ＳＯＩ基板１２、配線層１６、及び、層間絶縁膜１４上に配置されている。
　また、硬質膜１８及び層間絶縁膜１４には、パッド部２０と第３配線層１６ｃとを電気的に接続するためのコンタクトホール３４が形成されている。コンタクトホール３４は、硬質膜１８をＺ方向に貫通しつつ、層間絶縁膜１４においてＺ方向に所定深さを有して第３配線層１６ｃへ到達するように形成されている。パッド部２０は、硬質膜１８における層間絶縁膜１４と反対側の面に加えて、コンタクトホール３４内にも配置されている。
　半導体装置１０には、複数のパッド部２０が配置されている。例えば、互いに異なる箇所に配置されたパッド部２０には、互いに異なる電圧が印加される。図２では、パッド部２０として、グランドに接続される第１パッド部２０ａと、誘導負荷１００に接続される第２パッド部２０ｂと、を示している。
　第１パッド部２０ａ及び第２パッド部２０ｂは、互いに接触しないように配置されている。すなわち、硬質膜１８上には、パッド部２０の形成されていない領域が設けられている。本実施形態において第１パッド部２０ａ及び第２パッド部２０ｂは、Ｘ方向において互いに対向している。よって、第１パッド部２０ａ及び第２パッド部２０ｂの間には、対向領域Ｓｂが形成されている。図１に示すように、対向領域Ｓｂは、Ｙ方向に延びて形成されている。Ｚ方向においてパッド部２０の硬質膜１８と反対側には、表面保護膜２２が形成されている。
　表面保護膜２２は、半導体装置１０の表面１０ａに異物が付着した場合に、パッド部２０同士がショートするのを抑制するものである。表面保護膜２２は、パッド部２０の一部を覆っており、表面１０ａの一部をなしている。表面保護膜２２は、電気的な絶縁性に優れた材料を用いて形成されている。各パッド部２０は、表面保護膜２２に覆われた部分と、表面保護膜２２から露出して表面１０ａの一部をなす部分と、を有している。パッド部２０において表面保護膜２２から露出する部分は、ボンディングにより、誘導負荷１００やグランドと接続される。以下、パッド部２０において表面保護膜２２から露出する領域をボンディング領域Ｓａと示す。
　Ｚ方向の投影視において、ボンディング領域Ｓａは、ＳＯＩ基板１２のうちの半導体素子３０が形成された領域の少なくとも一部と重なっている。すなわち、パッド部２０は、素子上パッドである。
　素子上パッドとされた構成では、ボンディングによる応力が半導体素子３０に伝達され易い。パッド部２０にボンディングする際、パッド部２０と層間絶縁膜１４との間に硬質膜１８が配置されていることによって、ボンディングによる応力が層間絶縁膜１４側へ伝達されるのを抑制できる。すなわち、硬質膜１８によって、ボンディングによる応力が半導体素子３０に伝達されることを抑制でき、半導体素子３０に対するボンディングダメージを緩和できる。さらには、半導体装置１０にクラックが生じるのを抑制できる。
　表面保護膜２２は、対向領域Ｓｂにも配置されている。表面保護膜２２の一部は、対向領域Ｓｂの全体に配置され、パッド部２０及び硬質膜１８と接触している。表面保護膜２２は、パッド部２０に接触配置された内側膜２２ａと、Ｚ方向において内側膜２２ａのパッド部２０と反対側に配置された外側膜２２ｂと、を有している。
　内側膜２２ａは、外側膜２２ｂよりも硬質なパッシベーション膜とされている。内側膜２２ａのヤング率は、例えば５０ＧＰａ以上とされている。本実施形態の内側膜２２ａのヤング率は、例えば、２４０ＧＰａ程度とされている。内側膜２２ａは、シリコン酸化膜（ＳｉＯ２，ＳｉＯ）、又は、シリコン窒化膜（ＳｉＮ）を用いて形成されている。言い換えると、内側膜２２ａの主成分は、シリコン酸化膜、又は、シリコン窒化膜とされている。
　硬質膜１８は、パッド部２０と層間絶縁膜１４との間に配置されることでボンディングの応力を緩和できるが、パッド部２０上に配置されていないためパッド部２０のエレクトロマイグレーションを抑制できない。これに対し、内側膜２２ａが硬質膜とされていることで、パッド部２０にエレクトロマイグレーションが生じるのを抑制できる。エレクトロマイグレーションとは、イオンの移動により金属が変形する現象である。本実施形態において内側膜２２ａの膜厚は、１．０μｍ以上とされている。
　外側膜２２ｂは、内側膜２２ａよりも柔軟性に優れた材料を用いて形成されている。外側膜２２ｂは、例えば、ポリイミドを用いて形成されている。外側膜２２ｂは、表面１０ａの一部をなしている。外側膜２２ｂのヤング率は、例えば数ＧＰａとされている。
　次に、半導体装置１０の製造方法について説明する。
　まず、複数の半導体素子３０が一面に形成されたＳＯＩ基板を準備する。半導体素子３０は、公知の方法によって形成できる。そして、半導体素子３０上に、配線層１６及び層間絶縁膜１４を形成する。例えば、スパッタ法等を用いてアルミニウムを堆積させることで各配線層１６を形成する。また、例えば、ＣＶＤ法等を用いて層間絶縁膜１４を形成する。
　次に、層間絶縁膜１４上に、プラズマＣＶＤ法等を用いてシリコン窒化膜を堆積させて、硬質膜１８を形成する。そして、硬質膜１８及び層間絶縁膜１４のうちの、Ｚ方向の投影視においてボンディング領域Ｓａと重ならない領域に、コンタクトホール３４を形成する。
　次に、硬質膜１８上に、スパッタ法等を用いてアルミニウムを堆積させることでパッド部２０を形成する。そして、パッド部２０上に、プラズマＣＶＤ法等を用いて内側膜２２ａを堆積させる。次に、パッド部２０のボンディング領域Ｓａが内側膜２２ａから露出するように、マスクを用いて内側膜２２ａの不要部分を除去する。そして、内側膜２２ａ上に外側膜２２ｂを形成する。以上により、半導体装置１０を製造できる。
　次に、図３～図６に基づき、誘導負荷１００の制御により半導体装置１０に作用する熱的なストレスについて説明する。なお、図４及び図５では、複数の信号について同一の縦軸で示しているが、各信号の原点及びスケールは互いに異なっている。図３に示す回路を用いて、半導体装置１０により誘導負荷１００を駆動した場合に、半導体装置１０に作用する熱的なストレスを評価した。
　図３に示す回路では、誘導負荷１００の一端が電源１０２の正極と接続され、誘導負荷１００の他端が半導体装置１０と接続されている。詳しくは、誘導負荷１００の他端が、第２パッド部２０ｂを介して半導体素子３０のドレインと接続されている。また、半導体素子３０のソースは、第１パッド部２０ａを介して電源１０２の負極と接続されている。なお、電源１０２の負極は、グランドと接続されている。
　誘導負荷１００及び半導体装置１０の接続点は、抵抗１０４を介して双方向ツェナーダイオード１０６の一端と接続されている。双方向ツェナーダイオード１０６の抵抗１０４と反対側の他端は、半導体素子３０のゲートと接続されている。双方向ツェナーダイオード１０６及び半導体素子３０の接続点は、抵抗１０８を介してパルス電源１１０と接続されている。パルス電源１１０は、抵抗１０８を介して半導体素子３０のゲートと接続され、半導体素子３０をオンオフ動作させるものである。パルス電源１１０は、Ｈｉｇｈ又はＬｏｗをなすパルス信号により、半導体素子３０のゲート電圧Ｖｇを制御する。
　図４に示すように、期間Ｔ１において、ゲートに印加されるパルス信号がＬｏｗにされており、ゲートがオフにされている。図４において、Ｖｄは半導体素子３０に印加されるドレイン電圧、Ｖｇはゲート電圧、Ｉｄはドレイン電流を示す。期間Ｔ１において、ドレイン電圧Ｖｄは、Ｖｄｄに固定されている。また、ドレイン電流Ｉｄは、０とされている。すなわち半導体素子３０に電流は流れていない。
　そして、期間Ｔ１が終了して期間Ｔ２が開始すると、パルス信号がＨｉｇｈとなる。よって、ゲート電圧Ｖｇが期間Ｔ１のときよりも高い値である電圧Ｖｇｈにされて、ゲートがオンになる。これにより、ドレイン電流Ｉｄは、時間経過とともに上昇する。期間Ｔ２において、ドレイン電圧Ｖｄは、半導体素子３０に流れるドレイン電流Ｉｄで決まるオン電圧となる。
　次に、期間Ｔ２が終了して期間Ｔ３が開始すると、パルス信号がＬｏｗとなり、ゲートがオフにされる。このときドレイン電流Ｉｄは、誘導負荷１００によってすぐに遮断されず、時間経過とともに減少する。期間Ｔ３において、ドレイン電圧Ｖｄは、双方向ツェナーダイオード１０６の耐圧で決まる固定電圧Ｖｃに固定される。期間Ｔ３では、ドレイン電圧Ｖｄ及びドレイン電流Ｉｄの積に相当する誘導負荷１００の熱的なエネルギーに応じて半導体素子３０が発熱する。
　期間Ｔ１、期間Ｔ２、及び、期間Ｔ３の順に半導体装置１０を動作させることを、回転数１回と定義する。そして、半導体装置１０の評価では、図５に示すように、回転数が複数回となるように、半導体装置１０を動作させている。
　図５では、ドレイン電圧Ｖｄ、ゲート電圧Ｖｇ、及び、ドレイン電流Ｉｄに加えて、半導体素子３０の近くに設置した感温用のダイオードの順方向電圧Ｖｆを示している。順方向電圧Ｖｆの値は、半導体素子３０の温度を示している。ゲートがオフにされる前において順方向電圧Ｖｆは、一定値となっている。ゲートがオフにされると、半導体素子３０の温度が上昇し、順方向電圧Ｖｆが減少する。そして、ゲートがオフされてから所定時間が経過すると、順方向電圧Ｖｆは、ゲートがオフにされる前の一定値に戻る。
　図６では、内側膜２２ａの膜厚を変化させて、半導体装置１０に作用する熱的なストレスを評価した場合の評価結果を示している。図６の四角マーカは、パッド部２０同士がショートした場合の値を示している。図６の三角マーカは、パッド部２０同士がショートしなかった場合の値を示している。内側膜２２ａが０μｍの場合、すなわち内側膜２２ａが形成されていない場合には、回転数が１０７回程度でパッド部２０同士がショートしている。また、内側膜２２ａが０．２μｍの場合においても、回転数が１０６～１０７回の間でパッド部２０同士がショートしている。これに対して、内側膜２２ａが１．４μｍの場合には、回転数が１０９回でもパッド部２０同士がショートしていない。
　次に、上記した半導体装置１０の効果について説明する。
　本実施形態の内側膜２２ａは、シリコン窒化膜又はシリコン酸化膜とされているため、従来の内側膜２２ａに用いられていたポリイミドよりも硬質である。また、内側膜２２ａは、パッド部２０同士の対向領域Ｓｂに配置されている。これによれば、半導体素子３０の動作によってパッド部２０の温度が上昇した場合であっても、硬質な内側膜２２ａによって各パッド部２０は対向領域Ｓｂ側に変形し難い。すなわち、内側膜２２ａは、エレクトロマイグレーションによるパッド部２０の変形を抑制できる。したがって半導体装置１０では、エレクトロマイグレーションに起因するパッド部２０間の短絡を抑制できる。
　（第２実施形態）
　本実施形態において、第１実施形態に示した半導体装置１０と共通する部分についての説明は第１実施形態の説明を参照する。
　本実施形態では、図７に示すように、表面保護膜２２が一層とされている。表面保護膜２２は、シリコン酸化膜又はシリコン窒化膜を用いて形成されている。本実施形態では、表面保護膜２２が、柔軟性に優れた外側膜２２ｂを有していない。よって、シリコン酸化膜又はシリコン窒化膜が、パッド部２０上に形成され、表面１０ａの一部をなしている。
　（その他の実施形態）
　本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　上記実施形態において、半導体装置１０が誘導負荷１００を制御する例を示したが、これに限定するものではない。半導体装置１０は、例えば、抵抗負荷に流れる電流を制御するものであってもよい。
　上記実施形態において、半導体装置１０が半導体基板としてＳＯＩ基板１２を有する例を示したが、これに限定するものではない。半導体装置１０が半導体基板としてバルクシリコン基板を有する例を採用することもできる。

 

Claims (5)

  1. 　一面に形成された半導体素子（３０）を有する半導体基板（１２）と、
    　前記半導体基板の前記一面上に配置された層間絶縁膜（１４）と、
    　前記層間絶縁膜内に配置された配線層（１６）と、
    　前記層間絶縁膜に対して前記半導体基板と反対側に配置され、前記層間絶縁膜よりも硬質な硬質膜（１８）と、
    　前記硬質膜に対して前記層間絶縁膜と反対側に配置され、前記配線層を介して前記半導体素子と接続された外部接続用の複数のパッド部（２０）と、
    　電気的な絶縁性を有し、少なくとも前記パッド部同士の対向領域（Ｓｂ）に配置された表面保護膜（２２）と、を備え、
    　前記表面保護膜は、シリコン窒化膜又はシリコン酸化膜とされている半導体装置。
  2. 　一面に形成された半導体素子（３０）を有する半導体基板（１２）と、
    　前記半導体基板の前記一面上に配置された層間絶縁膜（１４）と、
    　前記層間絶縁膜内に配置された配線層（１６）と、
    　前記層間絶縁膜に対して前記半導体基板と反対側に配置され、前記層間絶縁膜よりも硬質な硬質膜（１８）と、
    　前記硬質膜に対して前記層間絶縁膜と反対側に配置され、前記配線層を介して前記半導体素子と接続された外部接続用の複数のパッド部（２０）と、
    　電気的な絶縁性を有し、少なくとも前記パッド部同士の対向領域（Ｓｂ）に配置された表面保護膜（２２）と、を備え、
    　前記表面保護膜は、内側膜（２２ａ）と、前記内側膜に対して前記パッド部と反対側に配置された外側膜（２２ｂ）と、を有し、
    　前記内側膜は、前記外側膜よりも硬質にされている半導体装置。
  3. 　前記内側膜は、シリコン窒化膜又はシリコン酸化膜とされている請求項２に記載の半導体装置。
  4. 　前記半導体基板の厚さ方向の投影視において、前記パッド部の前記表面保護膜から露出する領域は、前記半導体素子が形成された領域の少なくとも一部と重なっている請求項１～３のいずれか１項に記載の半導体装置。
  5. 　前記パッド部は、誘導負荷（１００）と電気的に接続され、
    　前記半導体素子は、オンオフ動作することによって、前記誘導負荷に流れる電流を制御する請求項１～４のいずれか１項に記載の半導体装置。

     
PCT/JP2017/030227 2016-10-14 2017-08-24 半導体装置 WO2018070111A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US16/355,917 US10916506B2 (en) 2016-10-14 2019-03-18 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016202787A JP2018064059A (ja) 2016-10-14 2016-10-14 半導体装置
JP2016-202787 2016-10-14

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US16/355,917 Continuation US10916506B2 (en) 2016-10-14 2019-03-18 Semiconductor device

Publications (1)

Publication Number Publication Date
WO2018070111A1 true WO2018070111A1 (ja) 2018-04-19

Family

ID=61906230

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/030227 WO2018070111A1 (ja) 2016-10-14 2017-08-24 半導体装置

Country Status (3)

Country Link
US (1) US10916506B2 (ja)
JP (1) JP2018064059A (ja)
WO (1) WO2018070111A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210133524A (ko) * 2020-04-29 2021-11-08 삼성전자주식회사 배선 구조체 및 이를 포함하는 반도체 패키지
CN111900087B (zh) * 2020-08-31 2022-09-20 华虹半导体(无锡)有限公司 Igbt器件的制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766201A (ja) * 1993-08-27 1995-03-10 Matsushita Electric Ind Co Ltd 配線のエレクトロマイグレーション寿命試験用半導体装置及びその製造方法、並びにその試験方法
JPH1154621A (ja) * 1997-08-07 1999-02-26 Sony Corp 半導体装置およびその製造方法
JP2002086768A (ja) * 2000-09-18 2002-03-26 Seiko Epson Corp インパクトプリンタのヘッド駆動回路
JP2006005202A (ja) * 2004-06-18 2006-01-05 Nec Electronics Corp 半導体装置
JP2008091454A (ja) * 2006-09-29 2008-04-17 Rohm Co Ltd 半導体装置及び半導体装置の製造方法
JP2008244383A (ja) * 2007-03-29 2008-10-09 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2012094593A (ja) * 2010-10-25 2012-05-17 Renesas Electronics Corp 半導体装置および半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE60025995T2 (de) * 1999-10-22 2006-08-17 Seiko Epson Corp. Kopfsteuerungsschaltung für Anschlagpunktdrucker
US6733195B2 (en) 1999-10-22 2004-05-11 Seiko Epson Corporation Head drive circuit for impact dot printer
JP4830829B2 (ja) * 2006-12-06 2011-12-07 株式会社デンソー 絶縁ゲートトランジスタの駆動回路
US7772080B2 (en) * 2008-07-02 2010-08-10 Stats Chippac, Ltd. Semiconductor device and method of providing electrostatic discharge protection for integrated passive devices
JP2011216771A (ja) 2010-04-01 2011-10-27 Rohm Co Ltd 半導体装置およびその製造方法
JP5772926B2 (ja) * 2013-01-07 2015-09-02 株式会社デンソー 半導体装置
JP6235353B2 (ja) * 2014-01-22 2017-11-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6425532B2 (ja) 2014-12-17 2018-11-21 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766201A (ja) * 1993-08-27 1995-03-10 Matsushita Electric Ind Co Ltd 配線のエレクトロマイグレーション寿命試験用半導体装置及びその製造方法、並びにその試験方法
JPH1154621A (ja) * 1997-08-07 1999-02-26 Sony Corp 半導体装置およびその製造方法
JP2002086768A (ja) * 2000-09-18 2002-03-26 Seiko Epson Corp インパクトプリンタのヘッド駆動回路
JP2006005202A (ja) * 2004-06-18 2006-01-05 Nec Electronics Corp 半導体装置
JP2008091454A (ja) * 2006-09-29 2008-04-17 Rohm Co Ltd 半導体装置及び半導体装置の製造方法
JP2008244383A (ja) * 2007-03-29 2008-10-09 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2012094593A (ja) * 2010-10-25 2012-05-17 Renesas Electronics Corp 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
JP2018064059A (ja) 2018-04-19
US20190214346A1 (en) 2019-07-11
US10916506B2 (en) 2021-02-09

Similar Documents

Publication Publication Date Title
WO2015174531A1 (ja) 半導体装置
US20120153349A1 (en) Semiconductor device and method of manufacturing the same
JP5583266B2 (ja) 半導体装置
JP5772926B2 (ja) 半導体装置
US7791139B2 (en) Integrated circuit including a semiconductor assembly in thin-SOI technology
WO2018070111A1 (ja) 半導体装置
JP6600017B2 (ja) 半導体装置
US8115231B2 (en) Semiconductor device
US9947650B1 (en) Device for protection against electrostatic discharges with a distributed trigger circuit
JP2007165693A (ja) 半導体装置
JP2008034816A (ja) 配線基板
JP6110081B2 (ja) 半導体装置
JP4995364B2 (ja) 半導体集積回路装置
JP7158160B2 (ja) 半導体装置
TW202322341A (zh) 具有增強底板的整合隔離電容器
JP2018064059A5 (ja)
JP5604602B2 (ja) 半導体集積回路装置
TWI830738B (zh) 靜電放電保護裝置及其形成方法
WO2017104516A1 (ja) 半導体装置
JP2776569B2 (ja) 半導体装置
JP2008135692A (ja) 半導体装置
JP2007250981A (ja) 入力保護回路
JPH025478A (ja) 半導体装置
JP5916820B2 (ja) 半導体集積回路装置
JP2003007703A (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17860586

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 17860586

Country of ref document: EP

Kind code of ref document: A1