JP2022099426A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2022099426A
JP2022099426A JP2020213187A JP2020213187A JP2022099426A JP 2022099426 A JP2022099426 A JP 2022099426A JP 2020213187 A JP2020213187 A JP 2020213187A JP 2020213187 A JP2020213187 A JP 2020213187A JP 2022099426 A JP2022099426 A JP 2022099426A
Authority
JP
Japan
Prior art keywords
insulating film
film
semiconductor device
interlayer insulating
nitrogen
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020213187A
Other languages
English (en)
Inventor
成太 徳光
Seita Tokumitsu
正樹 白石
Masaki Shiraishi
豊 加藤
Yutaka Kato
哲男 織田
Tetsuo Oda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Power Semiconductor Device Ltd
Original Assignee
Hitachi Power Semiconductor Device Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Power Semiconductor Device Ltd filed Critical Hitachi Power Semiconductor Device Ltd
Priority to JP2020213187A priority Critical patent/JP2022099426A/ja
Priority to US17/532,741 priority patent/US11881514B2/en
Priority to EP21211679.2A priority patent/EP4020587A1/en
Priority to TW110145885A priority patent/TWI814169B/zh
Priority to CN202111583602.0A priority patent/CN114664941A/zh
Publication of JP2022099426A publication Critical patent/JP2022099426A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Bipolar Transistors (AREA)
  • Noodles (AREA)

Abstract

【課題】比較的簡単な方法でチップの終端構造（ターミネーション領域）の高温高湿バイアス耐性を向上しつつ、デバイス特性への影響を抑制可能な信頼性の高い半導体装置を提供する。【解決手段】半導体基板の主面に配置されたアクティブ領域と、前記アクティブ領域を囲むように前記主面に配置されたターミネーション領域と、を備え、前記ターミネーション領域は、前記半導体基板の主面上に形成された層間絶縁膜と、前記層間絶縁膜を覆うように形成された有機系保護膜と、を有し、前記層間絶縁膜と前記有機系保護膜との間に、膜厚が１００ｎｍ以下の窒素を含む絶縁膜が設けられていることを特徴とする。【選択図】 図２

Description

本発明は、半導体装置の構造に係り、特に、パワー半導体チップの終端構造に適用して有効な技術に関する。
パワー半導体チップの耐圧劣化の原因の１つとして、チップ終端部における電界集中がある。パワー半導体チップの表面に接合を形成すると、逆バイアス印加時に終端部において空乏層が扇型に広がる。扇型の領域の電荷の電気力線はチップ終端部に集まり、いわゆる電界集中が生じる。その結果、理論耐圧よりかなり低い電圧でアバランシェ降伏（絶縁破壊）が起こる。
このチップ終端部における電界集中を緩和するために、逆バイアス印加時に扇型に広がった空乏層領域の電荷からの電気力線の行き先をチップ終端部から終端構造（以下、ターミネーション領域とも呼ぶ）全体へ分散させる必要がある。その方法として、接合終端に隣接する半導体表面に接合の表面側の極性と同じ低濃度の領域を形成するJunction Termination Extension（ＪＴＥ）構造や、接合終端部に沿って複数のリング状に接合の表面側の極性と同じ構造を形成するガードリング構造など、様々な構造が提案されている。
本技術分野の背景技術として、例えば、特許文献１のような技術がある。特許文献１には、水分による耐圧低下やリーク電流増加等のデバイス特性の劣化が生じるのを防止するために、層間絶縁膜とソース電極、ドレイン電極を備えた半導体基板上に、プラズマＴＥＯＳ酸化膜を形成し、プラズマＴＥＯＳ酸化膜がその下部の段差部分にスペーサ状に残るようにエッチバックし、さらに、プラズマＴＥＯＳ酸化膜上にパッシベーション膜としてプラズマ窒化膜を形成することが記載されている。そして、特許文献１の段落［００１６］には、プラズマ窒化膜１３を１μｍの厚さに形成することが記載されている。
また、特許文献２には、モールド樹脂中の水分に起因するアルミ配線の腐食やリーク電流の増加等による半導体装置の寿命低下を防止するために、比較的高い屈折率を有する下層側のシリコンナイトライド膜と、比較的低い屈折率を有する上層側のシリコンナイトライド膜の異なる膜質の２層膜をプラズマＣＶＤ法によって形成することが記載されている。そして、特許文献２の段落［００１３］には、第１のシリコンナイトライド膜１５を１μｍ形成することが記載されており、段落［００１５］には、第２のシリコンナイトライド膜１６を１μｍ形成することが記載されている。
また、特許文献３には、端部領域１２０に、下層から順に、酸化膜４２、屈折率２．９以上３．３以下の抵抗性窒化シリコン膜４４、層間絶縁膜４６、屈折率１．８以上２．２以下の絶縁性窒化シリコン膜４７、ポリイミド膜４８の積層構造を形成することで、クラック耐性を向上することが記載されている（特許文献３の図４及び段落［００６６］－［００６８］等）。そして、特許文献３の段落［００３９］には、抵抗性窒化シリコン膜４４は０．５μｍ以上０．８μｍ以下の厚みを有することが記載されており、段落［００６６］には、絶縁性窒化シリコン膜４７の厚みは、約１．２μｍであることが記載されている。
特開２００１－３４５３１９号公報 特開２００１－３５２０５６号公報 特開２０１７－９２３６０号公報
上述したように、パワー半導体チップの信頼性向上と更なる高耐圧化には、パワー半導体チップの終端構造（ターミネーション領域）の絶縁耐性向上が重要な課題となっている。このため、パワー半導体チップの信頼性試験の１つとして実施されており、高温高湿雰囲気中で使用した場合の耐久性を評価する高温高湿バイアス耐性の向上が求められている。
上記特許文献１では、パッシベーション膜として厚さ１μｍのプラズマ窒化膜を形成することで、水分の侵入を防止し、耐圧低下やリーク電流増加等のデバイス特性の劣化を防止している。しかしながら、プラズマ窒化膜は、一般に膜の内部応力が高いため、電子の移動度が変動するなど、デバイス特性に影響を及ぼす可能性がある。
また、上記特許文献２では、異なる膜質の２層膜のシリコンナイトライド膜を形成しており、シリコンナイトライド膜のトータルの膜厚が２μｍと厚くなるため、やはり膜の内部応力が問題となる。
また、上記特許文献３では、屈折率の異なる抵抗性窒化シリコン膜と絶縁性窒化シリコン膜を形成しており、特許文献２と同様に、窒化シリコン膜のトータルの膜厚が１．７μｍから２．０μｍと厚くなり、デバイス特性に影響を及ぼす恐れがある。
そこで、本発明の目的は、比較的簡単な方法でチップの終端構造（ターミネーション領域）の高温高湿バイアス耐性を向上しつつ、デバイス特性への影響を抑制可能な信頼性の高い半導体装置を提供することにある。
上記課題を解決するために、本発明は、半導体基板の主面に配置されたアクティブ領域と、前記アクティブ領域を囲むように前記主面に配置されたターミネーション領域と、を備え、前記ターミネーション領域は、前記半導体基板の主面上に形成された層間絶縁膜と、前記層間絶縁膜を覆うように形成された有機系保護膜と、を有し、前記層間絶縁膜と前記有機系保護膜との間に、膜厚が１００ｎｍ以下の窒素を含む絶縁膜が設けられていることを特徴とする。
本発明によれば、比較的簡単な方法でチップの終端構造（ターミネーション領域）の高温高湿バイアス耐性を向上しつつ、デバイス特性への影響を抑制可能な信頼性の高い半導体装置を実現することができる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
本発明の実施例１に係るＩＧＢＴチップの外観を示す平面図である。 図１のＡ－Ａ’断面図である。 本発明の実施例１に係るＩＧＢＴチップの高温高湿バイアス試験結果を示す図である。 従来のＩＧＢＴチップの高温高湿バイアス試験結果を示す図である。 本発明の実施例２に係るＩＧＢＴチップの一部断面図である。 本発明の実施例３に係るＩＧＢＴチップの一部断面図である。 本発明の実施例４に係るＩＧＢＴチップの一部断面図である。 本発明の実施例１に係るＩＧＢＴチップの製造過程を示す断面図である。 図７Ａに続く製造過程を示す断面図である。 図７Ｂに続く製造過程を示す断面図である。 図７Ｃに続く製造過程を示す断面図である。 図７Ｄに続く製造過程を示す断面図である。 本発明の実施例２に係るＩＧＢＴチップの製造過程を示す断面図である。 図８Ａに続く製造過程を示す断面図である。 図８Ｂに続く製造過程を示す断面図である。
以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
図１から図３Ｂ、及び図７Ａから図７Ｅを参照して、本発明の実施例１に係る半導体装置とその製造方法について説明する。図１は、本実施例の半導体装置の外観を示す平面図であり、例としてＩＧＢＴチップ（Insulated Gate Bipolar Transistor）を示している。図２は、図１のＡ－Ａ’断面図である。図３Ａは、本発明による効果の一例を示す電圧－電流特性図であり、図３Ｂは、比較例として示す従来の半導体装置の電圧－電流特性図である。図７Ａから図７Ｅは、本実施例の半導体装置の製造方法における主要な製造過程を示す断面図である。
なお、以下では、半導体装置としてＩＧＢＴチップを例に説明するが、本発明の対象はこれに限定されるものではなく、ダイオードやサイリスタ、パワーＭＯＳＦＥＴ、ＤＭＯＳＦＥＴ（Double-Diffused MOSFET）等にも適用することが可能である。
本実施例のＩＧＢＴチップ１は、図１に示すように、半導体基板の主面に配置されたアクティブ領域５と、アクティブ領域５の周囲を囲むように配置されたターミネーション領域４を備えている。アクティブ領域５上には、エミッタ電極２及びゲート電極３が形成されている。ターミネーション領域４は、ＩＧＢＴチップ１のチップ終端部における電界集中を緩和する終端構造、すなわち電界緩和領域である。
ターミネーション領域４は、例えば、図２に示すように、ｎ－型の半導体基板６の主面に形成された複数のガードリング７と、半導体基板６の主面上に形成された層間絶縁膜８と、層間絶縁膜８上に形成され、層間絶縁膜８に形成された開孔を貫通してガードリング７に接続されたフィールドプレート電極９と、層間絶縁膜８及びフィールドプレート電極９を覆うように形成された有機系保護膜１０とを有している。
また、層間絶縁膜８と有機系保護膜１０との間には、膜厚が１００ｎｍ以下（望ましくは、５０ｎｍ以下）の窒素を含む絶縁膜１１が設けられている。この窒素を含む絶縁膜１１の膜厚の下限は、１０ｎｍ以上（望ましくは、２０ｎｍ以上）である。これらの膜厚の上限及び下限の意義については後述する。
ここでは、ｎ－型の半導体基板６としてＳｉ基板を想定して説明するが、ＳｉＣ基板やＧａＮ基板などを用いてもよい。ガードリング７は、イオン注入により半導体基板６の表面に形成されたｐ型拡散層である。層間絶縁膜８は、後述するパイロジェニック酸化等により形成されたゲート酸化膜、及びＴＥＯＳ膜（Tetra Ethoxy Silane）やＢＰＳＧ膜（Boron-phospho silicate glass）等の層間膜からなり、いずれもシリコン酸化膜（ＳｉＯ２）である。
フィールドプレート電極９は、例えばＴｉ／ＴｉＮ／Ａｌ、ＭｏＳｉ／Ａｌなどの積層膜からなる電極膜であり、アクティブ領域５のエミッタ電極２やパッド電極１４と同層で形成される。有機系保護膜１０には、例えばポリイミド膜が用いられている。
窒素を含む絶縁膜１１には、例えばシリコン窒化膜（Ｓｉ３Ｎ４）やシリコン酸窒化膜（ＳｉＯＮ）などを用いる。
半導体基板６の裏面には、基板側から順に、ｎ－型拡散層１５、ｐ型拡散層１６、コレクタ電極１７が形成されている。
アクティブ領域５内において、ゲート電極３－エミッタ電極２間に電圧が印加されると、ゲート酸化膜直下にｎチャネル反転層が形成され、ＭＯＳＦＥＴ部分がＯＮになる。そして、コレクタ電極１７－エミッタ電極２間に電圧が印加されると、コレクタ電極１７からエミッタ電極２に向かって正孔のなだれ込みが発生し、コレクタ電極１７－エミッタ電極２間に電流が流れ、ＩＧＢＴがオンになる。ゲート電極３－エミッタ電極２間の電圧を０（ゼロ）に戻すと反転層が無くなり、ＭＯＳＦＥＴ部分のｎチャネルが遮断され、ＩＧＢＴがオフになる。
本実施例のＩＧＢＴチップ１は、以上のように構成されており、ターミネーション領域４において、有機系保護膜１０に加えて、層間絶縁膜８と有機系保護膜１０との間に、膜厚が１０ｎｍ以上（望ましくは、２０ｎｍ以上）、１００ｎｍ以下（望ましくは、５０ｎｍ以下）の窒素を含む絶縁膜１１をさらに設けることで、ＩＧＢＴチップ１の表面側からの水分の浸入をより確実に防止することができ、高温高湿バイアス耐性を向上することができる。
シリコン窒化膜（Ｓｉ３Ｎ４）やシリコン酸窒化膜（ＳｉＯＮ）のような窒素を含む絶縁膜は、一般に緻密な構造を持ち、水分バリア性や絶縁性に優れる反面、内部応力が高いため、電子の移動度が変動するなど、ＩＧＢＴチップ１のデバイス特性に影響を及ぼす可能性がある。
そこで、本実施例では、窒素を含む絶縁膜１１の膜厚の上限を１００ｎｍ以下（望ましくは、５０ｎｍ以下）とすることで、ＩＧＢＴチップ１のデバイス特性への影響を防止している。一方、膜厚の下限を１０ｎｍ以上（望ましくは、２０ｎｍ以上）とすることで、水分バリア性を担保すると共に、窒素を含む絶縁膜１１をプラズマＣＶＤ法や反応性スパッタリング法により成膜する際のプロセスマージン（一定の膜質を担保するための裕度）が得られる。
図３Ａ及び図３Ｂに、ＩＧＢＴチップの高温高湿バイアス試験結果を示す。図３Ａは、本実施例のＩＧＢＴチップの試験結果であり、図３Ｂは、従来のＩＧＢＴチップの試験結果である。
高温高湿バイアス試験の試験条件は、温度８５℃，湿度８５％，Ｖｃｃ＝８０Ｖである。また、試験サンプルとして、有機系保護膜１０に膜厚１０μｍのポリイミド膜を用い、窒素を含む絶縁膜１１に膜厚３０ｎｍのシリコン酸窒化膜（ＳｉＯＮ）を用いた。
図３Ｂに示すように、層間絶縁膜８と有機系保護膜１０の間に窒素を含む絶縁膜１１を設けていない従来のＩＧＢＴチップでは、１６８時間（ｈ）で電圧－電流特性が変化しているのに対し、図３Ａに示すように、本実施例のＩＧＢＴチップでは、１０００時間（ｈ）経過した後でも電圧－電流特性に変化はなく、耐圧が維持されているのが分かる。
図７Ａから図７Ｅを用いて、上述した本実施例の半導体装置の製造方法を説明する。なお、各図では主にターミネーション領域４の製造過程の断面を示す。
先ず、図７Ａに示すように、乾燥酸素（Ｏ２）を用いたドライ酸化や、酸素（Ｏ２）と水素ガス（Ｈ２）の燃焼反応による水蒸気を用いたウェット酸化（パイロジェニック酸化）を用いた選択酸化により、ｎ－型の半導体基板６の主面にゲート酸化膜（ＳｉＯ２）１９を形成する。その後、低圧ＣＶＤ装置等により、ゲート酸化膜１９上にポリシリコン膜（Ｐｏｌｙ－Ｓｉ）２０を成膜し、フォトリソグラフィによるパターニング及びエッチングにより、ゲート電極（図２の符号１３）を形成する。続いて、イオン注入により、半導体基板６の主面にホウ素（Ｂ）などのｐ型不純物を打ち込み、ｐ型拡散層１８を形成する。このｐ型拡散層１８は、ガードリング（図２の符号７）として機能する。
次に、図７Ｂに示すように、プラズマＣＶＤ装置や常圧ＣＶＤ装置等により、ゲート酸化膜１９及びゲート電極１３（２０）を覆うように、半導体基板６の主面上にＴＥＯＳ膜やＢＰＳＧ膜などの層間膜（ＳｉＯ２）２１を成膜する。その後、フォトリソグラフィによるパターニング及びエッチングにより、層間膜２１にｐ型拡散層１８まで貫通する開孔（コンタクトホール）２３を形成する。この際、ゲート電極１３（２０）上にも開孔（コンタクトホール）２３が形成される。
次に、図７Ｃに示すように、プラズマＣＶＤ装置やスパッタリング装置等により、層間膜２１を覆い、なおかつ、層間膜２１に形成した開孔（コンタクトホール）２３内を埋め込むように、半導体基板６の主面上に例えばＴｉ／ＴｉＮ／Ａｌ、ＭｏＳｉ／Ａｌなどからなる電極膜２２を成膜する。その後、フォトリソグラフィによるパターニング及びエッチングにより、フィールドプレート電極（図２の符号９）を形成する。
次に、図７Ｄに示すように、プラズマＣＶＤ装置や反応性スパッタリング装置等により、層間膜２１及びフィールドプレート電極９（２２）を覆うように、半導体基板６の主面上にシリコン窒化膜（Ｓｉ３Ｎ４）やシリコン酸窒化膜（ＳｉＯＮ）等の窒素を含む絶縁膜１１を成膜する。
最後に、図７Ｅに示すように、塗布装置により、窒素を含む絶縁膜１１を覆うように、半導体基板６の主面上に有機系保護膜（ポリイミド膜）１０を塗布する。その後、フォトリソグラフィによるパターニング及びエッチングにより、アクティブ領域５のパッド電極（図２の符号１４）上の有機系保護膜１０及び窒素を含む絶縁膜１１を除去する。
以上のような製造工程を経て、図２に示す終端構造が形成される。
以上説明したように、本実施例の半導体装置によれば、ターミネーション領域４において、層間絶縁膜８と有機系保護膜１０との間に窒素を含む絶縁膜１１を設けることで、ＩＧＢＴチップ１の表面側からの水分の浸入を確実に防止し、高温高湿バイアス耐性を向上することができる。
また、窒素を含む絶縁膜１１の膜厚を１００ｎｍ以下（望ましくは、５０ｎｍ以下）とすることで、窒素を含む絶縁膜１１の内部応力を可能な限り低く抑えることができるため、デバイス特性への影響を抑制することができる。
一方、窒素を含む絶縁膜１１の膜厚を１０ｎｍ以上（望ましくは、２０ｎｍ以上）とすることで、水分の浸入を確実に防止すると共に、窒素を含む絶縁膜１１の成膜時のプロセスマージン（一定の膜質を担保するための裕度）を得ることができる。
なお、本発明は、上述したようなターミネーション領域４にガードリング７及びフィールドプレート電極９を設ける構造とすることが多い高耐圧製品に対して特に有効であるが、必ずしもこれに限定されるものではない。ガードリング７やフィールドプレート電極９を用いない他の終端構造を採用する半導体チップや、比較的低耐圧の製品にも適用することができる。
図４、及び図８Ａから図８Ｃを参照して、本発明の実施例２に係る半導体装置とその製造方法について説明する。図４は、本実施例の半導体装置の一部断面図であり、実施例１（図２）の変形例である。図８Ａから図８Ｃは、本実施例の半導体装置の製造方法における主要な製造過程を示す断面図である。
実施例１では、図７Ｃ及び図７Ｄに示すように、電極膜２２を成膜した後に窒素を含む絶縁膜１１を成膜しているのに対し、本実施例では図８Ａ及び図８Ｂに示すように、窒素を含む絶縁膜１１を成膜した後に電極膜２２を成膜している点において、実施例１と異なっている。
電極膜２２と窒素を含む絶縁膜１１の成膜の順序を入れ替えることで、図４に示すように、窒素を含む絶縁膜１１はフィールドプレート電極９の上面には設けられない一方、窒素を含む絶縁膜１１がフィールドプレート電極９の下、すなわち層間絶縁膜８とフィールドプレート電極９との間にも設けられるようになる。
図８Ａから図８Ｃを用いて、上述した本実施例の半導体装置の製造方法を説明する。なお、ゲート電極１３（２０）を形成する工程は、実施例１の図７Ａと同じであるため、説明を省略する。
図７Ａと同様の方法により、ゲート電極１３（２０）を形成した後、図８Ａに示すように、プラズマＣＶＤ装置や常圧ＣＶＤ装置等により、ゲート酸化膜１９及びゲート電極１３（２０）を覆うように、半導体基板６の主面上にＴＥＯＳ膜やＢＰＳＧ膜などの層間膜２１を成膜する。その後、プラズマＣＶＤ装置や反応性スパッタリング装置等により、層間膜２１を覆うように、半導体基板６の主面上にシリコン窒化膜（Ｓｉ３Ｎ４）やシリコン酸窒化膜（ＳｉＯＮ）等の窒素を含む絶縁膜１１を成膜する。続いて、フォトリソグラフィによるパターニング及びエッチングにより、窒素を含む絶縁膜１１及び層間膜２１にｐ型拡散層１８まで貫通する開孔（コンタクトホール）２３を形成する。この際、ゲート電極１３（２０）上にも開孔（コンタクトホール）２３が形成される。
次に、図８Ｂに示すように、プラズマＣＶＤ装置やスパッタリング装置等により、窒素を含む絶縁膜１１を覆い、なおかつ、窒素を含む絶縁膜１１及び層間膜２１に形成した開孔（コンタクトホール）２３内を埋め込むように、半導体基板６の主面上に例えばＴｉ／ＴｉＮ／Ａｌ、ＭｏＳｉ／Ａｌなどからなる電極膜２２を成膜する。その後、フォトリソグラフィによるパターニング及びエッチングにより、フィールドプレート電極（図４の符号９）を形成する。
最後に、図８Ｃに示すように、塗布装置により、窒素を含む絶縁膜１１及びフィールドプレート電極（図４の符号９）を覆うように、半導体基板６の主面上に有機系保護膜（ポリイミド膜）１０を塗布する。その後、フォトリソグラフィによるパターニング及びエッチングにより、アクティブ領域５のパッド電極（図４の符号１４）上の有機系保護膜１０を除去する。
本実施例においても、窒素を含む絶縁膜１１の膜厚の上限と下限を実施例１と同様に規定することで、実施例１と同様の効果を得ることができる。
図５を参照して、本発明の実施例３に係る半導体装置について説明する。図５は、本実施例の半導体装置の一部断面図であり、実施例１（図２）の別の変形例である。
実施例１では、図７Ｄ及び図７Ｅに示すように、アクティブ領域５のパッド電極（図５の符号１４）上の窒素を含む絶縁膜１１を、有機系保護膜１０と共に除去しているのに対し、本実施例では図５に示すように、パッド電極上の有機系保護膜１０をエッチングにより除去する際に窒素を含む絶縁膜１１はエッチングせずにパッド電極上に残している点において、実施例１と異なっている。
パッド電極１４上に窒素を含む絶縁膜１１を残すことで、半導体装置の実装工程において、ワイヤボンディングによりパッド電極１４にボンディングワイヤが接続されるまで、パッド電極１４の表面を窒素を含む絶縁膜１１で保護することができる。
実施例１で説明したように、窒素を含む絶縁膜１１の膜厚は１００ｎｍ以下（望ましくは、５０ｎｍ以下）と薄いため、ワイヤボンディングにより窒素を含む絶縁膜１１を容易に突き破ることができ、ボンディングワイヤをパッド電極１４に接続することができる。この結果、パッド電極１４の表面の少なくとも一部に窒素を含む絶縁膜１１が残ることになる。
本実施例においても、窒素を含む絶縁膜１１の膜厚の上限と下限を実施例１と同様に規定することで、実施例１と同様の効果を得ることができる。また、ワイヤボンディング時までパッド電極１４の表面を窒素を含む絶縁膜１１で保護することで、パッド電極１４の表面の酸化や腐食を防止することができる。
図６を参照して、本発明の実施例４に係る半導体装置について説明する。図６は、本実施例の半導体装置の一部断面図であり、実施例１（図２）のさらに別の変形例である。
本実施例の半導体装置は、図６に示すように、フィールドプレート電極９の上下に窒素を含む絶縁膜１１を設けている点において、実施例１と異なっている。つまり、実施例１（図２）と実施例２（図４）の複合構造となっている。
窒素を含む絶縁膜１１は、層間絶縁膜８及びフィールドプレート電極９を覆うように、層間絶縁膜８及びフィールドプレート電極９と、有機系保護膜１０との間に設けられ、なおかつ、層間絶縁膜８とフィールドプレート電極９との間にも設けられている。
なお、フィールドプレート電極９の上下に設けられる窒素を含む絶縁膜１１は、上下の膜厚の合計が、実施例１と同様になるように規定される。すなわち、フィールドプレート電極９の上下の窒素を含む絶縁膜１１の膜厚の合計の上限が、１００ｎｍ以下（望ましくは、５０ｎｍ以下）となるようにそれぞれ成膜する。また、上下の窒素を含む絶縁膜１１の膜厚の合計の下限が、１０ｎｍ以上（望ましくは、２０ｎｍ以上）となるようにそれぞれ成膜する。
本実施例のように、フィールドプレート電極９の上下の両方に窒素を含む絶縁膜１１を設けることで、実施例１及び実施例２と同様に、窒素を含む絶縁膜１１の内部応力によるデバイス特性への影響を抑制しつつ、ＩＧＢＴチップ１の表面側からの水分の浸入を確実に防止し、フィールドプレート電極９の水分による腐食の可能性をさらに低減することができ、高温高湿バイアス耐性を向上することができる。
なお、図６の変形例として、実施例２（図４）と実施例３（図５）の複合構造とすることも可能である。つまり、フィールドプレート電極９の上下に窒素を含む絶縁膜１１を設けるのに加えて、実施例３（図５）のようにワイヤボンディング時までパッド電極１４の表面を窒素を含む絶縁膜１１で保護するようにしてもよい。
また、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記の実施例は本発明に対する理解を助けるために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
１…ＩＧＢＴチップ
２…エミッタ電極
３…ゲート電極
４…ターミネーション領域
５…アクティブ領域
６…（ｎ－型）半導体基板
７…ガードリング（ｐ型拡散層）
８…層間絶縁膜（シリコン酸化膜）
９…フィールドプレート電極
１０…有機系保護膜（ポリイミド膜）
１１…窒素を含む絶縁膜
１２…ｐ型拡散層
１３…ゲート電極
１４…パッド電極
１５…ｎ－型拡散層
１６…ｐ型拡散層
１７…コレクタ電極
１８…ｐ型拡散層
１９…ゲート酸化膜（ＳｉＯ２）
２０…ポリシリコン膜（Ｐｏｌｙ－Ｓｉ）
２１…層間膜（ＳｉＯ２）
２２…電極膜（Ｔｉ／ＴｉＮ／Ａｌ）
２３…開孔（コンタクトホール）。

Claims (13)

  1. 半導体基板の主面に配置されたアクティブ領域と、
    前記アクティブ領域を囲むように前記主面に配置されたターミネーション領域と、を備え、
    前記ターミネーション領域は、前記半導体基板の主面上に形成された層間絶縁膜と、
    前記層間絶縁膜を覆うように形成された有機系保護膜と、を有し、
    前記層間絶縁膜と前記有機系保護膜との間に、膜厚が１００ｎｍ以下の窒素を含む絶縁膜が設けられていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記ターミネーション領域は、前記半導体基板の主面に形成されたガードリングを有することを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記ターミネーション領域は、前記層間絶縁膜上に形成され、前記層間絶縁膜に形成された開孔を貫通して前記ガードリングに接続されたフィールドプレート電極を有することを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記有機系保護膜は、前記層間絶縁膜および前記フィールドプレート電極を覆うように形成されていることを特徴とする半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記窒素を含む絶縁膜は、膜厚が５０ｎｍ以下であることを特徴とする半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記窒素を含む絶縁膜は、膜厚が１０ｎｍ以上であることを特徴とする半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記窒素を含む絶縁膜は、膜厚が２０ｎｍ以上であることを特徴とする半導体装置。
  8. 請求項４に記載の半導体装置において、
    前記窒素を含む絶縁膜は、前記層間絶縁膜および前記フィールドプレート電極を覆うように、前記層間絶縁膜および前記フィールドプレート電極と、前記有機系保護膜との間に設けられていることを特徴とする半導体装置。
  9. 請求項４に記載の半導体装置において、
    前記窒素を含む絶縁膜は、前記層間絶縁膜と前記フィールドプレート電極との間にも設けられていることを特徴とする半導体装置。
  10. 請求項４に記載の半導体装置において、
    前記窒素を含む絶縁膜は、前記フィールドプレート電極の上面には設けられていないことを特徴とする半導体装置。
  11. 請求項４に記載の半導体装置において、
    前記アクティブ領域は、前記半導体基板の主面上に形成されたパッド電極を有し、
    前記パッド電極の表面の少なくとも一部に前記窒素を含む絶縁膜が設けられていることを特徴とする半導体装置。
  12. 請求項４に記載の半導体装置において、
    前記窒素を含む絶縁膜は、前記層間絶縁膜および前記フィールドプレート電極を覆うように、前記層間絶縁膜および前記フィールドプレート電極と、前記有機系保護膜との間に設けられ、かつ、前記層間絶縁膜と前記フィールドプレート電極との間にも設けられていることを特徴とする半導体装置。
  13. 請求項１に記載の半導体装置において、
    前記窒素を含む絶縁膜は、シリコン窒化膜またはシリコン酸窒化膜であることを特徴とする半導体装置。
JP2020213187A 2020-12-23 2020-12-23 半導体装置 Pending JP2022099426A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2020213187A JP2022099426A (ja) 2020-12-23 2020-12-23 半導体装置
US17/532,741 US11881514B2 (en) 2020-12-23 2021-11-22 Semiconductor device and termination structure
EP21211679.2A EP4020587A1 (en) 2020-12-23 2021-12-01 Vertical semiconductor power devices with insulating structures on the termination region
TW110145885A TWI814169B (zh) 2020-12-23 2021-12-08 半導體裝置
CN202111583602.0A CN114664941A (zh) 2020-12-23 2021-12-22 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020213187A JP2022099426A (ja) 2020-12-23 2020-12-23 半導体装置

Publications (1)

Publication Number Publication Date
JP2022099426A true JP2022099426A (ja) 2022-07-05

Family

ID=78820491

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020213187A Pending JP2022099426A (ja) 2020-12-23 2020-12-23 半導体装置

Country Status (5)

Country Link
US (1) US11881514B2 (ja)
EP (1) EP4020587A1 (ja)
JP (1) JP2022099426A (ja)
CN (1) CN114664941A (ja)
TW (1) TWI814169B (ja)

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001345319A (ja) 2000-05-31 2001-12-14 Fuji Electric Co Ltd 半導体装置の製造方法
JP2001352056A (ja) 2000-06-08 2001-12-21 Fuji Electric Co Ltd 半導体装置
US9082861B2 (en) 2011-11-11 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Transistor with oxide semiconductor channel having protective layer
JP6248392B2 (ja) 2013-01-17 2017-12-20 富士電機株式会社 半導体装置
US9425153B2 (en) 2013-04-04 2016-08-23 Monolith Semiconductor Inc. Semiconductor devices comprising getter layers and methods of making and using the same
WO2016013471A1 (ja) 2014-07-23 2016-01-28 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP2017017145A (ja) 2015-06-30 2017-01-19 株式会社東芝 半導体装置
JP2017055015A (ja) * 2015-09-11 2017-03-16 株式会社東芝 半導体装置
JP6627445B2 (ja) 2015-11-16 2020-01-08 富士電機株式会社 半導体装置
DE102016104520B4 (de) * 2016-03-11 2022-07-14 Infineon Technologies Austria Ag Halbleiterbauelemente und ein Verfahren zum Bilden eines Halbleiterbauelements
JP6846687B2 (ja) 2017-09-12 2021-03-24 パナソニックＩｐマネジメント株式会社 半導体装置およびその製造方法
JP7052476B2 (ja) 2018-03-27 2022-04-12 三菱電機株式会社 半導体装置
US11508638B2 (en) 2018-08-17 2022-11-22 Mitsubishi Electric Corporation Semiconductor device and power converter

Also Published As

Publication number Publication date
US20220199786A1 (en) 2022-06-23
TWI814169B (zh) 2023-09-01
EP4020587A1 (en) 2022-06-29
US11881514B2 (en) 2024-01-23
CN114664941A (zh) 2022-06-24
TW202226594A (zh) 2022-07-01

Similar Documents

Publication Publication Date Title
US8872245B2 (en) Semiconductor device
JP5177151B2 (ja) 炭化珪素半導体装置
JP4796665B2 (ja) 半導体装置およびその製造方法
CN102947937B (zh) 半导体装置及半导体装置的制造方法
US9859395B2 (en) Semiconductor device with a passivation layer
US10978367B2 (en) Semiconductor device and method for manufacturing the same
KR100697148B1 (ko) 반도체 장치의 제조 방법
US20120171850A1 (en) Semiconductor device and method of manufacturing semiconductor device
JPH0350414B2 (ja)
JP2007266483A (ja) 半導体装置およびその製造方法
JP6627445B2 (ja) 半導体装置
TWI814169B (zh) 半導體裝置
CN112713124A (zh) 半导体装置
KR100298915B1 (ko) 반도체장치및그제조방법
JP2001352056A (ja) 半導体装置
WO2010001513A1 (ja) 半導体装置
JP2020021881A (ja) 半導体装置
JP5674380B2 (ja) 半導体装置及びその製造方法
US11916029B2 (en) Semiconductor device
US20160268219A1 (en) Semiconductor device
JP2009117412A (ja) 絶縁ゲート型半導体装置およびその製造方法
JP2023044581A (ja) 半導体装置
CN115701662A (zh) 碳化硅半导体装置及碳化硅半导体装置的制造方法
JPH07211922A (ja) 半導体装置
JPH1050698A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230202

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20231116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231121

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240112

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240409