JP2003203913A

JP2003203913A - 半導体装置および半導体チップ

Info

Publication number: JP2003203913A
Application number: JP2002001959A
Authority: JP
Inventors: Rie Ito; 理恵伊藤; Hideaki Kondo; 英明近藤; Toshiro Fujii; 俊郎藤井
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-01-09
Filing date: 2002-01-09
Publication date: 2003-07-18
Anticipated expiration: 2022-01-09
Also published as: JP3865636B2

Abstract

(57)【要約】【課題】耐タンパ性を向上するためにスクライブ領域
に内部回路検査用の端子が形成され、ダイシング時にそ
の検査用端子が切り取られるようになされ、ダイシング
されてＩＣカード用チップなどの半導体チップの内部本
体を形成する半導体装置において、耐タンパ性を損なう
ことなく、シールリングによりダイシング後も含めて可
動イオンなどの汚染物質のチップ領域上の内部回路への
侵入を防止するとともにダイシング時の応力を緩和し、
信頼性を向上させることができるようにする。【解決手段】チップ領域１１０の周縁にシールリング
１５を設ける一方、シールリング１５にスクライブ領域
１１１側からチップ領域１１０上の内部回路側に至るく
り抜き部１１４を設け、このくり抜き部１１４に、内部
回路検査用の端子１６と内部回路とを接続する接続手段
１２５を通すようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣカード用チッ
プなど、ハイセキュリティの要求される半導体チップの
内部本体がスクライブ領域のダイシングにより得られる
ウェハ状態の半導体装置およびその半導体チップに関
し、特に、シールリングによるダイシング断面からチッ
プ領域への水分や可動イオンなどの汚染物質侵入の阻止
およびダイシング時の応力緩和と、チップ領域内部回路
検査用の端子をスクライブ領域に配置することによる耐
タンパ性向上とを両立させる対策に関するものである。

【０００２】

【従来の技術】例えば、ＩＣカードでは、その半導体チ
ップ内に個人情報や金銭情報などの重要データが格納さ
れることが予想されるようになってきた。このような重
要データを許可なく変更および改竄することを防ぐため
の技術は、耐タンパ技術と呼ばれていて、非常に重要に
なってきている。

【０００３】そのような技術の一つとしては、図１１に
示すように、各チップ領域７１０の内部回路７１６の検
査時に用いられる検査用パッド７６，７６，…をチップ
領域７１０外側のスクライブ領域に配置し、ダイシング
時にパッド７６，７６，…をスクライブ領域と共に除去
することで、それらパッド７６，７６，…による回路解
析を不可能にするようにした技術（例えば、特開昭６２
−７４６９６号公報）が一般に知られている。

【０００４】一方、図１２に示すように、各チップ領域
７１０の周縁に、リング状の防御壁であるシールリング
７５を設け、このことで、ダイシング時の応力を緩和し
たり、ダイシング後を含めて水分や可動イオンなどの汚
染物質が内部回路７１６に侵入することによる信頼性低
下を防止するようにした技術（例えば、特開平９−２６
６２０９号公報，特開平６−１８８２４０号公報，特開
平６−１８８２３９号公報，特開平８−３７２８９号公
報）も知られている。

【０００５】

【発明が解決しようとする課題】ところで、上述のＩＣ
カード用チップの場合においても、ダイシングにより１
チップずつ切り離すときに、シールリングによりダイシ
ング時の応力を緩和できるようにすることは必要であ
る。また、切り離された状態において、シールリングに
より水分や可動イオンなどの汚染物質の侵入を阻止でき
るようにすることも必要である。

【０００６】そこで、図１３に示すように、内部回路７
１６およびパッド７６，７６，…を取り囲むようにシー
ルリング７５を設けることが考えられる。しかしなが
ら、その場合には、ダイシングしてもパッド７６，７
６，…が除去されずに残ることになり、耐タンパ性を低
下させる結果を招く。

【０００７】つまり、ＩＣカード用チップなどの場合の
ように、スクライブ領域にパッドを配置するようにした
半導体装置の場合には、シールリングにより汚染物質の
侵入を阻止できるようにすることは困難であり、よっ
て、ダイシング後のチップの信頼性を十分には確保でき
ないという問題がある。

【０００８】本発明は係る点に鑑みてなされたものであ
り、その主な目的は、内部回路検査用の端子を備え、ダ
イシングされてＩＣカード用チップなどの半導体チップ
の内部本体となる半導体装置において、耐タンパ性を損
なうことなく、シールリングによる内部回路への汚染物
質の侵入阻止およびダイシング時の応力緩和を行って、
信頼性の向上が図れるようにすることにある。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明では、チップ領域外側のスクライブ領域に
検査用端子を配置する一方、チップ領域の周縁にシール
リングを配置し、このシールリングにより隔てられる検
査用端子とチップ領域の内部回路とを、接続手段により
接続するようにした。

【００１０】具体的には、請求項１の発明に係る半導体
装置では、各チップ領域の周縁に該チップ領域上の内部
回路を取り囲むように設けられたシールリングと、各チ
ップ領域外側のスクライブ領域に配置されていて、前記
内部回路の検査時に用いられる検査用端子と、この検査
用端子を前記内部回路に接続する接続手段とを備えるよ
うにする。

【００１１】この構成によれば、検査用端子がダイシン
グ時にスクライブ領域と共に切り離される半導体装置に
おいても、チップ領域周縁のシールリングにより、ダイ
シング時における応力の緩和が行われるとともに、ダイ
シング後に亘る水分や可動イオンなどの汚染物質の侵入
の阻止が行われ、その結果、各チップ領域の内部回路の
配線の腐食、絶縁膜の耐圧劣化、および素子の特性変動
などに起因する信頼性の低下が防止される。

【００１２】請求項２の発明では、請求項１の発明にお
いて、シールリングの内部回路側に位置する接続手段の
部分に、該接続手段を経由しての汚染物質の内部回路へ
の侵入を防止する拡散抵抗部が設けられているものとす
る。

【００１３】請求項３の発明では、請求項１および２の
発明において、シールリング内には、スクライブ領域側
から内部回路側に至るくり抜き状部分が設けられている
ものとする。そして、接続手段は、前記くり抜き状部分
を通るように配置されているものとする。

【００１４】請求項４の発明では、請求項３の発明にお
いて、シールリングのくり抜き状部分に対応する内部回
路側部分には、ダイシング時の応力による影響を緩和す
るための応力緩和部が設けられているものとする。

【００１５】請求項５の発明では、請求項３および４の
発明において、接続手段が複数で或る場合に、前記複数
の接続手段は、シールリングの内部回路側における各接
続手段の配列と、スクライブ領域側における各接続手段
の配列とが相違するように、シールリング内において互
いに交差する状態に配置されているものとする。

【００１６】請求項６の発明では、請求項３〜５の発明
において、シールリングのスクライブ領域側に、ダイシ
ングにより接続手段と同様の切断状態を呈するように形
成された突起状のダミーが設けられているものとする。

【００１７】請求項７の発明に係る半導体チップでは、
請求項１〜６の発明に係る半導体装置のスクライブ領域
をダイシングして分割されたチップ領域を備えてなるも
のとする。

【００１８】

【発明の実施の形態】以下、本発明の実施形態を、図面
に基づいて説明する。

【００１９】（実施形態１）図１および図２は、本発明
の実施形態１に係る半導体装置の構成を示している。

【００２０】図１ないし図２において、１１０はチップ
領域であり、１１１はチップ領域１１０の外側に位置す
るスクライブ領域である。チップ領域１１０は、スクラ
イブ領域１１１が切り取られた後に残る部分であって、
ＩＣカード用チップなどの半導体チップの内部本体とな
る。１１６はチップ領域１１０に設けられた内部回路で
あり、１９はスクライブ中心線である。

【００２１】また、１７，２０はそれぞれサブストレー
ト領域１８上に設けられた素子分離領域および活性化領
域である。１１はサブストレート領域１８上に図外の層
間絶縁膜を介して設けられた第１の配線層であり、１２
は第１配線層１１の上に図外の層間絶縁膜を介して設け
られた第２の配線層であり、１３は第２配線層１３の上
に図外の層間絶縁膜を介して設けられた第３の配線層で
あり、１４は第３配線層１３の上に図外の層間絶縁膜を
介して設けられた第４の配線層である。

【００２２】１５は各チップ領域１１０毎に設けられた
シールリングであり、このシールリング１５は、チップ
領域１１０の最外周を取り囲むように配置されていて、
半導体装置がダイシングされる際にチップ領域１１０へ
の応力を緩和するとともに、ダイシングの後も含めて水
分や可動イオンなどの汚染物質がチップ領域１１０の内
部回路１１６に侵入するのを防止するようにリング状の
壁をなしている。

【００２３】具体的には、シールリング１５は、第１〜
第３配線層１１〜１３および活性化領域２０により形成
されている。活性化領域２０は、サブストレート領域１
８がＮ型の場合にはＮ型不純物の注入がなされてなるも
のであり、サブストレート領域１８がＰ型の場合にはＰ
型不純物の注入がなされてなるものである。活性化領域
２０と、シールリング１５を形成する第１配線層１１の
部分とは、コンタクトプラグにより互いに接続されてい
る。各々、シールリング１１を形成する第１および第２
配線層１１，１２の部分同士、並びに、各々、同じくシ
ールリング１１を形成する第２および第３配線層１２，
１３の部分同士は、それぞれ、ビアプラグにより互いに
接続されていて、同電位になるようになされている。ま
た、これら第１〜第３配線層１１〜１３のうちの少なく
とも１つの配線層は、サブストレート領域１８と同電位
になるように接続されており、例えば、サブストレート
領域１８がＧＮＤ電位になるようになされる場合にはＧ
ＮＤに接続されるようになっている。

【００２４】１６は検査用のパッドであり、このパッド
１６は、半導体装置の各内部回路１１６のプロービング
検査にのみ用いられものであって、ＩＣカードに組み立
てられた後の内部回路１１６の解析を防止するため、ダ
イシングの際にスクライブ領域１１１と同時に切り取ら
れるように該スクライブ領域１１１に配置されている。
このパッド１６は、第１〜第４配線層１１〜１４により
形成されている。

【００２５】そして、本実施形態では、内部回路１１６
とパッド１６とを互いに接続する接続手段１２５が設け
られている。

【００２６】具体的には、前記接続手段１２５は、シー
ルリング１５の上方では、該シールリング１５の上方に
位置する配線層である第４配線層１４によりシールリン
グ１５を跨ぐように形成されており、またシールリング
１５の内部回路１１６側では、第１〜第４配線層１１〜
１４により形成されている。

【００２７】したがって、本実施形態によれば、各チッ
プ領域１１０の周縁に該チップ領域１１０上の内部回路
１１６を取り囲むようにシールリング１５を設けるとと
もに、このシールリング１５外側のスクライブ領域１１
１に検査用端子１６を設け、この検査用端子１６と内部
回路１１６とを接続手段１２５により接続するようにし
たので、シールリング１５によるダイシング後に亘る水
分や可動イオンなどの汚染物質侵入の阻止およびダイシ
ング時における応力の緩和と、検査用端子１６をスクラ
イブ領域１１１に配置することとを共に行うことがで
き、よって、シールリング１５および検査用端子１６の
うちの何れか一方しか設けられない従来の場合に比べ
て、高い信頼性を得ることができる。

【００２８】なお、上記の実施形態では、配線層が４層
であるプロセスを用いる場合について説明しているが、
配線層が１層（第１配線層１１）のみであるプロセスを
用いるとともに、その第１配線層１１により接続手段を
形成する場合には、その接続手段に対応するシールリン
グ１５の部分は、活性化領域２０のみにより形成するよ
うにしてもよい。

【００２９】（実施形態２）図３は、本発明の実施形態
２に係る半導体装置の構成を示しており、本実施形態
は、実施形態１の半導体装置に改良を加えたものであ
る。なお、実施形態１の場合と同じ要素には同じ符号を
付している。

【００３０】実施形態１の半導体装置では、内部回路１
１６およびパッド１６間の接続手段のダイシングによる
断面が、ダイシング後に剥き出し状態になることから、
もしもそのままであれば、水分や可動イオンなどの汚染
物質が接続手段１２５を経由してチップ内部に侵入する
ことになり、内部回路１１６の配線の腐食、絶縁膜の耐
圧劣化、および、素子の特性変動などを引き起こす虞れ
がある。

【００３１】これを防止するために、本実施形態では、
内部回路１１６およびパッド１６間の接続手段のシール
リング１５よりも内部回路１１６側の部分に、汚染物質
防止用の拡散抵抗部１１２を設けている。

【００３２】具体的には、接続手段１２５は、スクライ
ブ領域１１１上のパッド１６から第４配線層１４に沿っ
てシールリング１５を越えて内部回路１１６側に入り、
第３配線層１３および第２配線層１２を経由して第１配
線層１１に達した後、コンタクトプラグ１２９を経由し
て活性化領域２０に接続し、次いで、コンタクトプラグ
１２９を経由して再び第１配線層１１に接続されてなっ
ており、接続手段１２５の途中部分に活性化領域２０を
介在させ、この活性化領域２０を利用して拡散抵抗部１
１２を構成するようになされている。なお、その他の構
成は実施形態１の場合と同じであるので説明は省略す
る。

【００３３】したがって、本実施形態によれば、実施形
態１の半導体装置において、シールリング１５よりも内
部回路１１６側に位置する接続手段１２５の部分に、拡
散抵抗部１１２を設けるようにしたので、ダイシング後
に検査用端子１６の断面から汚染物質が接続手段１２５
を経由して内部回路１１６に入るのを防ぐことができ、
信頼性を向上できる。

【００３４】（実施形態３）図４〜図６は、本発明の実
施形態３に係る半導体装置の構成を示しており、本実施
形態は、実施形態１の半導体装置に別の改良を加えたも
のである。なお、実施形態１および２の場合と同じ要素
には同じ符号を付している。

【００３５】実施形態１の半導体装置のように、シール
リング１５よりも上層の配線層（実施形態１の場合に
は、第４配線層１４）を用いて内部回路１１６とパッド
１６とを接続すると、ＩＣカードになった状態では、配
線通過の有無の確認や、配線へのプロービング、保護膜
上へのＦＩＢを用いた解析用パッド形成が容易に行われ
る虞れがある。

【００３６】そこで、本実施形態では、パッド１６と内
部回路１１６とを接続する接続手段１２５を、第２配線
層１２により形成し、その接続手段１２５をシールリン
グ１５の中を通すようにした。

【００３７】具体的には、シールリング１５は、第１〜
第４の４つの配線層１１〜１４により形成されており、
シールリング１５における接続手段１２５との交差部分
のうち、図６に示すように、第２配線層１２により形成
される部分およびその周り部分をくり抜いて、くり抜き
部１１４を形成し、そのくり抜き部１１４に、くり抜か
れた配線層と同じ第２配線層１２により接続手段１２５
を形成するようになされている。

【００３８】したがって、本実施形態によれば、第２配
線層１２により形成した接続手段１２５を、上層の配線
層である第３および第４配線層１３，１４や層間膜、カ
バーガラスにより覆い隠して保護することができるの
で、プロービングや、保護膜上へのＦＩＢを用いた解析
用パッドの形成ができなくなり、ＩＣカードに組み立て
た後の解析を困難にすることができる。

【００３９】（実施形態４）図７および図８は、本発明
の実施形態４に係る半導体装置の構成を示しており、本
実施形態は、実施形態３の半導体装置に改良を加えたも
のである。なお、実施形態３の場合と同じ要素には同じ
符号を付して示している。

【００４０】同各図において、１１２は拡散抵抗部であ
り、１１３は配線引込み部分のみに形成された応力緩和
部であり、１１４はシールリング１５における第２配線
層１２の部分をくり抜いて形成されたくり抜き部であ
る。

【００４１】実施形態３の半導体装置では、シールリン
グ１５にくり抜き部１１４を形成したことにより、ダイ
シング時の応力がこのくり抜き部１１４を素通りして直
接にかかることになり、その結果、応力の影響を緩和す
ることができなくて信頼性の低下する虞れがある。

【００４２】そこで、本実施形態では、シールリング１
５のくり抜き部１１４に対応する内部回路１１６側の部
分に、応力を緩和する新たな応力緩和部１１３を追加す
るようにした。

【００４３】具体的には、くり抜き部１１４の内部回路
１１６側に、第１〜第４配線層１１〜１４を、それぞ
れ、シールリング１５の幅寸法Ｗ₀（図８の左右方向の
寸法）と同じ長さＷ（Ｗ＝Ｗ₀）の範囲に亘り、くり抜
き部１１４の幅寸法Ｌ₀（同図の上下方向の寸法）以上
の寸法Ｌ（Ｌ≧Ｌ₀）に拡幅して応力緩和部１１３を形
成する。なお、その際に、第３および第４配線層１３，
１４と第２配線層１２とは、それら第３および第４配線
層１３，１４が内部回路１１６に接続されないように、
前記と同様に耐タンパ性の向上を目的として電気的な接
続はしない。但し、第３配線層１３と第４配線層１４と
は、他の領域でシールリング１５と同様の電位になるよ
うに接続されている。

【００４４】したがって、本実施形態によれば、シール
リング１５のくり抜き部１１４により直接にかかる応力
を、応力緩和部１１３により緩和することができるため
に、くり抜き部１１４を形成することに起因するダイシ
ング時の応力による信頼性低下は無くなる。

【００４５】（実施形態５）図９は、本発明の実施形態
５に係る半導体装置の構成を示しており、本実施形態
は、実施形態２の改良に関する。なお、実施形態２の場
合と同じ要素には同じ符号を付して示している。

【００４６】実施形態４の半導体装置では、パッド１６
と内部回路１１６とを接続する接続手段１２５の全体の
うち、シールリング１５よりも外側の部分をダイシング
時に完全に取り除くことはできず、このために、内部領
域１１０とスクライブ領域１１１との境界部にある配線
端に、ＦＩＢなどを用いて解析用のパッドを形成するこ
とが可能である。これを防ぐには、シールリング１５の
外側の残った部分が内部回路１１６のどの部分に接続さ
れているかを判らなくする必要がある。

【００４７】そこで、本実施形態では、シールリング１
５内における接続手段１２５，１２５の物理的な位置の
入替えを行い、接続手段１２５，１２５による接続経路
を直接に観察できないようにする。

【００４８】具体的には、例えば２つの相隣る接続手段
１２５，１２５がそれぞれシールリング１５を貫通する
ように第２配線層１２により形成される場合に、一方の
接続手段１２５（図９に示す例では、Ａで示す接続手
段）の経路を、シールリング１５内で、一旦、第２配線
層１２からビアプラグ１３０，１３０，…を経由して第
３配線層１３に変更する。さらに、他方の接続手段１２
５（図示する例では、Ｂで示す接続手段）の上方を跨ぎ
終わった位置で、再び、ビアプラグ１３０，１３０，…
を経由して第２配線層１２に変更し、そこから第２配線
層１２によりシールリング１５の外側の部分を形成して
パッド１６（同図下側のパッド）に接続する。

【００４９】これにより、シールリング１５の内側にお
いて図９の上からＡ，Ｂの順に並ぶ接続手段１２５，１
２５は、シールリング１５の外側では、その端部はＢ，
Ａの順に並べ替えられることになる。

【００５０】したがって、本実施形態によれば、複数の
接続手段１２５，１２５，…をシールリング１５内にお
いて互いに交差させるように配置して、シールリング１
５の内外における配置を入れ替えるようにしたので、入
れ替えていること自体の観察が不可能になるとともに、
ＩＣカードに組み立てられた状態では、シールリング１
５の外側における各接続手段１２５の部分が内部回路１
１６のどの部分に接続されているのかが不明になり、チ
ップの解析を行うことが難しく、よって、耐タンパ性が
高まる。

【００５１】（実施形態６）図１０は、本発明の実施形
態６に係る半導体装置の構成を示しており、本実施形態
は、実施形態５の改良に関する。なお、実施形態５の場
合と同じ要素には同じ符号を付している。

【００５２】本実施形態では、実施形態５の半導体装置
において、さらに解析を困難にするために、シールリン
グ１５の外側に、ダイシングを行った際に、接続手段１
２５の場合と同様の形状に端部が切断されるようにした
突起状のダミー１１５を付加する。

【００５３】したがって、本実施形態によれば、ダイシ
ングの際にはスクライブ領域１１１が切り取られるため
に、ＩＣカード組立後は、シールリング１５の外側に残
った部分が、真にパッド１６に接続されていた接続手段
１２５のものであるのか、ダミー１１５のものであるの
かの判別をできなくすることができ、よって、スクライ
ブ領域１１１にどのようにパッド１６，１６，…を配置
していたかが不明になり、解析が困難になる。

【００５４】

【発明の効果】以上説明したように、本発明によれば、
ダイシングされてＩＣカード用チップなどの半導体チッ
プの内部本体となる半導体装置において、内部回路検査
用の端子と、ダイシング後も含めて水分や可動イオンな
どの汚染物質の内部回路への汚染物質の侵入を阻止する
とともにダイシング時の応力を緩和するシールリングと
を併設する際に、シールリングをチップ領域の周縁に配
置するとともに、ダイシングにより切り取られるスクラ
イブ領域に検査用端子を配置し、その検査用端子とチッ
プ領域上の内部回路とを接続手段により接続するように
したので、耐タンパ性を損なうことなく、信頼性を高め
ることができる。

【図面の簡単な説明】

【図１】本発明の実施形態１に係る半導体装置の構成を
示す平面図である。

【図２】図１のII−II線拡大断面図である。

【図３】本発明の実施形態２に係る半導体装置の構成を
示す図２相当図である。

【図４】本発明の実施形態３に係る半導体装置の構成を
示す図１相当図である。

【図５】図４のＶ−Ｖ線拡大断面図である。

【図６】図４のVI−VI線拡大断面図である。

【図７】本発明の実施形態４に係る半導体装置の構成を
示す図２相当図である。

【図８】半導体装置の要部の構成を示す平面図である。

【図９】本発明の実施形態５に係る半導体装置の構成を
示す平面図である。

【図１０】本発明の実施形態６に係る半導体装置の構成
を示す図９相当図である。

【図１１】内部回路検査用の端子を備えた従来の半導体
装置の構成を示す図１相当図である。

【図１２】シールリングを備えた従来の半導体装置の構
成を示す図１相当図である。

【図１３】検査用端子およびシールリングを併設した場
合の半導体装置の構成例を示す図１相当図である。

【符号の説明】

１５シールリング１６パッド（検査用端子）１１０チップ領域１１１スクライブ領域１１２拡散抵抗部１１３応力緩和部１１４くり抜き部（くり抜き状部分）１１５ダミー１１６内部回路１２５接続手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者藤井俊郎大阪府門真市大字門真1006番地松下電器産業株式会社内Ｆターム(参考） 5F033 UU05 VV01 VV07 VV12 XX18 XX19 XX37

Claims

【特許請求の範囲】

【請求項１】各チップ領域の周縁に該チップ領域上の
内部回路を取り囲むように設けられたシールリングと、
各チップ領域外側のスクライブ領域に配置され、前記内
部回路の検査時に用いられる検査用端子と、前記検査用
端子を前記内部回路に接続する接続手段とを備えている
ことを特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置において、シ
ールリングの内部回路側に位置する接続手段の部分に、
該接続手段を経由しての汚染物質の内部回路への侵入を
防止する拡散抵抗部が設けられていることを特徴とする
半導体装置。
【請求項３】請求項１または２記載の半導体装置にお
いて、シールリング内に、スクライブ領域側から内部回
路側に至るくり抜き状部分が設けられ、接続手段は、前
記くり抜き状部分を通るように配置されていることを特
徴とする半導体装置。
【請求項４】請求項３記載の半導体装置において、シ
ールリングのくり抜き状部分に対応する内部回路側部分
に、ダイシング時の応力による影響を緩和するための応
力緩和部が設けられていることを特徴とする半導体装
置。
【請求項５】請求項３または４記載の半導体装置にお
いて、接続手段は、複数とされ、前記複数の接続手段
は、シールリングの内部回路側における各接続手段の配
列と、スクライブ領域側における各接続手段の配列とが
相違するように、シールリング内において互いに交差す
る状態に配置されていることを特徴とする半導体装置。
【請求項６】請求項３，４または５記載の半導体装置
において、シールリングのスクライブ領域側に、ダイシ
ングにより接続手段と同様の切断状態を呈するように形
成された突起状のダミーが設けられていることを特徴と
する半導体装置。
【請求項７】請求項１，２，３，４，５または６記載
の半導体装置のスクライブ領域をダイシングして分割さ
れたチップ領域を備えてなることを特徴とする半導体チ
ップ。