JP3048429B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3048429B2 JP3048429B2 JP3204252A JP20425291A JP3048429B2 JP 3048429 B2 JP3048429 B2 JP 3048429B2 JP 3204252 A JP3204252 A JP 3204252A JP 20425291 A JP20425291 A JP 20425291A JP 3048429 B2 JP3048429 B2 JP 3048429B2
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- Semiconductor Integrated Circuits (AREA)
Description
【0001】
【産業上の利用分野】この発明は半導体集積回路装置に
係わり、特に機密事項がチップ上に回路化されて保持さ
れているROMや特殊回路等において、これらが保持す
る機密事項を解析できなくなるような半導体集積回路装
置に関する。
係わり、特に機密事項がチップ上に回路化されて保持さ
れているROMや特殊回路等において、これらが保持す
る機密事項を解析できなくなるような半導体集積回路装
置に関する。
【0002】
【従来の技術】従来、半導体装置(以下ICチップと称
す)における最上層の導電層は、内部配線層そのもので
ある。図12は、従来の半導体集積回路装置の概略的な
平面図、図13は、従来の半導体集積回路装置の概略的
な断面図である。
す)における最上層の導電層は、内部配線層そのもので
ある。図12は、従来の半導体集積回路装置の概略的な
平面図、図13は、従来の半導体集積回路装置の概略的
な断面図である。
【0003】図12に示すように、ICチップ100の
上方から、マイクロスコ−プ等で直視すると、ICチッ
プ100上に形成された集積回路部102において、内
部配線層1041 はあらわとなる。また、内部配線層1
041 の下に形成された内部配線層1042 も直視し得
るものである。
上方から、マイクロスコ−プ等で直視すると、ICチッ
プ100上に形成された集積回路部102において、内
部配線層1041 はあらわとなる。また、内部配線層1
041 の下に形成された内部配線層1042 も直視し得
るものである。
【0004】このように、内部配線層1041 、104
2 が直視できるということは、集積回路の内部配線状態
が分かってしまうということであり、特に機密事項をチ
ップ上に回路化して保持しているようなROMや特殊回
路等でも、この内部配線状態を調べてしまえば、第三者
でも、その機密事項を知ることが可能である。
2 が直視できるということは、集積回路の内部配線状態
が分かってしまうということであり、特に機密事項をチ
ップ上に回路化して保持しているようなROMや特殊回
路等でも、この内部配線状態を調べてしまえば、第三者
でも、その機密事項を知ることが可能である。
【0005】上記内部配線層が直視できるという問題へ
の対応策としては、例えば図13に示される、パッシベ
−ション膜106を非透明にするとか、内部配線層10
4があらわとならないように、これらの内部配線層10
4を基板108内に拡散層で作り込んでしまうしか、現
在のところ手段がない。しかしながら、これらのような
手段を用いても、大部分の回路情報は直視で可能であ
り、秘密保持というレベルにおいてはかなり低いもので
ある。
の対応策としては、例えば図13に示される、パッシベ
−ション膜106を非透明にするとか、内部配線層10
4があらわとならないように、これらの内部配線層10
4を基板108内に拡散層で作り込んでしまうしか、現
在のところ手段がない。しかしながら、これらのような
手段を用いても、大部分の回路情報は直視で可能であ
り、秘密保持というレベルにおいてはかなり低いもので
ある。
【0006】
【発明が解決しようとする課題】以上のように、従来の
ICチップでは、次のような問題があった。
ICチップでは、次のような問題があった。
【0007】(1) 内部配線層が見えてしまうので、
ICチップの上方からマイクロスコ−プ等で見れば、集
積回路部の内部配線状態が分かってしまう。この内部配
線状態を見れば、チップ情報を、ある程度まで読み取る
ことが可能である。よって、秘密保護にならない。
ICチップの上方からマイクロスコ−プ等で見れば、集
積回路部の内部配線状態が分かってしまう。この内部配
線状態を見れば、チップ情報を、ある程度まで読み取る
ことが可能である。よって、秘密保護にならない。
【0008】(2) パッシベ−ション膜を非透明とし
ても、このパッシベ−ション膜を除去してしまえば、内
部配線層が剥き出しになる。よって、上記(1)と同様
に、チップ情報を、ある程度まで読み取れるので秘密保
護にならない。さらに、剥き出しとなった内部配線層
に、プロ−ブ等で電気信号を送れば、その回路の構成を
より確実に知られてしまう。
ても、このパッシベ−ション膜を除去してしまえば、内
部配線層が剥き出しになる。よって、上記(1)と同様
に、チップ情報を、ある程度まで読み取れるので秘密保
護にならない。さらに、剥き出しとなった内部配線層
に、プロ−ブ等で電気信号を送れば、その回路の構成を
より確実に知られてしまう。
【0009】(3) ICは能動素子の集合体であり、
電気的な動作を行わせると、微弱ながら、電気ノイズを
発生する。この微弱なノイズを、EBテスタを用いて捕
まえると、能動素子の動作を把握できるので、上記
(1)、(2)同様に、ICチップ内に保持された機密
事項が知られてしまう。
電気的な動作を行わせると、微弱ながら、電気ノイズを
発生する。この微弱なノイズを、EBテスタを用いて捕
まえると、能動素子の動作を把握できるので、上記
(1)、(2)同様に、ICチップ内に保持された機密
事項が知られてしまう。
【0010】この発明は、上記従来のICチップでは、
その内部に保持された機密事項を解析できる、という問
題を解決し、ICチップ内部に保持された機密事項を解
析困難とする半導体集積回路装置を提供することを目的
としている。
その内部に保持された機密事項を解析できる、という問
題を解決し、ICチップ内部に保持された機密事項を解
析困難とする半導体集積回路装置を提供することを目的
としている。
【0011】
【課題を解決するための手段】この発明に係わる半導体
集積回路装置の第1の態様は、集積回路部上方の全て
を、又はその上方の一部を導電層で覆うようにした。さ
らに、その第2の態様は、上記導電層に、所定の電位を
印加するようにした。
集積回路装置の第1の態様は、集積回路部上方の全て
を、又はその上方の一部を導電層で覆うようにした。さ
らに、その第2の態様は、上記導電層に、所定の電位を
印加するようにした。
【0012】さらに、その第3の態様は、上記導電層
に、この導電層が切断されたことを検出する検出器を接
続した。そして、この検出器は、導電層が切断されたこ
とを検知すると、集積回路部の動作が停止してしまうよ
うな信号を出力するように構成した。
に、この導電層が切断されたことを検出する検出器を接
続した。そして、この検出器は、導電層が切断されたこ
とを検知すると、集積回路部の動作が停止してしまうよ
うな信号を出力するように構成した。
【0013】
【作用】上記第1の態様による半導体集積回路装置にあ
っては、集積回路部上方の全て、又はその上方の一部を
導電層で覆うので、この導電層直下の集積回路部は、直
視することができなくなる。よって、マイクロスコ−プ
等で、ICチップ上方から見ても、集積回路部の内部配
線層の接続状態は分からない。また、プロ−ブを、この
導電層を貫いて上記集積回路部にさしても、プロ−ブが
複数本同時にさされた場合には、上記導電層を介して、
プロ−ブどうしがショ−トしてしまうので、集積回路部
の動作の解析が不可能になる。
っては、集積回路部上方の全て、又はその上方の一部を
導電層で覆うので、この導電層直下の集積回路部は、直
視することができなくなる。よって、マイクロスコ−プ
等で、ICチップ上方から見ても、集積回路部の内部配
線層の接続状態は分からない。また、プロ−ブを、この
導電層を貫いて上記集積回路部にさしても、プロ−ブが
複数本同時にさされた場合には、上記導電層を介して、
プロ−ブどうしがショ−トしてしまうので、集積回路部
の動作の解析が不可能になる。
【0014】また、上記第2の態様による半導体集積回
路装置にあっては、上記導電層に、所定の電位が印加し
ている。このため、第2の態様の装置では、第1の態様
の装置での作用に加えて、さらにEBテスタによる集積
回路部の動作の解析をも不可能にする作用が得られる。
これは、上記導電層が電位を有するために、集積回路部
から放出される磁気的放出物が、上記導電層でカットさ
れ、導電層より上方に放出されなくなるからである。
路装置にあっては、上記導電層に、所定の電位が印加し
ている。このため、第2の態様の装置では、第1の態様
の装置での作用に加えて、さらにEBテスタによる集積
回路部の動作の解析をも不可能にする作用が得られる。
これは、上記導電層が電位を有するために、集積回路部
から放出される磁気的放出物が、上記導電層でカットさ
れ、導電層より上方に放出されなくなるからである。
【0015】また、上記第3の態様による半導体集積回
路装置にあっては、上記導電層に、この導電層が切断さ
れたことを検出する検出器を接続している。そして、こ
の検出器は、導電層が切断されたことを検出すると、集
積回路部の動作を停止させてしまうような信号を発生す
るように構成している。このため、第3の態様の装置で
は、第1の態様の装置での作用に加えて、さらに上記導
電層を剥ごうと試み、上記導電層を切ってしまった場
合、集積回路部が動作しなくなるので、集積回路部の動
作を解析できなくなる。
路装置にあっては、上記導電層に、この導電層が切断さ
れたことを検出する検出器を接続している。そして、こ
の検出器は、導電層が切断されたことを検出すると、集
積回路部の動作を停止させてしまうような信号を発生す
るように構成している。このため、第3の態様の装置で
は、第1の態様の装置での作用に加えて、さらに上記導
電層を剥ごうと試み、上記導電層を切ってしまった場
合、集積回路部が動作しなくなるので、集積回路部の動
作を解析できなくなる。
【0016】
【実施例】以下、図面を参照して、この発明を実施例に
より説明する。
より説明する。
【0017】図1は、この発明の第1の実施例に係わる
半導体集積回路装置の概略的な平面図、図2は、第1の
実施例に係わる半導体集積回路装置の要部の断面図であ
る。図1、図2に示すように、接地(GND)されたシ
リコン基板10内には、能動素子、例えばMOSFET
121 ,122 が形成されている。MOSFET1
21 ,122 はそれぞれ、ゲ−ト電極14、ソ−ス/ド
レイン拡散層16を有する。そして、ゲ−ト電極14上
は、絶縁膜18で覆われている。絶縁膜18上には、内
部配線層20が形成されている。さらに絶縁膜18上に
は、内部配線層20上を覆うように絶縁膜22が形成さ
れている。絶縁膜22上には、アルミニウム層24が形
成されている。このアルミニウム層24は、絶縁膜18
および絶縁膜22に形成された開口部26を介して基板
10に接続されている。これにより、アルミニウム層2
4は接地電位が供給される。アルミニウム層24上に
は、パッシベ−ション膜28が形成されている。このア
ルミニウム層24は、図1の平面図に示すように、IC
チップ100上に設けられた集積回路部102の上方を
覆うように形成されている。
半導体集積回路装置の概略的な平面図、図2は、第1の
実施例に係わる半導体集積回路装置の要部の断面図であ
る。図1、図2に示すように、接地(GND)されたシ
リコン基板10内には、能動素子、例えばMOSFET
121 ,122 が形成されている。MOSFET1
21 ,122 はそれぞれ、ゲ−ト電極14、ソ−ス/ド
レイン拡散層16を有する。そして、ゲ−ト電極14上
は、絶縁膜18で覆われている。絶縁膜18上には、内
部配線層20が形成されている。さらに絶縁膜18上に
は、内部配線層20上を覆うように絶縁膜22が形成さ
れている。絶縁膜22上には、アルミニウム層24が形
成されている。このアルミニウム層24は、絶縁膜18
および絶縁膜22に形成された開口部26を介して基板
10に接続されている。これにより、アルミニウム層2
4は接地電位が供給される。アルミニウム層24上に
は、パッシベ−ション膜28が形成されている。このア
ルミニウム層24は、図1の平面図に示すように、IC
チップ100上に設けられた集積回路部102の上方を
覆うように形成されている。
【0018】上記構成の半導体集積回路装置であると、
集積回路部102上が、アルミニウム膜で覆われている
ので、ICチップ100上方からは、集積回路部102
内に形成設された内部配線層20の配線状態が見えな
い。従って、集積回路部102の配線状態から、チップ
情報を読み取ることはできなくなる。
集積回路部102上が、アルミニウム膜で覆われている
ので、ICチップ100上方からは、集積回路部102
内に形成設された内部配線層20の配線状態が見えな
い。従って、集積回路部102の配線状態から、チップ
情報を読み取ることはできなくなる。
【0019】また、プロ−ブ等を、内部配線層20に刺
そうとすると、プロ−ブはアルミニウム層24を貫通す
ることになるので、複数本刺した場合には、プロ−ブど
うしが互いにショ−トしてしまう。従って、プロ−バ−
を用いた集積回路部の動作解析も行えなくなる。上記第
1の実施例では、アルミニウム層24が接地されてい
る。このようにした場合には、上記効果に加えてさら
に、次のような効果を得ることができる。すなわち、プ
ロ−ブを1本だけ刺したとしても、アルミニウム層24
が接地されていれば、プロ−ブからの電気信号は、内部
配線層20には伝わらなくなる。
そうとすると、プロ−ブはアルミニウム層24を貫通す
ることになるので、複数本刺した場合には、プロ−ブど
うしが互いにショ−トしてしまう。従って、プロ−バ−
を用いた集積回路部の動作解析も行えなくなる。上記第
1の実施例では、アルミニウム層24が接地されてい
る。このようにした場合には、上記効果に加えてさら
に、次のような効果を得ることができる。すなわち、プ
ロ−ブを1本だけ刺したとしても、アルミニウム層24
が接地されていれば、プロ−ブからの電気信号は、内部
配線層20には伝わらなくなる。
【0020】さらに、EBテスタを用いて、集積回路部
102からの微弱な電気的ノイズを捕まえようとして
も、アルミニウム層24が接地されていれば、あるいは
所定の電位を供給しておけば、電気的ノイズは、アルミ
ニウム層24に吸収されてしまうので、アルミニウム層
24上には、ノイズが出なくなる。よって、EBテスタ
による動作解析も不可能である。
102からの微弱な電気的ノイズを捕まえようとして
も、アルミニウム層24が接地されていれば、あるいは
所定の電位を供給しておけば、電気的ノイズは、アルミ
ニウム層24に吸収されてしまうので、アルミニウム層
24上には、ノイズが出なくなる。よって、EBテスタ
による動作解析も不可能である。
【0021】尚、電気ノイズをアルミニウム層24上に
出さなくするには、上記アルミニウムを接地する他、所
定の電位(例えばVDDレベル)を供給するように構成
しても良い。
出さなくするには、上記アルミニウムを接地する他、所
定の電位(例えばVDDレベル)を供給するように構成
しても良い。
【0022】図3は、この発明の第2の実施例に係わる
半導体集積回路装置の概略的な平面図である。図3にお
いて、図1と同一の部分については、同一の参照符号を
付し、異なる部分についてのみ説明する。
半導体集積回路装置の概略的な平面図である。図3にお
いて、図1と同一の部分については、同一の参照符号を
付し、異なる部分についてのみ説明する。
【0023】図3に示すように、アルミニウム層24
は、集積回路部102の上方をすべて覆わなくても、集
積回路部102の一部の上方のみを覆うをようにしても
良い。例えば図3に示すように、集積回路部102が、
CPU30、マスクROM(MROM)32、RAM3
4、およびプログラマブルROM(PROM)36で構
成され、ICチップ100が1チップマイコンであった
場合には、アルミニウム層24を、機密事項を回路化し
ているPROM34上のみを、覆うようにしても良い。
は、集積回路部102の上方をすべて覆わなくても、集
積回路部102の一部の上方のみを覆うをようにしても
良い。例えば図3に示すように、集積回路部102が、
CPU30、マスクROM(MROM)32、RAM3
4、およびプログラマブルROM(PROM)36で構
成され、ICチップ100が1チップマイコンであった
場合には、アルミニウム層24を、機密事項を回路化し
ているPROM34上のみを、覆うようにしても良い。
【0024】図4は、この発明の第3の実施例に係わる
半導体集積回路装置の概略的な平面図である。図4にお
いて、図1と同一の部分については同一の参照符号を付
し、異なる部分についてのみ説明する。
半導体集積回路装置の概略的な平面図である。図4にお
いて、図1と同一の部分については同一の参照符号を付
し、異なる部分についてのみ説明する。
【0025】図4に示すように、第3の実施例は、集積
回路部102内に、異常信号検出部40を設けたもので
ある。この異常信号検出部40の入力端には、アルミニ
ウム層24が開口部42を介して接続される。また、異
常信号検出部40の出力端は、CPU30の入力端に接
続するようにしている。そして、アルミニウム層24
が、剥離された時に、異常信号検出部40は、CPU3
0の動作を停止させるような信号を出す。図5は、この
発明の第3の実施例に係わる半導体集積回路装置の具体
的な構成図である。
回路部102内に、異常信号検出部40を設けたもので
ある。この異常信号検出部40の入力端には、アルミニ
ウム層24が開口部42を介して接続される。また、異
常信号検出部40の出力端は、CPU30の入力端に接
続するようにしている。そして、アルミニウム層24
が、剥離された時に、異常信号検出部40は、CPU3
0の動作を停止させるような信号を出す。図5は、この
発明の第3の実施例に係わる半導体集積回路装置の具体
的な構成図である。
【0026】図5に示すように、異常信号検出部40
は、第1の入力端44、第2の入力端46、出力端48
をそれぞれ有している。第1の入力端44は、アルミニ
ウム層24の一端に接続されている。アルミニウム層2
4の他端は、接地GNDに接続されている。第1の入力
端44は、検出部40内に設けられたインバ−タ50の
入力端に接続されている。また、インバ−タ50の入力
端と第1の入力端44との間のノ−ド52には、抵抗素
子54の一端が接続されている。抵抗素子54の他端
は、VDDに接続されている。インバ−タ50の出力端
は、アンドゲ−ト56の第1の入力端に接続されてい
る。検出部40の第2の入力端46は、リセット信号が
供給される端子58に接続されている。また、第2の入
力端46は、アンドゲ−ト56の第2の入力端に接続さ
れている。アンドゲ−ト56の出力端は、検出部40の
出力端48に接続され、この出力端48は、CPU30
のリセット端子Rに接続されている。次に、上記構成の
検出部40の動作について説明する。
は、第1の入力端44、第2の入力端46、出力端48
をそれぞれ有している。第1の入力端44は、アルミニ
ウム層24の一端に接続されている。アルミニウム層2
4の他端は、接地GNDに接続されている。第1の入力
端44は、検出部40内に設けられたインバ−タ50の
入力端に接続されている。また、インバ−タ50の入力
端と第1の入力端44との間のノ−ド52には、抵抗素
子54の一端が接続されている。抵抗素子54の他端
は、VDDに接続されている。インバ−タ50の出力端
は、アンドゲ−ト56の第1の入力端に接続されてい
る。検出部40の第2の入力端46は、リセット信号が
供給される端子58に接続されている。また、第2の入
力端46は、アンドゲ−ト56の第2の入力端に接続さ
れている。アンドゲ−ト56の出力端は、検出部40の
出力端48に接続され、この出力端48は、CPU30
のリセット端子Rに接続されている。次に、上記構成の
検出部40の動作について説明する。
【0027】まず、アルミニウム層24は接地電位であ
るので、検出部40の第1の入力端44には、常に
“L”レベルの信号が供給される。この“L”レベルの
信号は、インバ−タ50で反転される。よって、アンド
ゲ−ト56の第1の入力端には、“H”レベルの信号
が、常に供給される。また、端子48に、“H”レベル
のリセット信号が供給され、アンドゲ−ト56の第2の
入力端に“H”レベルの信号が供給されると、アンドゲ
−ト56は、その出力端から“H”レベルの信号を出力
し、CPU30のリセット端Rに“H”レベルのリセッ
ト信号を供給する。これにより、CPU30が活性化す
る。
るので、検出部40の第1の入力端44には、常に
“L”レベルの信号が供給される。この“L”レベルの
信号は、インバ−タ50で反転される。よって、アンド
ゲ−ト56の第1の入力端には、“H”レベルの信号
が、常に供給される。また、端子48に、“H”レベル
のリセット信号が供給され、アンドゲ−ト56の第2の
入力端に“H”レベルの信号が供給されると、アンドゲ
−ト56は、その出力端から“H”レベルの信号を出力
し、CPU30のリセット端Rに“H”レベルのリセッ
ト信号を供給する。これにより、CPU30が活性化す
る。
【0028】また、端子48に、“L”レベルの信号が
供給されている場合には、アンドゲ−ト56は、その出
力端から“L”レベルの信号を出力するので、CPU3
0は、活性化されない。
供給されている場合には、アンドゲ−ト56は、その出
力端から“L”レベルの信号を出力するので、CPU3
0は、活性化されない。
【0029】ここで、アルミニウム層24を剥離したと
する。すると、検出部40の第1の入力端44は接地レ
ベルではなくなるので、インバ−タ50の入力端には、
VDDの電位、すなわち“H”レベルの信号が、抵抗素
子54を介して供給されるようになる。よって、アンド
ゲ−ト56の第1の入力には、常に“L”レベルの信号
が供給されるようになる。このような状態となれば、ア
ンドゲ−ト56の第2の入力に、“H”レベル、“L”
レベルいずれの信号を供給したとしても、その出力は常
に“L”レベルになる。従って、リセット信号をICチ
ップに供給しても、CPU30は動作しなくなる。
する。すると、検出部40の第1の入力端44は接地レ
ベルではなくなるので、インバ−タ50の入力端には、
VDDの電位、すなわち“H”レベルの信号が、抵抗素
子54を介して供給されるようになる。よって、アンド
ゲ−ト56の第1の入力には、常に“L”レベルの信号
が供給されるようになる。このような状態となれば、ア
ンドゲ−ト56の第2の入力に、“H”レベル、“L”
レベルいずれの信号を供給したとしても、その出力は常
に“L”レベルになる。従って、リセット信号をICチ
ップに供給しても、CPU30は動作しなくなる。
【0030】以上のように、第3の実施例によれば、ア
ルミニウム層24を剥がしてしまうと、CPU30が動
作しなくなるので、内部配線層の配線状態が見えたとし
ても、その動作は解析できなくなる。
ルミニウム層24を剥がしてしまうと、CPU30が動
作しなくなるので、内部配線層の配線状態が見えたとし
ても、その動作は解析できなくなる。
【0031】図6は、この発明の第4の実施例に係わる
半導体集積回路装置の概略的な平面図である。図6にお
いて、図4と同一の部分については同一の参照符号を付
し、異なる部分についてのみ説明する。
半導体集積回路装置の概略的な平面図である。図6にお
いて、図4と同一の部分については同一の参照符号を付
し、異なる部分についてのみ説明する。
【0032】図6に示すように、第4の実施例は、第3
の実施例に準じており、アルミニウム層24に、その幅
を狭くした領域(以下配線60と称す)を設け、アルミ
ニウム層24を切れやすくしたものである。この配線6
0でのアルミニウム層24の幅は、例えばリソグラフィ
技術で得られる、最小の幅とすれば良い。配線60の一
端は、開口部26を介して基板(接地電位)に接続さ
れ、その他端はアルミニウム層24に接続されている。
このアルミニウム層24は、開口部42を介して異常信
号検出部40に接続されている。
の実施例に準じており、アルミニウム層24に、その幅
を狭くした領域(以下配線60と称す)を設け、アルミ
ニウム層24を切れやすくしたものである。この配線6
0でのアルミニウム層24の幅は、例えばリソグラフィ
技術で得られる、最小の幅とすれば良い。配線60の一
端は、開口部26を介して基板(接地電位)に接続さ
れ、その他端はアルミニウム層24に接続されている。
このアルミニウム層24は、開口部42を介して異常信
号検出部40に接続されている。
【0033】上記構成の装置であると、パッシベ−ショ
ン膜を剥がした際、その衝撃によって、配線60が切れ
てしまう。配線60が切れてしまうと、アルミニウム層
24は、接地レベルではなくなってしまうので、第3の
実施例と同様にCPU30が動作しなくなってしまう。
ン膜を剥がした際、その衝撃によって、配線60が切れ
てしまう。配線60が切れてしまうと、アルミニウム層
24は、接地レベルではなくなってしまうので、第3の
実施例と同様にCPU30が動作しなくなってしまう。
【0034】図7は、この発明の第4の実施例に係わる
半導体集積回路装置の具体的な構成図である。図7にお
いて、図5と同一の部分については同一の参照符号を付
し、異なる部分についてのみ説明する。
半導体集積回路装置の具体的な構成図である。図7にお
いて、図5と同一の部分については同一の参照符号を付
し、異なる部分についてのみ説明する。
【0035】上記構成のように、一端を基板に接続した
配線60をアルミニウム層24に接続し、さらにこのア
ルミニウム層24を検出部40に接続すれば、パッシベ
−ション膜を剥がした際、その衝撃によって配線60が
切れてしまうと、CPU30が動作しなくなる。
配線60をアルミニウム層24に接続し、さらにこのア
ルミニウム層24を検出部40に接続すれば、パッシベ
−ション膜を剥がした際、その衝撃によって配線60が
切れてしまうと、CPU30が動作しなくなる。
【0036】図8は、この発明の第5の実施例に係わる
半導体集積回路装置の概略的な平面図である。図8にお
いて、図6と同一の部分については同一の参照符号を付
し、異なる部分についてのみ説明する。
半導体集積回路装置の概略的な平面図である。図8にお
いて、図6と同一の部分については同一の参照符号を付
し、異なる部分についてのみ説明する。
【0037】図8に示すように、第5の実施例は、第4
の実施例のようにアルミニウム層24に配線60を接続
するとともに、この配線60の途中に、さらにヒュ−ズ
62を設けたものである。そのヒュ−ズ62は、パッシ
ベ−ション膜と、エッチングレ−トが取りにくい導電体
で構成され、パッシベ−ション膜をエッチングすると、
ヒュ−ズ62も同時にエッチングされてしまうようにす
る。このようにすれば、パッシベ−ション膜をエッチン
グするだけで、アルミニウム層24の電位をフロ−ティ
ングとできる。よって、パッシベ−ション膜をエッチン
グしてしまうと、第3、第4の実施例と同様に、CPU
30が動作しなくなる。
の実施例のようにアルミニウム層24に配線60を接続
するとともに、この配線60の途中に、さらにヒュ−ズ
62を設けたものである。そのヒュ−ズ62は、パッシ
ベ−ション膜と、エッチングレ−トが取りにくい導電体
で構成され、パッシベ−ション膜をエッチングすると、
ヒュ−ズ62も同時にエッチングされてしまうようにす
る。このようにすれば、パッシベ−ション膜をエッチン
グするだけで、アルミニウム層24の電位をフロ−ティ
ングとできる。よって、パッシベ−ション膜をエッチン
グしてしまうと、第3、第4の実施例と同様に、CPU
30が動作しなくなる。
【0038】図9は、この発明の第5の実施例に係わる
半導体集積回路装置の具体的な構成図である。図9にお
いて、図5と同一の部分については同一の参照符号を付
し、異なる部分についてのみ説明する。
半導体集積回路装置の具体的な構成図である。図9にお
いて、図5と同一の部分については同一の参照符号を付
し、異なる部分についてのみ説明する。
【0039】上記構成のようなヒュ−ズ62を、配線6
0の途中に設ければ、パッシベ−ション膜を剥がした
際、ヒュ−ズ62が切れてしまうので、CPU30が動
作しなくなる。
0の途中に設ければ、パッシベ−ション膜を剥がした
際、ヒュ−ズ62が切れてしまうので、CPU30が動
作しなくなる。
【0040】図10はヒュ−ズ62の具体的な構成を示
す断面図であり、(a)はパッシベ−ション膜を剥がす
前の断面を、(b)はパッシベ−ション膜を剥がした後
の断面をそれぞれ示している。
す断面図であり、(a)はパッシベ−ション膜を剥がす
前の断面を、(b)はパッシベ−ション膜を剥がした後
の断面をそれぞれ示している。
【0041】図10(a)に示すように、基板10上に
は、絶縁膜18が形成されている。絶縁膜18上には、
ヒュ−ズ62が形成されている。絶縁膜18上には、ヒ
ュ−ズ62を覆うように、絶縁膜22が形成されてい
る。絶縁膜22上には、アルミニウム層24が形成され
ている。アルミニウム層24は、絶縁膜22内に形成さ
れた開口部64を介して、ヒュ−ズ62に接続されてい
る。絶縁膜22上には、アルミニウム層24を覆うよう
に、パッシベ−ション膜28が形成されている。上記構
成のヒュ−ズ62において、このヒュ−ズ62を、パッ
シベ−ション膜28とエッチングレ−トが取りにくいも
ので構成する。例えばパッシベ−ション膜28がシリコ
ン窒化膜で構成される場合には、ヒュ−ズ62をポリシ
リコンで構成する。
は、絶縁膜18が形成されている。絶縁膜18上には、
ヒュ−ズ62が形成されている。絶縁膜18上には、ヒ
ュ−ズ62を覆うように、絶縁膜22が形成されてい
る。絶縁膜22上には、アルミニウム層24が形成され
ている。アルミニウム層24は、絶縁膜22内に形成さ
れた開口部64を介して、ヒュ−ズ62に接続されてい
る。絶縁膜22上には、アルミニウム層24を覆うよう
に、パッシベ−ション膜28が形成されている。上記構
成のヒュ−ズ62において、このヒュ−ズ62を、パッ
シベ−ション膜28とエッチングレ−トが取りにくいも
ので構成する。例えばパッシベ−ション膜28がシリコ
ン窒化膜で構成される場合には、ヒュ−ズ62をポリシ
リコンで構成する。
【0042】このようにしておけば、図10(b)に示
すように、シリコン窒化膜から成るパッシベ−ション膜
28を、CF4 等でエッチングすると、ポリシリコンか
ら成るヒュ−ズ62も、同時にエッチングされ、図中6
6に示すように、ヒュ−ズ62が切断される。
すように、シリコン窒化膜から成るパッシベ−ション膜
28を、CF4 等でエッチングすると、ポリシリコンか
ら成るヒュ−ズ62も、同時にエッチングされ、図中6
6に示すように、ヒュ−ズ62が切断される。
【0043】尚、この例では、ヒュ−ズ62とパッシベ
−ション膜28との間に絶縁膜22が形成されている
が、ヒュ−ズ62上での絶縁膜22の膜厚Tを充分に薄
くすれば、図10(b)に示すように、ヒュ−ズ62
を、パッシベ−ション膜28をエッチングするだけで切
断することが可能である。
−ション膜28との間に絶縁膜22が形成されている
が、ヒュ−ズ62上での絶縁膜22の膜厚Tを充分に薄
くすれば、図10(b)に示すように、ヒュ−ズ62
を、パッシベ−ション膜28をエッチングするだけで切
断することが可能である。
【0044】図11はヒュ−ズ62の具体的な構成のそ
の他の例を示す断面図であり、(a)はパッシベ−ショ
ン膜を剥がす前の断面を、(b)はパッシベ−ション膜
を剥がした後の断面をそれぞれ示している。
の他の例を示す断面図であり、(a)はパッシベ−ショ
ン膜を剥がす前の断面を、(b)はパッシベ−ション膜
を剥がした後の断面をそれぞれ示している。
【0045】図10(a)、(b)で説明したように、
ヒュ−ズ62上での絶縁膜22が、ヒュ−ズ62を切断
する際の障壁となるような場合には、図11(a)のよ
うに、ヒュ−ズ62上の絶縁膜22内に開口部68を新
たに形成すればよい。そして、この開口部68を介し
て、ヒュ−ズ62とパッシベ−ション膜28とが直接に
接触するようにすれば良い。
ヒュ−ズ62上での絶縁膜22が、ヒュ−ズ62を切断
する際の障壁となるような場合には、図11(a)のよ
うに、ヒュ−ズ62上の絶縁膜22内に開口部68を新
たに形成すればよい。そして、この開口部68を介し
て、ヒュ−ズ62とパッシベ−ション膜28とが直接に
接触するようにすれば良い。
【0046】
【発明の効果】以上説明したように、この発明によれ
ば、ICチップ内部に保持された機密事項を解析困難と
する半導体集積回路装置を提供できる。
ば、ICチップ内部に保持された機密事項を解析困難と
する半導体集積回路装置を提供できる。
【図1】図1はこの発明の第1の実施例に係わる半導体
集積回路装置の概略的な平面図。
集積回路装置の概略的な平面図。
【図2】図2は第1の実施例に係わる半導体集積回路装
置の要部の断面図。
置の要部の断面図。
【図3】図3はこの発明の第2の実施例に係わる半導体
集積回路装置の概略的な平面図。
集積回路装置の概略的な平面図。
【図4】図4はこの発明の第3の実施例に係わる半導体
集積回路装置の概略的な平面図。
集積回路装置の概略的な平面図。
【図5】図5はこの発明の第3の実施例に係わる半導体
集積回路装置の具体的な構成図。
集積回路装置の具体的な構成図。
【図6】図6はこの発明の第4の実施例に係わる半導体
集積回路装置の概略的な平面図。
集積回路装置の概略的な平面図。
【図7】図7はこの発明の第4の実施例に係わる半導体
集積回路装置の具体的な構成図。
集積回路装置の具体的な構成図。
【図8】図8はこの発明の第5の実施例に係わる半導体
集積回路装置の概略的な平面図。
集積回路装置の概略的な平面図。
【図9】図9はこの発明の第5の実施例に係わる半導体
集積回路装置の具体的な構成図。
集積回路装置の具体的な構成図。
【図10】図10は、この発明の第5の実施例で用いら
れるヒュ−ズの具体的な構成を示す断面図で、(a)は
パッシベ−ション膜を剥がす前の断面図、(b)はパッ
シベ−ション膜を剥がした後の断面図。
れるヒュ−ズの具体的な構成を示す断面図で、(a)は
パッシベ−ション膜を剥がす前の断面図、(b)はパッ
シベ−ション膜を剥がした後の断面図。
【図11】図11は、この発明の第5の実施例で用いら
れるヒュ−ズのその他の具体的な構成を示す断面図で、
(a)はパッシベ−ション膜を剥がす前の断面図、
(b)はパッシベ−ション膜を剥がした後の断面図。
れるヒュ−ズのその他の具体的な構成を示す断面図で、
(a)はパッシベ−ション膜を剥がす前の断面図、
(b)はパッシベ−ション膜を剥がした後の断面図。
【図12】図12は従来の半導体集積回路装置の概略的
な平面図。
な平面図。
【図13】図13は従来の半導体集積回路装置の要部の
断面図。
断面図。
10…シリコン基板、20…内部配線層、24…アルミ
ニウム層、28…パッシベ−ション膜、100…ICチ
ップ、102…集積回路部、30…CPU、32…MR
OM、34…RAM、36…PROM、40…異常信号
検出部、60…幅の狭い配線、62…ヒュ−ズ。
ニウム層、28…パッシベ−ション膜、100…ICチ
ップ、102…集積回路部、30…CPU、32…MR
OM、34…RAM、36…PROM、40…異常信号
検出部、60…幅の狭い配線、62…ヒュ−ズ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/3205 - 21/3213 H01L 21/768 H01L 27/04
Claims (4)
- 【請求項1】 半導体基板と、 前記基板内に設けられた集積回路部と、第1の接続部および第2の接続部を有し、 前記集積回路
部の上方のすべて、またはその上方の一部を覆うように
して前記基板上方に形成されるとともに、前記第1の接
続部を第1の電位が供給される端子に接続した導電層
と、入力端子を前記導電層の第2の接続部に接続した検出器
とを具備し、 前記検出器は、前記導電層が切断されたとき、前記集積
回路部の動作を停止させる信号を出力する ことを特徴と
する半導体集積回路装置。 - 【請求項2】 前記導電層の第1の接続部は、前記導電
層と同一の導電層から構成されるとともに、前記導電層
の幅を狭くした領域を含む配線に設けられていることを
特徴とする請求項1に記載の半導体集積回路装置。 - 【請求項3】 前記配線に設けられたヒューズを、さら
に具備し、 前記ヒューズは、前記導電層上を覆うパッシベーション
膜とほぼ同等のエッチングレートを有する導電物によっ
て構成されていることを特徴とすることを特徴とする請
求項2に記載の半導体集積回路装置。 - 【請求項4】 前記ヒューズは、前記パッシベーション
膜に直接に接触していることを特徴とする請求項3に記
載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3204252A JP3048429B2 (ja) | 1991-08-14 | 1991-08-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3204252A JP3048429B2 (ja) | 1991-08-14 | 1991-08-14 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0547766A JPH0547766A (ja) | 1993-02-26 |
JP3048429B2 true JP3048429B2 (ja) | 2000-06-05 |
Family
ID=16487381
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3204252A Expired - Fee Related JP3048429B2 (ja) | 1991-08-14 | 1991-08-14 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3048429B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3445472B2 (ja) * | 1997-08-04 | 2003-09-08 | 日本電信電話株式会社 | 半導体装置 |
FR2784768A1 (fr) * | 1998-10-16 | 2000-04-21 | Schlumberger Ind Sa | Puce a circuits integres securisee contre l'action de rayonnements electromagnetiques |
KR100710936B1 (ko) * | 1998-11-05 | 2007-04-24 | 인피니언 테크놀로지스 아게 | 집적 회로용 보호 회로 |
EP1041482A1 (de) * | 1999-03-26 | 2000-10-04 | Siemens Aktiengesellschaft | Manipulationssichere integrierte Schaltung |
US6686539B2 (en) * | 2001-01-03 | 2004-02-03 | International Business Machines Corporation | Tamper-responding encapsulated enclosure having flexible protective mesh structure |
JP4758621B2 (ja) | 2003-08-28 | 2011-08-31 | パナソニック株式会社 | 基本セル、端部セル、配線形状、配線方法、シールド線の配線構造 |
JP4748929B2 (ja) | 2003-08-28 | 2011-08-17 | パナソニック株式会社 | 保護回路および半導体装置 |
GB2412996B (en) * | 2004-04-08 | 2008-11-12 | Gore & Ass | Tamper respondent covering |
JP5062705B1 (ja) * | 2011-07-07 | 2012-10-31 | Necインフロンティア株式会社 | フレキシブルプリントケーブルおよび情報処理装置 |
WO2023276520A1 (ja) * | 2021-06-29 | 2023-01-05 | ローム株式会社 | 電子部品 |
-
1991
- 1991-08-14 JP JP3204252A patent/JP3048429B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0547766A (ja) | 1993-02-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |