JP4760206B2 - 弾性表面波素子の製造方法及び弾性表面波素子 - Google Patents

Description

本発明は、弾性表面波素子の製造方法及び弾性表面波素子に関し、詳しくは、弾性表面波素子に凹部を設け、この凹部にＩＤＴ電極を形成する弾性表面波素子と、この弾性表面波素子の製造方法に関する。

最近では、携帯電話に代表される携帯型の電子機器が普及し、しかも、高機能化と小型化が要求されている。従って、携帯型の電子機器に用いられる電子デバイスも当然ながら小型化が要求される。
このような電子デバイスの小型化技術としては、従来、半導体素子チップを備える機能デバイスユニットにおいて、表面に凹部が形成された絶縁性の基板と、前記基板がシリコン（Ｓｉ基板）であり、その凹部の底面、側面及び上面に絶縁膜が形成され、この絶縁膜によって形成された溝内に、前記凹部の底面から側面を経て上面まで連続するようにパターン形成された配線層を形成し、基板の凹部内において、半導体素子チップが、前記配線層との間でフリップチップ実装され、上述の凹部を樹脂封止してなる機能デバイスユニット、及び機能デバイスユニットの製造方法が知られている（例えば、特許文献１参照）。

特開２００２−３３４１０号公報（第５，６頁、図２）

このような特許文献１では、半導体素子チップを絶縁性を有する基板の凹部内にフロップチップ実装し、その後、樹脂封止することにより機能デバイスユニットを形成しているが、たとえ、基板の凹部内に半導体素子チップを収納する構造であっても、半導体素子チップに対して基板の底部の厚さ及び、封止樹脂層の厚さ分だけ厚くなってしまう他、この基板の分だけ大きくなってしまう。この半導体素子チップを、後述する本発明の弾性表面波素子に置き換えて考えることができるが、上述したような理由から薄型、小型の弾性表面波素子の実現は困難である。

また、電子機器等にこの半導体素子チップを機能デバイスユニットに搭載する場合には、さらに外部回路との接続をしなければならず、基板にフリップ実装した後、再度、外部回路との接続工程を行うことになり、少なくとも２度の実装工程が必要となる。従って、製造工程が長くなると共に、半導体素子チップを実装する基板を有することからコスト低減は困難である。

本発明の目的は、前述した課題を解決することを要旨とし、薄型の弾性表面波素子と、パッケージングが容易で、低コスト化が可能な、しかも、高信頼性を有する弾性表面波素子と、その製造方法を提供することである。

本発明の弾性表面波素子の製造方法は、半導体基板の表面に櫛歯形状のＩＤＴ電極を形成する弾性表面波素子の製造方法であって、前記半導体基板の能動面側表面に複数の絶縁層を積層形成する工程と、前記絶縁層の略中央部に前記ＩＤＴ電極が埋没する程度の深さを有する凹部を穿設する工程と、少なくとも前記凹部の底面の表面に圧電体層を形成する工程と、前記凹部の底面に形成される前記圧電体層の表面に櫛歯形状のＩＤＴ電極を形成する工程と、前記弾性表面波素子の表面外周部に、外部回路との接続をするための複数の接続電極を形成する工程と、を含むことを特徴とする。

ここで、詳しくは後述する実施形態で説明するが、例えば、半導体基板には発振回路を含み、複数の接続電極としては、電力供給電極、入力信号電極、出力信号電極、グランド（ＧＮＤ）電極等が含まれる。

この発明によれば、絶縁層の略中央部にＩＤＴ電極が埋没する深さを有する凹部を穿設し、この凹部内にＩＤＴ電極を形成することから、ＩＤＴ電極は、弾性表面波素子の最上面から突出しないため、薄型の弾性表面波素子を実現することができる。また、外形形状も半導体基板の範囲内にあり、突出するものがなく小型化も実現できる。
なお、絶縁層を積層形成するために厚く形成することが可能で、ＩＤＴ電極を埋没することができる程度の凹部を形成することを可能にしている。

このような製造方法は、ウエハの状態で、半導体製造プロセスで一貫して製造することができ、また、前述した従来技術のように、絶縁性を有する基板と、この基板に実装する工程が不要で、製造工程の短縮化と製造コストの低減を可能にする。

さらに、ＩＤＴ電極を絶縁層に設けられる凹部内に形成することから、その後の回路実装等の工程において、治具等がＩＤＴ電極に接触してＩＤＴ電極を損傷する機会を減じ、信頼性の高い弾性表面波素子を提供することができる。

また、本発明の弾性表面波素子の製造方法は、前記半導体基板の表面に積層形成される前記複数の絶縁層の層間、且つ前記凹部の周囲に層間配線層を設ける工程をさらに含み、対応する前記接続電極と前記層間配線層と前記半導体基板に設けられる接続電極とを、ビアホールによって接続することを特徴とする。

このような製造方法によれば、第１層目の絶縁層を形成した後に層間配線層を形成し、さらに第２層目の絶縁層を積層し、また層間配線層を形成するという工程で製造するので、層間配線層を形成するための複雑な工程を必要としない。
また、外部回路との接続をするための複数の接続電極と層間配線層と半導体基板に設けられる接続電極とを、層間配線層を介してビアホールにて接続することにより、外部回路との接続するための複数の接続電極と半導体基板に設けられる接続電極との配置が限定されないという効果があり、さらに、一般に採用されている半導体の製造プロセスによって、上記の各接続電極間の電気的接続を容易に行うことができる。

また、本発明では、前記外部回路と接続をするための複数の接続電極と前記半導体基板に設けられる接続電極とを、ビアホールによって接続する工程をさらに含むことが好ましい。

前記外部回路と接続するための複数の接続電極と前記半導体基板に設けられる接続電極とを、前述した層間配線層を介さず直接ビアホールによって接続するため、前者の接続電極の平面位置が後者の接続電極の位置にほぼ一致させることになるが、層間配線層を要しないため、工程を簡素化でき、そのことからコストを低減することができる。

また、本発明の製造方法によれば、前記積層形成される前記複数の絶縁層の各層の表面を平滑処理する工程を含むことが好ましい。
ここで、平滑処理としては、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ ａｎｄ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等を採用することができる。

このようにすれば、積層される各絶縁層の表面を平滑に仕上げることができ、このことから複数層に積層する絶縁層の最上面を含む全ての絶縁層の平滑面を形成することができる。
また、仮に、凹部のＩＤＴ電極が形成される凹部の底面を平滑処理した絶縁層にすれば、ＩＤＴ電極を平滑面に形成することができる。

また、本発明の製造方法は、前記凹部の周縁部を封止部材によって封止する工程をさらに含むことが望ましい。

上述したように、絶縁層の最上層が平滑に仕上げられていることから、凹部の周縁部の絶縁層の最上層と封止部材の密着性を高め、ＩＤＴ電極が配設される凹部の封止を確実に行うことができる。従って、ＩＤＴ電極を外部の水分や塵埃から保護することができる。

また、本発明の弾性表面波素子は、半導体基板の表面に櫛歯形状のＩＤＴ電極が形成され、上述した製造方法で形成される弾性表面波素子であって、前記半導体基板の表面に積層形成される複数の絶縁層と、前記絶縁層の略中央部に穿設される凹部と、少なくとも前記凹部の底面の表面に形成される圧電体層と、前記凹部の底面において前記圧電体層の表面に形成される櫛歯形状のＩＤＴ電極と、前記弾性表面波素子の表面外周部に形成される外部回路との接続をするための複数の接続電極と、を備えることを特徴とする。

この発明によれば、半導体基板の略中央部にＩＤＴ電極が埋没する深さを有する凹部が穿設され、この凹部にＩＤＴ電極が形成されることから、ＩＤＴ電極は、弾性表面波素子の最上面から突出しないため、薄型の弾性表面波素子を実現することができる。また、外形形状も半導体基板そのものであり、突出するものがなく小型化も実現できる。

また、このような弾性表面波素子は、ウエハの状態で、半導体製造プロセスで一貫して製造することができ、また、前述した従来技術のように、絶縁性を有する基板が不要であり、製造コストの低減を可能にする。

さらに、ＩＤＴ電極を絶縁層に設けられる凹部内に形成することから、その後の回路実装等の工程において、治具等がＩＤＴ電極に接触してＩＤＴ電極を損傷する機会を減じ、信頼性の高い弾性表面波素子を提供することができる。

また、半導体基板の表面に積層形成される前記複数の絶縁層の層間、且つ前記凹部の周囲に設けられる層間配線層がさらに設けられ、対応する前記接続電極と前記層間配線層と前記半導体基板に設けられる接続電極とを、ビアホールによって接続されていることが好ましい。

このような構造によれば、外部回路と接続するための複数の接続電極と層間配線層と半導体基板に設けられる接続電極とを、層間配線層を介してビアホールによって接続することにより、外部回路との接続をするための複数の接続電極と半導体基板に設けられる接続電極との配置が限定されないという効果がある。

また、本発明の弾性表面波素子は、前記半導体基板に設けられる複数の接続電極と、前記弾性表面波素子の表面外周部に形成される外部回路との接続をするための複数の接続電極と、が、ビアホールによって接続されていることが好ましい。

このようにすれば、外部回路と接続をするための複数の接続電極と前記半導体基板に設けられる接続電極とが、前述した層間配線層を介さず直接ビアホールにて接続されているため、前者の接続電極の平面位置が後者の接続電極の位置にほぼ一致するという制約はあるが、層間配線層を要しないため、構造と工程を簡素化することができ、そのことからコストを低減することができる。

また、前記凹部が、封止部材によって封止されていることが望ましい。
このように封止部材でＩＤＴ電極が内部に配設されている凹部を封止することで、内部に湿気や塵埃が侵入することを防止することができ、ＩＤＴ電極を保護し信頼性が高い弾性表面波素子を実現することができる。さらに、絶縁層の最上層が平滑に仕上げられていることから、凹部の周縁部の絶縁層の最上層と封止部材の密着性を高め、凹部の封止を確実に行うことができる。

さらに、前記封止部材が、配線パターンを有する回路基板であって、前記弾性表面波素子の表面外周部に形成される外部回路との接続をするための複数の接続電極と、前記回路基板の配線パターンと、が接続部材によって接続されていることが好ましい。

このように封止部材が回路基板で構成されることにより、弾性表面波素子を外部回路と直接接続することが可能となり、上述した封止機能のみを有する封止部材を設ける構造よりも、さらに薄型化できるとともに、弾性表面波素子と外部回路との接続のスペースを設ける必要がなく、回路基板を含め小型化を可能にする。

以下、本発明の実施の形態を図面に基づいて説明する。
図１〜図３は本発明に係る実施形態１の弾性表面波素子と、この弾性表面波素子の製造方法を示し、図４は実施形態２に係る弾性表面波素子、図５は、実施形態３に係る弾性表面波素子の実装方法を示している。
（実施形態１）

図１は、本実施形態に係る弾性表面波素子を模式的に示す断面図である。図１において、本実施形態の弾性表面波素子１０は、シリコン（Ｓｉ）からなる半導体基板２０の能動面側表面に形成されるパッシベーション膜３０と、パッシベーション膜３０の表面に５層に積層された酸化シリコン（ＳｉＯ₂）からなる絶縁層４０と、この絶縁層４０の略中央部に穿設された凹部７５と、この凹部７５の底面７６からその斜面７７と絶縁層４０の最上層にかけて形成されるパッシベーション膜６０と、パッシベーション膜６０の表面に形成される圧電体層７０と、凹部７５の底面部における圧電体層７０の表面に形成される櫛歯形状のＩＤＴ（Ｉｎｔｅｒｄｉｇｉｔａｌ Ｔｒａｎｓｄｕｃｅｒ）電極８０とから構成されている。

半導体基板２０には、少なくとも発振回路（図示せず）が形成されている。パッシベーション膜３０には、開口部が開設されており、この開口部は、発振回路とＩＤＴ電極８０とを接続するための接続電極６７，６８が形成されている。

接続電極６７，６８は、Ａｌからなる電極パッドであり、図１では２個のみ図示しているが、本実施形態では、少なくとも発振回路駆動のための電力供給電極、ＩＤＴ電極８０に接続されるＧＮＤ、入力信号電極、出力信号電極が形成される。

パッシベーション膜３０の表面には、絶縁層４１，４２，４３，４４，４５が順次積層され、これら絶縁層の層間には、層間配線層５１〜５８が形成されている。これら層間配線層５１〜５８はＡｌからなり、このうちの層間配線層５１，５３，５５，５７は、絶縁層４０の外周部内側に沿ってリング形状をしており、層間配線層５２，５４，５６，５８は、層間配線層５１，５３，５５，５７と凹部７５の間にあって、凹部７５の周囲を取り囲むリング形状に形成されている。

また、凹部７５は、最上層の絶縁層４５から底面７６が下層の絶縁層４２の表面までの深さを有しており、この凹部７５の底面７６と斜面７７と絶縁層４５の表面にわたってパッシベーション膜６０が形成されている。

パッシベーション膜６０には、開口部が設けられており、この開口部には外部回路（図示せず）と弾性表面波素子１０とを電気的に接続するためのＡｌからなる接続電極６５，６６が形成されている。図１では、接続電極６５，６６の２個が図示されているが、本実施形態では、上述した電力供給電極、ＩＤＴ電極８０に接続されるＧＮＤ、入力信号電極、出力信号電極が配設される。

そして、接続電極６５は、層間配線層５７，５５，５３，５１を介してビアホール８５によって発振回路側の接続電極６７に電気的に接続されている。一方、接続電極６６は、層間配線層５８，５６，５４，５２を介してビアホール８６によって発振回路側の接続電極６８に接続されている。

パッシベーション膜６０の表面全体にわたって酸化亜鉛（ＺｎＯ）からなる圧電体層７０が形成されており、圧電体層７０には、上述した接続電極６５，６６を覗く大きさを有する開口部７８，７９が開設されている。図１では開口部は、２個設けられているが、上述したように設けられる電力供給電極、ＧＮＤ、入力信号電極、出力信号電極のそれぞれに対応して設けられている。
なお、圧電体層７０は、酸化亜鉛に限らず圧電性を有する他の材料でもよく、この圧電体層７０の凹部７５内の底面７６にはＩＤＴ電極８０が形成されている。ＩＤＴ電極８０はＡｌからなり、平面形状は周知であるので説明を省略する。

ＩＤＴ電極８０は、図示しない複数の櫛歯形状電極からなり、発振回路とは、図示しないビアホールとＡｌ配線層によって接続されている。これら櫛歯形状電極は、例えば、ＧＮＤ、入力信号電極、出力信号電極から構成され、それぞれが、発振回路と接続されている。従って、上述したＩＤＴ電極８０のＧＮＤ、入力信号電極、出力信号電極は、絶縁層４５の表面に形成される外部回路との接続のためのＧＮＤ、入力信号電極、出力信号電極（図１では、接続電極６５，６６として図示されている）と、層間配線層５１，５３，５５，５７とを介してビアホール８５、及び層間配線層５２，５４，５６，５８を介してビアホール８６によって接続されている。

上述したように構成された弾性表面波素子１０は、凹部７５の上面を封止部材としての蓋体９０によって封止されている。蓋体９０は、金属、ガラス、セラミックス、合成樹脂等の材質から適宜選択して使用され、前述した圧電体層７０に開設された開口部７８，７９の内側に重ならないように配設され、凹部７５を密封する。蓋体９０の下面とＩＤＴ電極８０の上面とは接触しない充分な間隙を有している。
なお、蓋体９０が金属で形成されている場合には、ＧＮＤを蓋体９０に接続することが好ましい。

上述したように構成される弾性表面波素子１０は、ＩＤＴ電極８０が蓋体９０で封止され、弾性表面波素子１０の表面外周部、つまり、蓋体９０の外側の領域に接続電極６５，６６が開口されたパッケージである。

従って、前述した実施形態１の弾性表面波素子１０は、絶縁層４０の最上層から平面略中央部にＩＤＴ電極８０が埋没する深さを有する凹部７５が穿設され、この凹部７５にＩＤＴ電極８０が形成されることから、ＩＤＴ電極８０が、弾性表面波素子１０の最上面から突出しないため、薄型の弾性表面波素子１０を実現することができる。また、外形形状も半導体基板２０そのものの大きさであり、突出するものがなく小型化も実現できる。

また、このような弾性表面波素子１０は、前述した従来技術のように、絶縁性を有する基板が不要であり、製造コストの低減を可能にする。
さらに、ＩＤＴ電極８０を絶縁層４０に設けられる凹部７５内に形成することから、その後の回路実装等の工程において、治具等がＩＤＴ電極８０に接触して損傷する機会を減じ、信頼性の高い弾性表面波素子１０を提供することができる。

また、外部回路との接続をするための複数の接続電極（図中、７８，７９を例示）と層間配線層（５１〜５８）と半導体基板２０に設けられる接続電極（図中、６７，６８を例示）とを、選択された層間配線層を介してビアホール（図中、８５，８６を例示）によって接続することにより、外部回路との接続をするための複数の接続電極と半導体基板２０に設けられる接続電極との配置が限定されないという効果がある。

さらに、このように蓋体９０でＩＤＴ電極８０が内部に配設されている凹部７５を封止していることで、凹部７５内部に湿気や塵埃が侵入することを防止することができ、ＩＤＴ電極８０をそれらから保護し信頼性が高い弾性表面波素子１０を実現することができる。
（弾性表面波素子の製造方法）

続いて、本発明の弾性表面波素子の製造方法について説明する。ここでは、前述した実施形態１による構造の弾性表面波素子１０を例示して説明する。
図２、図３は、本発明による弾性表面波素子１０の製造方法を模式的に示す断面図である。

図２において、（ａ）は、半導体基板２０に第１層目の絶縁層４１形成する工程を示している。半導体基板２０の表層には、内部に少なくとも発振回路（図示せず）が形成されており、まず、この半導体基板２０の表面に窒化シリコンからなるパッシベーション膜３０を成膜する。このパッシベーション膜３０に、上述した発振回路に図示しない配線によって接続されるＡｌからなる接続電極６７，６８を形成する。

次に、このパッシベーション膜３０の表面にＳｉＯ₂からなる第１層目の絶縁層４１を形成し、この絶縁層４１の表面を平滑処理としてのＣＭＰ工程によって平滑に仕上げる。さらに、絶縁層４１には、上述した接続電極６７，６８の範囲内に接続するビアホール８５，８６を形成する（以降、他層に形成されるビアホールも符号８５，８６で表す）。
次に、この絶縁層４１の表面にＡｌからなる平面視リング形状の層間配線層５１，５２と第２層目の絶縁層４２を形成する。

図２（ｂ）は、層間配線層５１，５２及び絶縁層４２の形成工程を示している。絶縁層４１の表面にＡｌからなる層間配線層５１，５２をスパッタリング、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）等の手段を用いて形成する。層間配線層５１，５２は、前工程で形成されたビアホール８５，８６と接続される。
そして、層間配線層５１，５２を覆う第２層目の絶縁層４２を形成する。絶縁層４２は、均一の厚さで形成するが、図に示すように、層間配線層５１，５２がある部分は他の部分より高くなり、その表面は凸凹な状態となるため、これをＣＭＰで平滑に仕上げる。

図２（ｃ）は、ＣＭＰ工程を示す。ＣＭＰ工程により、第２層目の絶縁層４２の表面を均一の厚さに平滑に仕上げる。そして、層間配線層５１，５２に接続するビアホール８５，８６を形成する。
このようにして、順次、第３層目の絶縁層４３〜第５層目の絶縁層４５と、それら絶縁層の層間に層間配線層５３〜５８を積層形成する。

図２（ｄ）は、最上層の第５層目の絶縁層４５までを形成する工程を示す。前工程で形成された絶縁層４２の表面に層間配線層５３，５４を形成し、絶縁層４３を形成した後、ＣＭＰで平滑処理を行い、ビアホール８５，８６で層間配線層５２と５４、５１と５３とを接続する。さらに、層間配線層５５，５６を形成して絶縁層４４を形成した後、ＣＭＰで平滑処理を行い、ビアホール８５，８６で層間配線層５６と５４、５５と５３を接続する。さらに、層間配線層５７，５８を形成して絶縁層４５を形成した後、ＣＭＰで平滑処理を行い、ビアホール８５，８６で層間配線層５６と５８、５５と５７を接続する。このようにして、半導体基板２０上に絶縁層４１〜４５と層間配線層５１〜５８が相互に積層された形態を形成する。
この形態から凹部７５を形成する。

図２（ｅ）は、凹部７５を形成する工程を示す。最上層の絶縁層４５の表面にレジスト膜またはマスクを形成し、ドライエッチングまたはウェットエッチングによって凹部７５を形成する。凹部７５は、底面７６が前述したＩＤＴ電極８０が形成可能な平面形状と、斜面７７を有する断面形状が台形に形成される。底面７６は、第２層目の絶縁層４２の表面と一致するように設定することが好ましい。このようにすることで、ＩＤＴ電極８０を形成する土台となる部分の平滑度を高めることができる。
そして、凹部７５、斜面７７を含めて凹部７５の周縁の絶縁層４５の表面全体に窒化シリコンからなる保護層としてのパッシベーション膜６０を形成する。

図３（ｆ）は、保護膜としてのパッシベーション膜６０の形成工程を示す。凹部７５の底面７６及び斜面７７を含んで、凹部７５の周縁の絶縁層４５の表面にわたってパッシベーション膜６０を形成する。
次に、パッシベーション膜６０に接続電極形成のための開口部を開設し、接続電極６５，６６を形成する。

図３（ｇ）は、接続電極６５，６６を形成する工程を示す。パッシベーション膜６０には、前の工程で形成されたビアホール８５，８６に接続可能な位置に開口部を形成し、この開口部に蒸着、スパッタリング等の手段でＡｌからなる接続電極６５，６６を形成する。接続電極６５，６６は、半導体基板２０上の接続電極６７，６８と接続されたことになる。
続いて、パッシベーション膜６０の表面に圧電体層７０を形成する。

図３（ｈ）は、圧電体層７０を形成する工程を示す。圧電体層７０は、凹部７５を含め、パッシベーション膜６０の表面全体に均一の厚さで形成されるが、前工程で形成された接続電極６５，６６を覗く開口部７８，７９が開設されている。こうして、接続電極６５，６６とが開口されて、外部回路とワイヤボンディング等により接続可能となる。
続いて、ＩＤＴ電極８０を形成する。

図３（ｉ）は、ＩＤＴ電極８０を形成する工程を示す。ＩＤＴ電極８０は、複数の櫛歯形状の電極を交錯してなり、凹部７５の底面７６の範囲に形成する。底面７６はＣＭＰで平滑処理された状態に準じた平滑度を有し、パッシベーション膜６０、圧電体層７０も薄膜であるため、圧電体層７０の表面も平滑であり、表面波の振動伝搬に影響を与えない。

前述した工程により弾性表面波素子１０が完成する。この弾性表面波素子１０の凹部７５を覆うように蓋体９０を接着剤等で固着封止する。この状態は、図１に示す。
（製造方法の変形例１）

次に、前述した製造方法の変形例１について説明する。変形例１は、絶縁層４０の形成後の工程を変更したものであり、個々の工程で形成される部位は共通であるため図面は省略して説明する（図１を参照する）。
まず、絶縁層４０を形成後、保護膜としてのパッシベーション膜６０を、最上層の絶縁層４５の表面に成膜する。この際、接続電極６５，６６を形成する。続いて、パッシベーション膜６０を含めて凹部７５を穿設する

次に、凹部７５の内面にパッシベーション膜を成膜し、凹部７５の底面７６の範囲のパッシベーション膜の表面に圧電体層７０を形成し、続いてＩＤＴ電極８０を形成した後、蓋体９０で封止する。
なお、凹部７５の内面に形成されるパッシベーション膜は、底面７６の範囲だけでも、底面７６と斜面７７にわたって形成してもよい。従って、圧電体層７０も同様に、このパッシベーション膜の表面全体の形成しても、凹部７５の内面だけでも、底面７６の範囲だけでもよい。
（製造方法の変形例２）

次に、弾性表面波素子の他の変形例２について説明する。変形例２は、前述した変形例１のパッシベーション膜６０を形成後の工程を変更したものであり、個々の工程で形成される部位は共通であるため図面は省略して説明する（図１を参照する）。パッシベーション膜６０を形成後、凹部７５と接続電極を形成するための開口部をドライエッチングまたはウェットエッチングで形成する。この際、パッシベーション膜６０の開口（エッチング）と絶縁層のエッチングを分けて行うこともできる。

続いて、凹部７５の内面にパッシベーション膜を成膜し、凹部７５の底面７６の範囲のパッシベーション膜の表面に圧電体層７０を形成する。そして圧電体層７０の表面にＩＤＴ電極８０を形成し、パッシベーション膜６０の開口部に蒸着、スパッタリング等の成膜手段で接続電極６５，６６を形成した後、蓋体９０で封止する。
なお、接続電極６５，６６の形成は、パッシベーション膜６０を形成した直後に形成することもできる。

従って、前述した本発明の弾性表面波素子１０の製造方法によれば、絶縁層４１〜４５を積層形成するため、ＩＤＴ電極８０を埋没させるだけの深さを有する凹部７５を形成することを可能にしている。
なお、本実施形態では、絶縁層４０は５層で構成されているが、５層に限らず、ＩＤＴ電極８０の厚さに対応して５層より多くしても少なくしてもよい。

また、前述したような製造方法では、ウエハの状態で多数の弾性表面波素子を、半導体製造プロセスを用いて一貫して製造することができ、また、前述した従来技術のように、絶縁性を有する基板と、この基板に実装する工程が不要で、製造工程の短縮化と製造コストの低減を可能にする。

また、ＩＤＴ電極８０を凹部７５内に形成することから、その後の回路実装等の工程において、治具等がＩＤＴ電極８０に接触してＩＤＴ電極８０を損傷する機会を減じ、信頼性の高い弾性表面波素子を提供することができる。

また、このような製造方法によれば、一つの絶縁層を形成した後に層間配線層を形成し、さらに絶縁層を積層し、絶縁層の層間に層間配線層５１〜５８を形成するため、層間配線層を形成するための複雑な工程を必要としない。
また、外部回路との接続をするための接続電極６５，６６と層間配線層５１〜５８と半導体基板２０に設けられる接続電極６７，６８とを、層間配線層５１〜５８を介してビアホール８５，８６によって接続することにより、外部回路と接続するための接続電極６５，６６と半導体基板に設けられる接続電極６７，６８との配置が限定されないという効果があり、さらに、一般に採用されている半導体の製造プロセスによって、上記の各接続電極間の電気的接続を容易に行うことができる。

また、積層される絶縁層４１〜４５それぞれの表面を平滑に仕上げるため、層間配線層５１〜５８の形成平面を平滑面に形成することができる。そのため、最上層の絶縁層４５の最上面を平滑面に形成することができることから、蓋体９０による封止を確実に行うことができる。

なお、前述した製造方法の変形例１及び変形例２を採用しても、上述した同様な効果を奏することができる。
（実施形態２）

続いて、本発明の実施形態２に係る弾性表面波素子について図面を参照して説明する。実施形態２は、前述した実施形態１の構造に対し、層間配線層を省略したところに特徴を有している。共通部分には同じ符号を附し説明する。
図４は、実施形態２に係る弾性表面波素子を模式的に示す断面図である。図４において、弾性表面波素子１０は、半導体基板２０の表面にパッシベーション膜３０が形成され、その表面には絶縁層４１〜４５が積層形成されている。最上層の絶縁層の４５の略中央部には、凹部７５が穿設され、この凹部７５から絶縁層４５の表面にわたってパッシベーション膜６０、圧電体層７０が積層形成されている。

凹部７５の底面７６に設けられている圧電体層７０の表面には、櫛歯形状のＩＤＴ電極８０が形成されており、凹部７５は、封止部材としての蓋体９０によって封止されている。

パッシベーション膜３０の開口部には図示しない発振回路と接続される接続電極６７，６８が形成され、絶縁層４５の表面に形成されるパッシベーション膜６０の開口部に形成される接続電極６５，６６は、ビアホール８５，８６によって接続されている。

実施形態２による弾性表面波素子１０の製造方法は、大部分が前述した実施形態１の製造方法と同じであるが、層間配線層がないため、絶縁層４１〜４５を順次積層して形成する。この際、各絶縁層の表面をＣＭＰによって平滑に仕上げる。そして、絶縁層４０を貫通するビアホール８５，８６を形成する。

凹部７５とパッシベーション膜６０と圧電体層７０とＩＤＴ電極８０の形成工程、蓋体９０による封止工程及び工程順は実施形態１と同じであるため説明を省略する。従って、下層にある接続電極６７，６８と上層にある接続電極６５，６６とは、それぞれビアホール８５，８６によって直接接続される。

従って、実施形態２に係る弾性表面波素子１０は、外部回路と接続をするための接続電極６５，６６と半導体基板２０に設けられる接続電極６７，６８とが、ビアホール８５，８６によって直接接続されているため、接続電極６５，６６の平面位置が接続電極６７，６８の位置にほぼ一致させるという制約はあるが、層間配線層を要しないため、構造と工程を簡素化することができ、そのことからコストを低減することができる。
（実施形態３）

続いて、本発明の実施形態３について図面を参照して説明する。実施形態３は、前述した実施形態１，２が封止部材として蓋体９０を採用していることに対し、封止部材として回路基板９５を用いていることを特徴としている。つまり、弾性表面波素子１０を直接外部回路を構成する回路基板９５に実装し、凹部７５の封止も行うという構造である。
図５は、本実施形態に係る弾性表面波素子１０の構造を模式的に示す断面図である。図５において、弾性表面波素子１０は、前述した実施形態１（図１、参照）を例示しているが、実施形態２（図４、参照）による弾性表面波素子を採用することもできる。

弾性表面波素子１０は、回路基板９５に絶縁性接着剤で固着され、凹部７５が回路基板９５で封止される。弾性表面波素子１０の圧電体層７０には、外部回路との接続を行うための接続電極６５，６６を開口する開口部７８，７９が形成されており、回路基板９５の弾性表面波素子１０側の表面には、図示しない配線パターンと接続電極部としての電極ランドが形成されており、接続電極６５，６６と電極ランドの間は、接続部材としての半田ボール等で接続される。

なお、半田ボールによる接続強度が充分にある場合には、絶縁性接着剤による固着は必要としない。つまり、弾性表面波素子１０は、回路基板９５にフリップチップ実装されることになる。こうして、弾性表面波素子１０と回路基板９５とが構造的に、そして電気的に接続される。

さらに、弾性表面波素子１０と回路基板９５とが接触する部分の外周部に接着剤等を塗布すれば、固着強度を高める他、凹部７５の密閉性を高めることができる。

従って、前述した実施形態３によれば、封止部材が回路基板９５で構成されることにより、弾性表面波素子１０を外部回路に直接接続することが可能となり、上述した封止機能のみを有する封止部材を設ける構造よりも、さらに薄型化できるとともに、弾性表面波素子１０と外部回路（回路基板９５）との接続スペースを設ける必要がなく、回路基板を含め小型化を可能にする。

なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
すなわち、本発明は、主に特定の実施形態に関して特に図示され、且つ、説明しているが、本発明の技術的思想及び目的の範囲に逸脱することなく、以上説明した実施形態に対し、形状、材質、組み合わせ、その他の詳細な構成、及び製造工程間の加工方法において、当業者が様々な変形を加えることができるものである。

従って、上記に開示した形状、材質、製造工程などを限定した記載は、本発明の理解を容易にするために例示的に記載したものであり、本発明を限定するものでないから、それらの形状、材質、組み合わせ、工程順などの限定の一部もしくは全部の限定をはずした部材の名称での記載は、本発明に含まれるものである。

例えば、前述の実施形態１〜３では、圧電体層７０の表面に直接蓋体９０を固着しているが、圧電体層７０の凹部７５の周縁部に保護膜を形成してもよい。
また、層間配線層は、絶縁層４０の各層間に配設しているが、層間配線層は、全ての層間に配設する必要はなく、必要に応じて適宜に層数、形状、ビアホールとの接続を行うことができる。

また、前述した実施形態１，２では、凹部７５を封止するために、封止部材として蓋体９０を採用しているが、凹部７５の範囲で樹脂封止することも可能である。この場合、用いられる樹脂は、表面波の伝播に影響を及ぼさない程度の柔軟性、あるいは厚さにすることが好ましい。

さらに、前述の実施形態１〜３では、ＩＤＴ電極８０は、第２層目の絶縁層４２の表面を土台として形成されるが、凹部７５の深さは、蓋体９０とＩＤＴ電極８０とが接触しない範囲に任意に設定することができる。

従って、前述の実施形態１〜３によれば、薄型、小型の弾性表面波素子と、パッケージングが容易で、低コスト化が可能な高信頼性を有する弾性表面波素子と、その製造方法を提供することができる。

本発明の実施形態１に係る弾性表面波素子の構造を模式的に示す断面図。 （ａ）〜（ｅ）は本発明の実施形態１に係る弾性表面波素子の製造方法を模式的に示す断面図。 （ｆ）〜（ｉ）は本発明の実施形態１に係る弾性表面波素子の製造方法を模式的に示す断面図。 本発明の実施形態２に係る弾性表面波素子の構造を模式的に示す断面図。 本発明の実施形態３に係る弾性表面波素子の構造を模式的に示す断面図。

符号の説明

１０…弾性表面波素子、２０…半導体基板、３０、６０…パッシベーション膜、４０〜４５…絶縁層、５１〜５８…層間配線層、６５〜６８…接続電極、７５…凹部、７６…凹部の底面、７７…凹部の斜面、７８，７９…圧電体層に配設される開口部、８０…ＩＤＴ電極、８５，８６…ビアホール、９０…封止部材としての蓋体。

Claims (8)

1. 半導体基板の能動面側表面に複数の絶縁層を積層形成する工程と、
   前記絶縁層の略中央部に、櫛歯形状のＩＤＴ電極が埋没する深さを有する凹部を形成する工程と、
   少なくとも前記凹部の底面の表面に圧電体層を形成する工程と、
   前記凹部の底面に形成される前記圧電体層の表面に前記ＩＤＴ電極を形成する工程と、
   前記絶縁層の最上層の表面外周部に、外部回路との接続をするための複数の接続電極を形成する工程と、
   前記絶縁層の層間、且つ前記凹部の周囲に層間配線層を設ける工程と、を含み、
   前記外部回路との接続をするための複数の接続電極と前記層間配線層と前記半導体基板に設けられる複数の接続電極とを、ビアホールによって接続することを特徴とする弾性表面波素子の製造方法。
2. 半導体基板の能動面側表面に複数の絶縁層を積層形成する工程と、
   前記絶縁層の略中央部に、櫛歯形状のＩＤＴ電極が埋没する深さを有する凹部を形成する工程と、
   少なくとも前記凹部の底面の表面に圧電体層を形成する工程と、
   前記凹部の底面に形成される前記圧電体層の表面に前記ＩＤＴ電極を形成する工程と、
   前記絶縁層の最上層の表面外周部に、外部回路との接続をするための複数の接続電極を形成する工程と、
   前記外部回路との接続をするための複数の接続電極と前記半導体基板に設けられる複数の接続電極とを、ビアホールによって接続する工程と、
   を含むことを特徴とする弾性表面波素子の製造方法。
3. 請求項１または請求項２に記載の弾性表面波素子の製造方法において、
   前記絶縁層の各層の表面を平滑処理する工程を含むことを特徴とする弾性表面波素子の製造方法。
4. 請求項１ないし請求項３のいずれか一項に記載の弾性表面波素子の製造方法において、
   前記凹部の周縁部を封止部材によって封止する工程をさらに含むことを特徴とする弾性表面波素子の製造方法。
5. 半導体基板の表面に積層形成された複数の絶縁層と、
   前記絶縁層の略中央部に形成された凹部と、
   少なくとも前記凹部の底面の表面に形成された圧電体層と、
   前記凹部の底面において前記圧電体層の表面に形成された櫛歯形状のＩＤＴ電極と、
   前記絶縁層の最上層の表面外周部に形成された外部回路との接続をするための複数の接続電極と、
   前記絶縁層の層間、且つ前記凹部の周囲に設けられた層間配線層と、を備え、
   前記外部回路との接続をするための複数の接続電極と前記層間配線層と前記半導体基板に設けられた複数の接続電極と、が、ビアホールによって接続されていることを特徴とする弾性表面波素子。
6. 半導体基板の表面に積層形成された複数の絶縁層と、
   前記絶縁層の略中央部に形成された凹部と、
   少なくとも前記凹部の底面の表面に形成された圧電体層と、
   前記凹部の底面において前記圧電体層の表面に形成された櫛歯形状のＩＤＴ電極と、
   前記絶縁層の最上層の表面外周部に形成された外部回路との接続をするための複数の接続電極と、を備え、
   前記外部回路との接続をするための複数の接続電極と、前記半導体基板に設けられた複数の接続電極と、が、ビアホールによって接続されていることを特徴とする弾性表面波素子。
7. 請求項５または請求項６に記載の弾性表面波素子において、
   前記凹部が、封止部材によって封止されていることを特徴とする弾性表面波素子。
8. 請求項７に記載の弾性表面波素子において、
   前記封止部材が、配線パターンを有する回路基板であって、
   前記外部回路との接続をするための複数の接続電極と、前記回路基板の配線パターンと、が接続部材によって接続されていることを特徴とする弾性表面波素子。

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