JP4984481B2 - 半導体装置及びその製造方法 - Google Patents
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Description
本発明は、半導体装置およびその製造方法に関し、特に、ＭＥＭＳ（Micro Electro Mechanical Systems）、ＳＡＷ（Surface Acoustic Wave）素子、あるいはＦ−ＢＡＲ（Thin Film Bulk Acoustic Wave Resonators）などの機能面に可動部または振動子を持つ機能素子を有する半導体装置およびその製造方法に関する。
近年、携帯電話やパーソナルコンピュータに代表されるモバイル機器においては、小型軽量化や多機能および高機能化が進んでおり、これらの機器を構成する部品や基板も同様に小型、薄型、軽量化や高密度実装化が進んでいる。また、半導体等のデバイスの実装に関しても、実装面積の小型化や伝達信号の高速化に伴い、モールドやセラミックパッケージによる実装から、いわゆるフリップチップ実装技術によりデバイスのベアチップを直接基板に実装し、封止する試みがとられている。
ところが、このフリップチップによるデバイスのダイレクト実装方法は、たとえば、ＭＥＭＳ（Micro Electro Mechanical Systems）、ＳＡＷ（Surface Acoustic Wave）素子あるいはＦ−ＢＡＲ（Thin Film Bulk Acoustic Wave Resonators）などの機能面に可動部または振動子を持つマイクロデバイスの場合、機能面を封止材等で覆うことができないため、セラミックや金属、あるいはガラスなどの基板を用いて気密封止するパッケージ構造がとられている。
図１３はＭＥＭＳなどのパッケージ構造の従来例を示す断面図である。
例えば、セラミック、金属、ガラスなどのパッケージ部材（１００ａ，１００ｂ，１００ｃ）を積層して凹部１００ｄが設けられたパッケージ１００に、ＭＥＭＳなどの機能面１０１ａに可動部または振動子を持つマイクロデバイスが設けられた半導体チップ１０１が機能面１０１ａを上面にして収容され、外部との電気的な接続のために凹部内に設けられた電極１０２にワイヤボンディング１０３で接続されている。
さらに、金属、セラミックあるいはガラスなどからなるリッド１０４で凹部１００ｄが覆われて、封止剤１０５で封止され、凹部１００ｄとリッド１０４から気密封止されたキャビティ１０６が構成される。キャビティ１０６は、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気に保持されている。
例えば、セラミック、金属、ガラスなどのパッケージ部材（１００ａ，１００ｂ，１００ｃ）を積層して凹部１００ｄが設けられたパッケージ１００に、ＭＥＭＳなどの機能面１０１ａに可動部または振動子を持つマイクロデバイスが設けられた半導体チップ１０１が機能面１０１ａを上面にして収容され、外部との電気的な接続のために凹部内に設けられた電極１０２にワイヤボンディング１０３で接続されている。
さらに、金属、セラミックあるいはガラスなどからなるリッド１０４で凹部１００ｄが覆われて、封止剤１０５で封止され、凹部１００ｄとリッド１０４から気密封止されたキャビティ１０６が構成される。キャビティ１０６は、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気に保持されている。
また、特許文献１には、絶縁層と配線層とが積層された配線基板内のキャビティに、機能面に振動子または可動部を持つマイクロデバイスが設けられた半導体チップが実装されており、キャビティに露出する絶縁層の表面、及び中空部内面における絶縁層と配線層との境界を覆うようにしてキャビティ内面に疎水性材料の膜が形成され、キャビティの上面が金属膜で覆われて構成されている素子内装基板が開示されている。
しかしながら、図１３及び特許文献１に示された構造では、半導体チップをスムーズに収容するために、半導体チップの大きさよりもキャビティを相当大きくする必要があることから、マイクロデバイスを組み込んだモジュールまたは半導体装置のサイズや厚みが大きくなってしまうという不利益があり、また、製造するときに、マイクロデバイスを気密封止するためのセラミック基板や樹脂基板などのキャビティを構成するための基板が予め必要であることから、製造工程が多いという不利益がある。
特開２００４−１７９５７３号公報
本発明の目的は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスが気密封止して組み込まれてなり、小型化や薄型化が可能でキャビティを構成するための基板が不要となる半導体装置と、その製造方法を提供することである。
上記の課題を解決するため、本発明の半導体装置は、基板と、前記基板上に形成された第１絶縁層と、機能面に可動部または振動子が形成された機能素子を有するマイクロデバイスであって、少なくとも前記第１絶縁層に形成されたキャビティ用開口部内において、前記機能面が前記キャビティ用開口部内における他の部材から所定の距離をもって離間するようにしてマウントされたマイクロデバイスと、少なくとも前記マイクロデバイスの側面及び／または前記機能面の外周端部と、前記キャビティ用開口部の内壁面とを封止して、前記機能面が封止されたキャビティの内面を構成するように形成された封止層と、前記マイクロデバイスの前記機能面を除く面を被覆して、前記マイクロデバイスと前記第１絶縁層の上層に形成された第２絶縁層とを有する。
上記の本発明の半導体装置は、基板に第１絶縁層が形成されており、また、少なくとも第１絶縁層にキャビティ用開口部が形成されている。このキャビティ用開口部内において、機能面に可動部または振動子が形成された機能素子を有するマイクロデバイスが、機能面がキャビティ用開口部内における他の部材から所定の距離をもって離間するようにしてマウントされている。さらに、少なくともマイクロデバイスの側面及び／または機能面の外周端部と、キャビティ用開口部の内壁面とを封止して、機能面が封止されたキャビティの内面を構成するように封止層が形成されており、マイクロデバイスの機能面を除く面を被覆して、マイクロデバイスと第１絶縁層の上層に第２絶縁層が形成されている。
また、上記の課題を解決するため、本発明の半導体装置の製造方法は、基板に第１絶縁層を形成する工程と、少なくとも前記第１絶縁層にキャビティ用開口部を形成する工程と、機能面に可動部または振動子が形成された機能素子を有するマイクロデバイスを、前記キャビティ用開口部内において、前記機能面が前記キャビティ用開口部内における他の部材から所定の距離をもって離間するようにしてマウントする工程と、少なくとも前記マイクロデバイスの側面及び／または前記機能面の外周端部と、前記キャビティ用開口部の内壁面とを封止して、前記機能面が封止されたキャビティの内面を構成するように封止層を形成する工程と、前記マイクロデバイスの前記機能面を除く面を被覆して、前記マイクロデバイスと前記第１絶縁層の上層に第２絶縁層を形成する工程とを有する。
上記の本発明の半導体装置の製造方法は、基板に第１絶縁層を形成し、少なくとも第１絶縁層にキャビティ用開口部を形成する。
次に、機能面に可動部または振動子が形成された機能素子を有するマイクロデバイスを、キャビティ用開口部内において、機能面がキャビティ用開口部内における他の部材から所定の距離をもって離間するようにしてマウントする。
次に、少なくともマイクロデバイスの側面及び／または機能面の外周端部と、キャビティ用開口部の内壁面とを封止して、機能面が封止されたキャビティの内面を構成するように封止層を形成する。
次に、マイクロデバイスの機能面を除く面を被覆して、マイクロデバイスと第１絶縁層の上層に第２絶縁層を形成する。
次に、機能面に可動部または振動子が形成された機能素子を有するマイクロデバイスを、キャビティ用開口部内において、機能面がキャビティ用開口部内における他の部材から所定の距離をもって離間するようにしてマウントする。
次に、少なくともマイクロデバイスの側面及び／または機能面の外周端部と、キャビティ用開口部の内壁面とを封止して、機能面が封止されたキャビティの内面を構成するように封止層を形成する。
次に、マイクロデバイスの機能面を除く面を被覆して、マイクロデバイスと第１絶縁層の上層に第２絶縁層を形成する。
本発明の半導体装置は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスが気密封止して組み込まれてなり、キャビティが従来より小さくなって小型化や薄型化が可能であり、第１絶縁層などに形成されたキャビティ用開口部とマイクロデバイスの機能面と封止層とでキャビティが構成されているのでキャビティを構成するための基板を予め用意する必要がない。
また、本発明の半導体装置の製造方法は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスを気密封止して組み込んで製造する際に、キャビティを従来より小さくでき、小型化や薄型化して製造することが可能であり、第１絶縁層などに形成されたキャビティ用開口部とマイクロデバイスの機能面と封止層とでキャビティを構成するので、製造するときにキャビティを構成するための基板を予め用意する必要がない。
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照して説明する。
第１実施形態
本実施形態に係る半導体装置はＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの可動部または振動子を持つ機能素子を備えたマイクロデバイスを内蔵してパッケージ化した半導体装置であり、図１（ａ）はその模式断面図であり、図１（ｂ）は要部拡大図である。
本実施形態に係る半導体装置はＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの可動部または振動子を持つ機能素子を備えたマイクロデバイスを内蔵してパッケージ化した半導体装置であり、図１（ａ）はその模式断面図であり、図１（ｂ）は要部拡大図である。
例えば、シリコン基板１０上に酸化シリコンからなる下地絶縁膜１１が形成されており、その上層に、下部電極１２、絶縁膜１３、上部電極１４が積層しており、絶縁膜１３が容量絶縁膜である静電容量素子Ｃが構成されている。
上記の静電容量素子Ｃを被覆して全面に、第１樹脂層１５、第２樹脂層２２、第３樹脂層２５が積層されて、これらからなる第１絶縁層が構成されている。
また、シード層１６及び銅層１８からなる第１配線、シード層２３及び銅層２４からなる第２配線、シード層２６及び銅層２７からなる第３配線を含む配線が、静電容量素子Ｃを構成する下部電極１２及び上部電極１４に接続して、及び／または互いに接続して、第１絶縁層中及びその表面に形成されている。
また、シード層１６及び銅層１８からなる第１配線、シード層２３及び銅層２４からなる第２配線、シード層２６及び銅層２７からなる第３配線を含む配線が、静電容量素子Ｃを構成する下部電極１２及び上部電極１４に接続して、及び／または互いに接続して、第１絶縁層中及びその表面に形成されている。
また、第１樹脂層１５と第２樹脂層２２の界面には、能動素子を含む電子回路を有する半導体チップ２０がダイアタッチフィルム２１で固定されてマウントされている。半導体チップ２０は、電子回路が形成された半導体本体２０ａの表面にパッド電極２０ｂが形成されており、パッド電極２０ｂを露出するように保護絶縁膜２０ｃが形成されて、構成されており、パッド電極２０ｂが上面を向くようにフリップチップでマウントされ、上部に形成された第２配線（２３，２４）がパッド電極２０ｂに接続されている。
また、第３配線（２６，２７）の上部に銅からなる導電性ポスト２８が形成されており、導電性ポスト２８の外周部において第３樹脂層２５の上層に、半導体装置が実装基板に実装されたときに発生する応力を緩和するバッファ層（第２絶縁層）４０が形成されている。
さらにバッファ層４０の表面から突出するように導電性ポスト２８に接続してバンプ（突起電極）４１が形成されている。
さらにバッファ層４０の表面から突出するように導電性ポスト２８に接続してバンプ（突起電極）４１が形成されている。
上記の構成において、第１樹脂層１５、第２樹脂層２２、第３樹脂層２５からなる第１絶縁層は、マイクロデバイス搭載領域において除去されており、キャビティ用開口部Ｐが形成されている。
上記のキャビティ用開口部Ｐ内には、マイクロデバイス搭載用の第１配線（１６，１８）が形成されており、その表面にはＮｉ／Ａｕ層１９が形成されている。
また、キャビティ用開口部Ｐの側面を構成するように導電性ポスト２８ａが形成されている。
上記のキャビティ用開口部Ｐ内には、マイクロデバイス搭載用の第１配線（１６，１８）が形成されており、その表面にはＮｉ／Ａｕ層１９が形成されている。
また、キャビティ用開口部Ｐの側面を構成するように導電性ポスト２８ａが形成されている。
上記のように、第１樹脂層１５、第２樹脂層２２、第３樹脂層２５からなる第１絶縁層と、導電性ポスト２８ａに形成されたキャビティ用開口部Ｐにおいて、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に可動部または振動子が形成された機能素子を有するマイクロデバイスＭがマウントされている。
ここで、マイクロデバイスＭは、デバイス本体３０ａの機能面に可動部または振動子が形成された機能素子３０ｆを有し、さらに機能面にはバンプ３１が形成されており、バンプ３１が、表面にＮｉ／Ａｕメッキ層１９が形成された第１配線（１６，１８）に接合するようにフリップチップで、また、機能面がキャビティ用開口部Ｐ内における他の部材から所定の距離をもって離間するようにして、マウントされている。
また、少なくともマイクロデバイスＭの側面及び／または機能面の外周端部と、キャビティ用開口部Ｐの内壁面とを封止して、機能面３０ｆが封止されたキャビティＶの内面を構成するように、樹脂からなる封止層３２が形成されている。
さらに、上記のバッファ層（第２絶縁層）４０が、マイクロデバイスＭの機能面３０ｆを除く面を被覆して形成されている。
上記の構成の半導体装置は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子が、キャビティ用開口部Ｐ内の他の部材に接することなく気密封止して組み込まれてなり、キャビティが従来より小さくなって小型化や薄型化が可能であり、絶縁層、マイクロデバイスの機能面及び導電性ポストの表面及び封止層などでキャビティが構成されているのでキャビティを構成するための基板を予め用意する必要がない。
上記の本実施形態に係る半導体装置の製造方法について説明する。
まず、図２（ａ）に示すように、例えば、２００ｍｍ径のウェハ状態の基板１０に、ＣＶＤ（化学気相成長）法などにより酸化シリコンを３００ｎｍの膜厚で成膜して下地絶縁膜１１を形成し、その上層に物理蒸着などによりアルミニウムなどを成膜し、所定のパターンに加工して下部電極１２を形成し、続いてプラズマＣＶＤ法によりＳｉＮを３００ｎｍの膜厚で形成して絶縁膜１３とする。このＳｉＮは静電容量素子の容量絶縁膜の機能および配線保護のパッシベーション膜の両方の機能を有するものである。さらに物理蒸着などによりＴｉＮを成膜し、所定のパターンに加工して上部電極１４とする。上部電極１４の面積は静電容量素子の容量により決定される。Ｔｉ膜は再配線工程でのシードスパッタリングの前処理でにおいてＳｉＮの膜減り防止の効果がある。
以上のようにして、フィルターなどを構成する静電容量素子Ｃを形成する。ここで、上記の絶縁膜１３は全面に形成しているが、下部電極１２へのコンタクト領域を開口しておく。
まず、図２（ａ）に示すように、例えば、２００ｍｍ径のウェハ状態の基板１０に、ＣＶＤ（化学気相成長）法などにより酸化シリコンを３００ｎｍの膜厚で成膜して下地絶縁膜１１を形成し、その上層に物理蒸着などによりアルミニウムなどを成膜し、所定のパターンに加工して下部電極１２を形成し、続いてプラズマＣＶＤ法によりＳｉＮを３００ｎｍの膜厚で形成して絶縁膜１３とする。このＳｉＮは静電容量素子の容量絶縁膜の機能および配線保護のパッシベーション膜の両方の機能を有するものである。さらに物理蒸着などによりＴｉＮを成膜し、所定のパターンに加工して上部電極１４とする。上部電極１４の面積は静電容量素子の容量により決定される。Ｔｉ膜は再配線工程でのシードスパッタリングの前処理でにおいてＳｉＮの膜減り防止の効果がある。
以上のようにして、フィルターなどを構成する静電容量素子Ｃを形成する。ここで、上記の絶縁膜１３は全面に形成しているが、下部電極１２へのコンタクト領域を開口しておく。
次に、図２（ｂ）に示すように、例えば、スピンコートにより感光性ポリイミドを１０μｍの膜厚で塗布して第１樹脂層１５を形成し、露光及び現像により、上部電極１４及び下部電極１２に達する開口部を形成するようにパターン加工する。ここで、ポリイミドが吸湿性を有するため、キャビティ用開口部Ｐにおいても第１樹脂層１５を除去するようにパターン加工し、これによりキャビティ用開口部Ｐにおいては吸湿率の低いＳｉＮ膜が残る。また、マイクロデバイスＭとの接続部としてはＳｉＮ膜を除去して下部電極１２を露出させる。
感光性ポリイミドをスピンコートで形成する場合、例えば、（１０００ｒｐｍ，３０秒）＋（２０００ｒｐｍ，４０秒）＋（１０００ｒｐｍ，１０秒）＋（１５００ｒｐｍ，１０秒）の塗布条件で行い、露光は１２５ｍＪ／ｃｍ２の露光量で行い、また、硬化処理は（３００℃，１時間）の熱処理とする。
感光性ポリイミドをスピンコートで形成する場合、例えば、（１０００ｒｐｍ，３０秒）＋（２０００ｒｐｍ，４０秒）＋（１０００ｒｐｍ，１０秒）＋（１５００ｒｐｍ，１０秒）の塗布条件で行い、露光は１２５ｍＪ／ｃｍ２の露光量で行い、また、硬化処理は（３００℃，１時間）の熱処理とする。
次に、例えば、スパッタリング法により、第１樹脂層１５に形成された開口部及びキャビティ用開口部の内壁面を被覆して、例えばＴｉを１６０ｎｍ、続いてＣｕを６００ｎｍの膜厚でそれぞれ堆積させ、次工程における電解メッキ処理のシード層１６を形成する。
次に、図２（ｃ）に示すように、例えばフォトリソグラフィー工程により、第１樹脂層１５に形成された開口部などの第１配線形成領域を開口するパターンのレジスト膜１７をパターン形成する。
次に、図３（ａ）に示すように、例えば、シード層１６を一方の電極とする電解メッキ処理により、レジスト膜１７の形成領域を除く領域に銅を成膜し、所定の配線回路パターンの銅層１８を形成する。銅メッキ工程では、後工程である能動素子を有する半導体チップを搭載する工程用のアライメントマークも同時形成する。
また、キャビティ用開口部Ｐにおける第１配線の表面には、キャビティ用開口部Ｐにおける第１配線の表面以外をレジストにて保護した後、無電解めっき法によりＮｉ／Ａｕ層１９を形成する。これは、シード層の剥離工程においてマイクロデバイスの接続端子となる第１配線（１６，１８）を保護するためである。ここで、例えばＮｉ膜の厚さは３μｍ、Ａｕ膜の厚さは０．５μｍとする。
また、キャビティ用開口部Ｐにおける第１配線の表面には、キャビティ用開口部Ｐにおける第１配線の表面以外をレジストにて保護した後、無電解めっき法によりＮｉ／Ａｕ層１９を形成する。これは、シード層の剥離工程においてマイクロデバイスの接続端子となる第１配線（１６，１８）を保護するためである。ここで、例えばＮｉ膜の厚さは３μｍ、Ａｕ膜の厚さは０．５μｍとする。
次に、図３（ｂ）に示すように、例えば、溶剤処理などによりレジスト膜１７を除去し、さらに、図３（ｃ）に示すように、銅層１８をマスクとしてウェットエッチングなどを行い、各銅層１８間におけるシード層１６を除去する。
これにより、シード層１６及び銅層１８からなる第１配線が形成され、キャビティ用開口部Ｐにおける第１配線の表面には、上記のようにＮｉ／Ａｕ層１９が形成されている構成となる。
これにより、シード層１６及び銅層１８からなる第１配線が形成され、キャビティ用開口部Ｐにおける第１配線の表面には、上記のようにＮｉ／Ａｕ層１９が形成されている構成となる。
次に、図４（ａ）に示すように、能動素子を有する半導体チップ２０をダイアタッチフィルム２１により固着する。
半導体チップ２０は、半導体本体２０ａの表面にパッド電極２０ｂが形成されており、パッド電極２０ｂを露出するように保護絶縁膜２０ｃが形成された構成であり、例えば、能動素子を有する電子回路を形成した半導体ウェハを、ウェハ状態で５０μｍまで研削を行い、裏面にダイアタッチフィルムをラミネートし、ダイシングにより個片化を行って形成する。
例えば、研削条件は、砥石＃２０００、スピンドル回転数２０００ｒｐｍとする。また、ラミネート条件は、圧力が１０Ｎ／ｃｍ２、温度が６５℃、スピードが１ｍ／分とする。ダイシング条件は、ブレード＃４０００を用いて、回転数が４００００ｒｐｍ、送り速度が１０ｍｍ／秒とする。また、搭載は荷重が１．６Ｎ、温度が１６０℃、時間が２．０秒とする。
半導体チップ２０は、半導体本体２０ａの表面にパッド電極２０ｂが形成されており、パッド電極２０ｂを露出するように保護絶縁膜２０ｃが形成された構成であり、例えば、能動素子を有する電子回路を形成した半導体ウェハを、ウェハ状態で５０μｍまで研削を行い、裏面にダイアタッチフィルムをラミネートし、ダイシングにより個片化を行って形成する。
例えば、研削条件は、砥石＃２０００、スピンドル回転数２０００ｒｐｍとする。また、ラミネート条件は、圧力が１０Ｎ／ｃｍ２、温度が６５℃、スピードが１ｍ／分とする。ダイシング条件は、ブレード＃４０００を用いて、回転数が４００００ｒｐｍ、送り速度が１０ｍｍ／秒とする。また、搭載は荷重が１．６Ｎ、温度が１６０℃、時間が２．０秒とする。
次に、静電容量素子Ｃと搭載した半導体チップの電気的接続のための再配線を行う。
まず、図４（ｂ）に示すように、例えば、スピンコートにより感光性ポリイミドを１０μｍの膜厚で塗布して第２樹脂層２２を形成し、露光及び現像により、第１配線、上部電極１４、パッド電極２０ｂに達する開口部を形成するようにパターン加工する。また、キャビティ用開口部Ｐにおいても第２樹脂層２２を除去する。
露光、現像処理の後で、（３００℃，１時間）の硬化処理を行う。
まず、図４（ｂ）に示すように、例えば、スピンコートにより感光性ポリイミドを１０μｍの膜厚で塗布して第２樹脂層２２を形成し、露光及び現像により、第１配線、上部電極１４、パッド電極２０ｂに達する開口部を形成するようにパターン加工する。また、キャビティ用開口部Ｐにおいても第２樹脂層２２を除去する。
露光、現像処理の後で、（３００℃，１時間）の硬化処理を行う。
次に、上記と同様の工程を繰り返して、図４（ｃ）に示すように、シード層２３及び銅層２４からなる第２配線を積層させる。
ここでは、例えば、全面にＴｉとＣｕを堆積してシード層２３を形成し、第２配線形成領域を開口するレジスト膜をパターン形成し、シード層２３を一方の電極とする電解メッキ処理により銅層２４を形成し、レジスト膜を除去し、さらに銅層２４をマスクとしてウェットエッチングを行い、銅層２４間のシード層２３を除去する。
ここでは、例えば、全面にＴｉとＣｕを堆積してシード層２３を形成し、第２配線形成領域を開口するレジスト膜をパターン形成し、シード層２３を一方の電極とする電解メッキ処理により銅層２４を形成し、レジスト膜を除去し、さらに銅層２４をマスクとしてウェットエッチングを行い、銅層２４間のシード層２３を除去する。
次に、図５（ａ）に示すように、例えば、スピンコートにより感光性ポリイミドを１０μｍの膜厚で塗布して第３樹脂層２５を形成し、露光及び現像により、第２配線に達する開口部を形成するようにパターン加工する。また、キャビティ用開口部Ｐにおいても第３樹脂層２５を除去する。露光、現像処理の後で、（３００℃，１時間）の硬化処理を行う。
次に、上記と同様の工程を繰り返して、図５（ｂ）に示すように、シード層２６及び銅層２７からなる第３配線を積層させる。
ここでは、例えば、全面にＴｉとＣｕを堆積してシード層２６を形成し、第３配線形成領域を開口するレジスト膜をパターン形成し、シード層２６を一方の電極とする電解メッキ処理により銅層２７を形成し、レジスト膜を除去する。シード層２６は、次工程で導電性ポストを形成する電解メッキ処理工程においても用いるので、エッチングせずにおく。
ここでは、例えば、全面にＴｉとＣｕを堆積してシード層２６を形成し、第３配線形成領域を開口するレジスト膜をパターン形成し、シード層２６を一方の電極とする電解メッキ処理により銅層２７を形成し、レジスト膜を除去する。シード層２６は、次工程で導電性ポストを形成する電解メッキ処理工程においても用いるので、エッチングせずにおく。
次に、図５（ｃ）に示すように、例えば、フォトリソグラフィー工程により導電性ポストの形成領域を開口するパターンでレジスト膜をパターン形成し、さらにシード層２６を一方の電極とする電解メッキ処理により、第３配線に接続するように、銅からなる導電性ポスト２８を形成する。
この工程においては、キャビティ用開口部Ｐの側面を構成するような導電性ポスト２８ａも同時に形成する。これは、マイクロデバイスが搭載される領域を囲んでリング状に形成する。
この工程においては、キャビティ用開口部Ｐの側面を構成するような導電性ポスト２８ａも同時に形成する。これは、マイクロデバイスが搭載される領域を囲んでリング状に形成する。
次に、キャビティ用開口部Ｐに搭載するマイクロデバイスの形成方法について説明する。
まず、図６（ａ）に示すように、半導体ウェハ３０に、ＭＥＭＳ、ＳＡＷ素子、Ｆ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子３０ｆを形成する。また、機能素子３０ｆなどに接続して、印刷法又はディスペンス法で機能面に銀ペーストを印刷してバンプ３１を形成する。
まず、図６（ａ）に示すように、半導体ウェハ３０に、ＭＥＭＳ、ＳＡＷ素子、Ｆ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子３０ｆを形成する。また、機能素子３０ｆなどに接続して、印刷法又はディスペンス法で機能面に銀ペーストを印刷してバンプ３１を形成する。
次に、図６（ｂ）に示すように、機能面を被覆してダイシング保護テープＳ１をラミネートし、図６（ｃ）に示すように、ダイシングラインにおいてダイシング保護テープＳ１側から途中の深さまでハーフダイシングＨＤする。
次に、図７（ａ）に示すように、バックグラインド保護テープＳ２を保護テープＳ２をダイシング保護テープＳ１上に重ねてラミネートし、図７（ｂ）に示すように半導体ウェハ３０の裏面から研削する。このとき、ハーフダイシングＨＤした位置より深く研削する。
次に、例えば表面からＵＶ照射と１００℃のオーブン加熱することで、ダイシング保護テープからの剥離を行い、以上の工程により、図７（ｃ）に示すように、ダイシングラインにおいて個々の半導体チップ３０ａに分割しながら、薄型化が実現されたマイクロデバイスＭが形成できる。
次に、例えば表面からＵＶ照射と１００℃のオーブン加熱することで、ダイシング保護テープからの剥離を行い、以上の工程により、図７（ｃ）に示すように、ダイシングラインにおいて個々の半導体チップ３０ａに分割しながら、薄型化が実現されたマイクロデバイスＭが形成できる。
次に、図８（ａ）に示すように、上記のマイクロデバイスＭを、キャビティ用開口部Ｐ内において、機能面がキャビティ用開口部Ｐと対向するようにマウントする。
このとき、マイクロデバイスのバンプ３１の外周部において、Ｂステージのエポキシ樹脂をディスペンス又は印刷法で塗布し、封止層３２ａを予め形成しておく。
このとき、マイクロデバイスのバンプ３１の外周部において、Ｂステージのエポキシ樹脂をディスペンス又は印刷法で塗布し、封止層３２ａを予め形成しておく。
次に、図８（ｂ）に示すように、キャビティ用開口部Ｐ内において、マイクロデバイスＭのバンプ３１が第１配線（１６，１８）の表面のＮｉ／Ａｕ層１９に接続するように熱圧着させる。
このとき、封止層３２ａを適度な供給量としておくことで、機能面と第１電極の間隙からはみだし、マイクロデバイスＭの側面及び／または機能面の外周端部と、キャビティ用開口部Ｐを構成する導電性ポスト２８ａの内壁面とを封止する状態となる。この状態で硬化させることにより、封止層３２が形成できる。封止層３２により、マイクロデバイスＭの機能面が封止されたキャビティの内面を構成することになる。
この工程において、導電性ポスト２８ａは樹脂を塞き止める役目と有する。
このとき、封止層３２ａを適度な供給量としておくことで、機能面と第１電極の間隙からはみだし、マイクロデバイスＭの側面及び／または機能面の外周端部と、キャビティ用開口部Ｐを構成する導電性ポスト２８ａの内壁面とを封止する状態となる。この状態で硬化させることにより、封止層３２が形成できる。封止層３２により、マイクロデバイスＭの機能面が封止されたキャビティの内面を構成することになる。
この工程において、導電性ポスト２８ａは樹脂を塞き止める役目と有する。
上記の封止の工程を、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気で行うことにより、キャビティＶ内を、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気にそれぞれ保持することができる。
次に、図９（ａ）に示すように、例えば、導電性ポスト２８の外周部において第１絶縁層の上面及び、マイクロデバイスＭの機能面を除く面を被覆して、マイクロデバイスＭと第１絶縁層の上層に、半導体装置が実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層（第２絶縁層）４０を形成する。
次に、図９（ｂ）に示すように、例えば、バッファ層４０の上面から研削を行い、導電性ポスト２８の頂部を露出させる。条件は、例えば＃６００のホイールを用いて３５００ｒｐｍ，０．５ｍｍ／秒とする。
次に、図９（ｃ）に示すように、例えば、露出した導電性ポスト２８上にはんだボールまたははんだペーストにてバンプ（突起電極）４１を形成する。
次に、ダイシングラインにおいてダイシングを行うことで、図１に示すような構成の半導体装置を製造することができる。
上記の本実施形態に係る半導体装置の製造方法によれば、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子が、キャビティ用開口部Ｐ内の他の部材に接することなく気密封止して組み込み、キャビティを従来より小さくできるので小型化や薄型化して製造することが可能であり、積層する絶縁層、マイクロデバイス及び導電性ポストの表面及び封止層などでキャビティを構成するので、製造するときにキャビティを構成するための基板を予め用意する必要がなく、製造コストや製造時間を削減できる。
また、薄型個片化した半導体素子埋め込み型で、中空構造を有するウェーハレベルＳｉＰ形態の半導体装置の製造方法において、ＭＥＭＳ素子の薄型化が実現し、能動素子を有する半導体チップ同様に埋め込み可能となる。
第２実施形態
本実施形態は、第１実施形態の半導体装置の製造方法において、封止層の形成方法を変更した形態である。
即ち、第１実施形態においてはマイクロデバイスの機能面に封止層を形成した状態でキャビティ用開口部内にマウントしたが、本実施形態においては、まず、図１０（ａ）に示すように、マイクロデバイスＭの機能面に封止層を形成しない状態でキャビティ用開口部Ｐ内にマウントし、次に、図１０（ｂ）に示すように、マイクロデバイスＭの外周縁部を被覆するように、ディスペンサＤＳにより封止樹脂を供給して封止層３２を形成する。
このとき、封止樹脂として紫外線硬化タイプの樹脂を使用し、供給しながら紫外線を照射することで、樹脂が機能素子に達する前に固化させて、機能素子がキャビティ用開口部Ｐ内の他の部材に接することなく封止することが可能となる。
本実施形態は、第１実施形態の半導体装置の製造方法において、封止層の形成方法を変更した形態である。
即ち、第１実施形態においてはマイクロデバイスの機能面に封止層を形成した状態でキャビティ用開口部内にマウントしたが、本実施形態においては、まず、図１０（ａ）に示すように、マイクロデバイスＭの機能面に封止層を形成しない状態でキャビティ用開口部Ｐ内にマウントし、次に、図１０（ｂ）に示すように、マイクロデバイスＭの外周縁部を被覆するように、ディスペンサＤＳにより封止樹脂を供給して封止層３２を形成する。
このとき、封止樹脂として紫外線硬化タイプの樹脂を使用し、供給しながら紫外線を照射することで、樹脂が機能素子に達する前に固化させて、機能素子がキャビティ用開口部Ｐ内の他の部材に接することなく封止することが可能となる。
上記の本実施形態に係る半導体装置は、第１実施形態の半導体装置と同様に、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスが気密封止して組み込まれてなり、キャビティが従来より小さくなって小型化や薄型化が可能であり、積層する樹脂層とマイクロデバイスの表面でキャビティが構成されているのでキャビティを構成するための基板を予め用意する必要がなく、製造コストや製造時間を削減できる。
第３実施形態
上記の実施形態では、図面上、機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスとして特に構造を明示していなかったが、例えば、図１１に示す構造のＭＥＭＳ、図１２に示す構造のＦ−ＢＡＲや、ＳＡＷ素子などを備えたマイクロデバイスを内蔵するようにしてもよい。
上記の実施形態では、図面上、機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスとして特に構造を明示していなかったが、例えば、図１１に示す構造のＭＥＭＳ、図１２に示す構造のＦ−ＢＡＲや、ＳＡＷ素子などを備えたマイクロデバイスを内蔵するようにしてもよい。
図１１は、ＭＥＭＳの一例の構成を示す模式断面図である。
例えば、デバイス基板５０に、可動部を有する部材５１が形成された構成となっている。
例えば、デバイス基板５０に、可動部を有する部材５１が形成された構成となっている。
図１２は、Ｆ−ＢＡＲの一例の構成を示す模式断面図である。
例えば、デバイス基板５０に、下部電極５２、圧電膜５３および上部電極５４の積層体からなる弾性共振膜が形成され、共振膜と基板の間に所定の共振領域を構成する空隙５５が形成されている。
下部電極５２および上部電極５４は、例えばＡｌ、Ｐｔ、Ａｕ、Ｃｕ、Ｗ、Ｍｏ、Ｔｉなどの導電性材料からなり、例えば０．１〜０．５μｍの膜厚で形成されている。
また、圧電膜５３は窒化アルミニウムや酸化亜鉛などの圧電材料からなり、ｃ軸に高配向した緻密な膜となっており、優れた圧電特性と弾性特性を備えた圧電膜であり、例えば１．５μｍ以下の膜厚で形成されている。
空隙５５は、下部電極５２の端部に屈曲して形成された足部により支えられており、空隙５５の高さは例えば数μｍ程度である。
下部電極５２、上部電極５４および圧電膜５３の膜厚や空隙５５の高さなどは、共振周波数に合わせて適宜調整することができる。
例えば、デバイス基板５０に、下部電極５２、圧電膜５３および上部電極５４の積層体からなる弾性共振膜が形成され、共振膜と基板の間に所定の共振領域を構成する空隙５５が形成されている。
下部電極５２および上部電極５４は、例えばＡｌ、Ｐｔ、Ａｕ、Ｃｕ、Ｗ、Ｍｏ、Ｔｉなどの導電性材料からなり、例えば０．１〜０．５μｍの膜厚で形成されている。
また、圧電膜５３は窒化アルミニウムや酸化亜鉛などの圧電材料からなり、ｃ軸に高配向した緻密な膜となっており、優れた圧電特性と弾性特性を備えた圧電膜であり、例えば１．５μｍ以下の膜厚で形成されている。
空隙５５は、下部電極５２の端部に屈曲して形成された足部により支えられており、空隙５５の高さは例えば数μｍ程度である。
下部電極５２、上部電極５４および圧電膜５３の膜厚や空隙５５の高さなどは、共振周波数に合わせて適宜調整することができる。
本発明は上記の実施形態に限定されない。
例えば、ＭＥＭＳの他、ＳＡＷ素子やＦ−ＢＡＲなどの機能素子を有するマイクロデバイスを内蔵した半導体装置とすることも可能である。
樹脂層や配線を積層させる層数は実施形態に限らず、何層であってもよい。
静電容量素子やインダクタンス、電気抵抗素子などの受像素子を適宜組み込むことが可能である。さらに、トランジスタなどの能動素子が形成された半導体チップを適宜組み込むことが可能である。
ＳｉＰを構成する能動素子としては、内蔵する半導体チップに形成されていても、半導体装置全体の基板に形成されていてもよい。
基板に形成された第１配線とＭＥＭＳの接合は、Ａｇ／Ａｕ熱圧着方式だけでなく、ＵＳ接合、Ｃ４，ＳＢＢなど、多様な構造でも適用でき、ウェーハレベルＳｉＰの構造を変える必要がない。どのような接合方法にも対応可能である。
その他、本発明の観点を逸脱しない範囲で、種々の変更が可能である。
例えば、ＭＥＭＳの他、ＳＡＷ素子やＦ−ＢＡＲなどの機能素子を有するマイクロデバイスを内蔵した半導体装置とすることも可能である。
樹脂層や配線を積層させる層数は実施形態に限らず、何層であってもよい。
静電容量素子やインダクタンス、電気抵抗素子などの受像素子を適宜組み込むことが可能である。さらに、トランジスタなどの能動素子が形成された半導体チップを適宜組み込むことが可能である。
ＳｉＰを構成する能動素子としては、内蔵する半導体チップに形成されていても、半導体装置全体の基板に形成されていてもよい。
基板に形成された第１配線とＭＥＭＳの接合は、Ａｇ／Ａｕ熱圧着方式だけでなく、ＵＳ接合、Ｃ４，ＳＢＢなど、多様な構造でも適用でき、ウェーハレベルＳｉＰの構造を変える必要がない。どのような接合方法にも対応可能である。
その他、本発明の観点を逸脱しない範囲で、種々の変更が可能である。
本発明の半導体装置は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に可動部または振動子を持つ半導体素子を有する半導体装置に適用できる。
本発明の半導体装置の製造方法は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に可動部または振動子を持つ半導体素子を有する半導体装置を製造するのに適用できる。
本発明の半導体装置の製造方法は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に可動部または振動子を持つ半導体素子を有する半導体装置を製造するのに適用できる。
１０…基板、１１…下地絶縁膜、１２…下部電極、１３…絶縁膜、１４…上部電極、１５…第１樹脂層、１６…シード層、１７…レジスト膜、１８…銅層、１９…Ｎｉ／Ａｕ層、２０…半導体チップ、２０ａ…半導体本体、２０ｂ…パッド電極、２０ｃ…保護絶縁膜、２１…ダイアタッチフィルム、２２…第２樹脂層、２３…シード層、２４…銅層、２５…第３樹脂層、２６…シード層、２７…銅層、２８，２８ａ…導電性ポスト、３０…基板、３０ｆ…機能素子、３１…バンプ、３２…封止層、４０…バッファ層（第２絶縁膜）、４１…バンプ、５０…デバイス基板、５１…部材、５２…下部電極、５３…圧電膜、５４…上部電極、５５…空隙、Ｓ１…ダイシング保護テープ、Ｓ２…グラインド保護テープ、ＨＤ…ハーフダイシング、Ｍ…マイクロデバイス、ＤＳ…ディスペンサ
Claims (6)
- 半導体素子が形成された半導体基板と、
前記半導体基板上にキャビティ用開口部を有するように形成された第１絶縁層と、
前記半導体基板に、前記キャビティ用開口部の側面を構成するように形成された導電性ポストと、
機能面に可動部または振動子が形成された機能素子を有し、前記キャビティ用開口部内において、前記機能面が前記キャビティ用開口部内における他の部材から所定の距離をもって離間するようにしてマウントされたマイクロデバイスと、
少なくとも前記マイクロデバイスの側面及び前記機能面の外周端部のいずれかと、前記キャビティ用開口部の内壁面とを封止して、前記機能面が封止されたキャビティの内面を構成するように形成された封止層と、
前記マイクロデバイスの前記機能面を除く面を被覆して、前記マイクロデバイスと前記第１絶縁層の上層に形成された第２絶縁層と、
前記第１絶縁層及び前記第２絶縁層中に埋め込まれて形成された配線と
を有し、
前記配線に接続するように、前記第１絶縁層に半導体チップが埋め込まれている
半導体装置。 - 前記キャビティが、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気に保持されている
請求項１に記載の半導体装置。 - 前記マイクロデバイスの前記機能面にバンプが形成されており、
前記キャビティ用開口部内において前記半導体基板に電極が形成されており、
前記キャビティ内において前記バンプと前記電極が接合している
請求項１または２に記載の半導体装置。 - 半導体基板に半導体素子を形成する工程と、
前記半導体基板上にキャビティ用開口部を有するように第１絶縁層を形成する工程と、
前記半導体基板に、前記キャビティ用開口部の側面を構成するように導電性ポストを形成する工程と、
機能面に可動部または振動子が形成された機能素子を有するマイクロデバイスを、前記キャビティ用開口部内において、前記機能面が前記キャビティ用開口部内における他の部材から所定の距離をもって離間するようにしてマウントする工程と、
少なくとも前記マイクロデバイスの側面及び前記機能面の外周端部のいずれかと、前記キャビティ用開口部の内壁面とを封止して、前記機能面が封止されたキャビティの内面を構成するように封止層を形成する工程と、
前記マイクロデバイスの前記機能面を除く面を被覆して、前記マイクロデバイスと前記第１絶縁層の上層に第２絶縁層を形成する工程と
を有し、
前記第１絶縁層を形成する工程及び前記第２絶縁層を形成する工程において、前記第１絶縁層及び前記第２絶縁層中に配線を埋め込んで形成し、
少なくとも前記第１絶縁層を形成する工程において、前記配線に接続するように、前記第１絶縁層に半導体チップを埋め込む
半導体装置の製造方法。 - 前記機能面と前記キャビティ用開口部の内面とで構成される前記キャビティが、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気に保持されるように、前記マイクロデバイスをマウントする工程を真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気下で行う
請求項４に記載の半導体装置の製造方法。 - 前記マイクロデバイスの前記機能面にバンプを形成する工程をさらに有し、
前記キャビティ用開口部内となる位置において前記半導体基板に電極を形成する工程をさらに有し、
前記マイクロデバイスをマウントする工程において、前記機能面と前記キャビティ用開口部の内面とで形成するキャビティの領域内において前記バンプと前記電極を接合する
請求項４または５に記載の半導体装置の製造方法。
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