以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
図1は本実施の形態における半導体チップCHP(半導体装置)の構成を示した平面図である。本実施の形態における半導体チップCHPは、LCDドライバである。図1において、半導体チップCHPは、例えば細長い長方形状(矩形形状)に形成された半導体基板1Sを有しており、その主面には、例えば液晶表示装置を駆動するLCDのドライバが形成されている。このLCDドライバは、LCDを構成するセルアレイの各画素に電圧を供給して液晶分子の向きを制御する機能を有しており、ゲート駆動回路、ソース駆動回路、液晶駆動回路、グラフィックRAM(Random Access Memory)および周辺回路などを有している。これらの機能は、半導体基板1Sに形成される半導体素子および配線によって実現されている。まず、この半導体チップCHPの表面構成について説明する。
半導体チップCHPは、一対の短辺と一対の長辺を有する長方形形状をしており、一対の長辺のうち1つの長辺(図1では下側の辺)に沿ってバンプ電極BP1が配置されている。これらのバンプ電極BP1は、一直線上に配置されている。バンプ電極BP1は、半導体チップCHPの内部に形成されている半導体素子および配線からなる集積回路(LCDドライバ)に接続する外部接続端子として機能する。特に、バンプ電極BP1は、デジタル入力信号用またはアナログ入力信号用のバンプ電極である。
次に、一対の長辺のうちもう1つの長辺(図1では上側の辺)に沿ってバンプ電極BP2が配置されている。これらのバンプ電極BP2は、長辺に沿って2列に配置されており、長辺に沿った2列が千鳥状に配置されている。これにより、バンプ電極BP2を高密度に配置することができる。これらのバンプ電極BP2も半導体基板1Sの内部に形成される集積回路と外部とを接続する外部接続端子として機能する。特に、バンプ電極BP2は、LCDドライバからの出力信号用のバンプ電極である。
このように半導体チップCHPの外周を構成する一対の長辺には、バンプ電極BP1とバンプ電極BP2が形成されていることになる。このとき、バンプ電極BP1の数に比べてバンプ電極BP2の数が多くなっているため、バンプ電極BP1は長辺に沿って一直線状に形成されているのに対し、バンプ電極BP2は長辺に沿って千鳥状に配置されている。これは、バンプ電極BP1がLCDドライバに入力される入力信号用のバンプ電極であるのに対し、バンプ電極BP2がLCDドライバから出力される出力信号用のバンプ電極であるからである。すなわち、LCDドライバに入力される入力信号は、シリアルデータであるため、外部接続端子であるバンプ電極BP1の数はそれほど多くならない。これに対し、LCDドライバから出力される出力信号は、パラレルデータであるため、外部接続端子であるバンプ電極BP2の数が多くなるのである。つまり、出力信号用のバンプ電極BP2は、液晶表示素子を構成する個々のセル(画素)に対して設けられているため、セルの個数に相当する数だけバンプ電極BP2が必要となるのである。したがって、入力信号用のバンプ電極BP1に比べて出力信号用のバンプ電極BP2は数が多くなる。このため、入力信号用のバンプ電極BP1は、長辺に沿って一直線状に配置することができるが、出力信号用のバンプ電極BP2は、長辺に沿って千鳥状に配置して数を増やしている。
なお、図1では、半導体チップCHPを構成する一対の長辺に沿ってバンプ電極BP1とバンプ電極BP2を配置しているが、さらに、一対の長辺の他に一対の短辺に沿ってもバンプ電極を配置することもできる。
次に、バンプ電極BP1およびバンプ電極BP2の詳細について説明する。バンプ電極BP1およびバンプ電極BP2は、短辺と長辺からなる長方形形状(矩形形状)をしており、バンプ電極BP1およびバンプ電極BP2のそれぞれの長辺を半導体チップCHPの短辺方向に向けた状態で、少なくとも半導体チップCHPの長辺方向に並んで配置されている。そして、半導体チップCHPに形成されているバンプ電極BP1およびバンプ電極BP2は、一般用途に使用されるバンプ電極に比べて大きさ(面積)が大きくなっている。すなわち、LCDドライバに使用される半導体チップCHPにおいては、表面に占めるバンプ電極BP1およびバンプ電極BP2の面積の割合が大きくなっている。これは、後述するように、LCDドライバである半導体チップCHPを液晶表示装置のガラス基板に異方性導電フィルムを介して実装する際における接続信頼性を確保するためである。したがって、一般用途に用いられる半導体チップでは、半導体素子が形成されているアクティブ領域上にバンプ電極を形成してはいないが、LCDドライバに用いられる半導体チップCHPでは、アクティブ領域上にもバンプ電極BP1およびバンプ電極BP2が形成されている。
次に、半導体チップCHPの表面にはバンプ電極BP1が形成されているが、このバンプ電極BP1の下層に形成されている最上層配線層とバンプ電極BP1との配置関係について説明する。図2は、図1の領域Rを拡大した図である。図2において、半導体チップの長辺方向に沿ってバンプ電極BP1が並んで配置されている。図2では、隣接する2つのバンプ電極BP1が示されている。このバンプ電極BP1は、半導体チップに形成されている表面保護膜(パッシベーション膜)上に形成されており、表面保護膜の下層には、最上層配線層が形成されている。図2においては、表面保護膜の図示は省略しており、表面保護膜の下層に形成されている最上層配線層とバンプ電極BP1との配置関係がわかるようにしている。
図2に示すように、バンプ電極BP1は、最上層配線層に形成されているパッドPDと接続されている。そして、バンプ電極BP1は、このパッドPDよりも大きく形成されており、バンプ電極BP1直下の最上層配線層には、パッドPD以外の配線L1が配置されている。すなわち、バンプ電極BP1直下には、半導体チップの長辺方向に沿って配線L1が延在している。このように、バンプ電極BP1の大きさがパッドPDの大きさよりも大きくなっており、バンプ電極BP1の直下にある多層配線層の最上層には、スペースが確保されることになる。このことから、このスペースに配線L1を配置することが可能となり、バンプ電極BP1直下のスペースを有効に活用することができる。このように、バンプ電極BP1よりもパッドPDを小さくすることにより、バンプ電極BP1下にパッドPD以外の配線L1を配置することができるようになるため、半導体チップ(LCDドライバ)の小型化を図ることができる。配線L1は、例えば、電源配線や信号配線とすることができる。
しかし、発明が解決しようとする課題で説明したように、バンプ電極BP1の直下に配線L1を形成すると、配線L1とスペースによる段差が表面保護膜に反映され、その表面保護膜の凹凸上にバンプ電極BP1が形成されることになる。この結果、バンプ電極BP1の表面が平坦ではなく凹凸形状になる。バンプ電極BP1の表面が凹凸形状となると、半導体チップをガラス基板に実装する場合に不都合が生じることになる。したがって、バンプ電極BP1の表面を平坦化する必要がある。
そこで、本実施の形態では、図2に示すように、配線L1と同層の最上層配線層にダミーパターンDPを形成している。例えば、図2では、ダミーパターンDPを配線L1と隣接する領域に敷き詰めるように配置している。特に、複数の配線L1に挟まれたスペースにダミーパターンDPを配置している。これにより、バンプ電極BP1直下にあるスペースをダミーパターンDPによって充填することができる。つまり、バンプ電極BP1直下の最上層配線層には、複数の配線L1と、これらの配線L1の間に形成されているダミーパターンDPが設けられていることになる。したがって、バンプ電極BP1の下層(最上層配線層)に発生する配線L1とスペース間の段差を緩和することができる。なぜなら、バンプ電極BP1の下層(最上層配線層)に形成されるスペースに配線L1と同程度の高さを有するダミーパターンDPを形成しているので、配線L1とダミーパターンDPにより、バンプ電極BP1の下層(最上層配線層)の段差が緩和されるからである。
最上層配線層には、バンプ電極BP1の直下に、配線L1と並行するようにダミーパターンDPが配置されているが、さらに、バンプ電極BP1の直下ではない領域にもダミーパターンDPが形成されている。つまり、バンプ電極BP1と平面的に重ならない領域にも配線L1に隣接するようにダミーパターンDPが配置されている。バンプ電極BP1の直下領域のスペースにダミーパターンDPを形成することは、バンプ電極BP1の直下領域における配線L1とスペースによる段差を解消するために必要な構成と考えられる。これに対し、バンプ電極BP1と平面的に重ならない領域にも配線L1と隣接するようにダミーパターンDPを形成することに利点があるのか疑問となる。しかし、バンプ電極BP1の直下領域ではなくても、配線L1とスペースの間には段差が生じることになる。この段差がバンプ電極BP1の近傍で発生すると、バンプ電極BP1の平坦性に影響を及ぼすことになるのである。このため、バンプ電極BP1の下層(最上層配線層)だけでなく、バンプ電極BP1から所定距離だけ離れた周辺領域にもダミーパターンDPを敷き詰めで、確実にバンプ電極BP1の平坦性を確保するように構成しているのである。
次に、ダミーパターンDPの配列レイアウトについて説明する。図3は、ダミーパターンDPの配列パターンを示す図である。図3に示すように、個々のダミーパターンDPは、短辺と長辺を有する長方形形状(矩形形状)をしており、このダミーパターンDPが紙面の上下左右方向に複数並ぶことにより、スペース(空間)を埋めている。個々のダミーパターンDPの長辺の長さは、例えば、5.0μmであり、短辺の長さは、例えば、0.8μmとなっている。したがって、配線L1の幅が、例えば、20μm〜30μmであることを考えると、個々のダミーパターンDPの短辺幅と長辺幅のどちらも配線L1の幅よりも小さくなっていることがわかる。すなわち、個々のダミーパターンDPの大きさは非常に小さくなっていることがわかる。このことから、複数の配線L1間に形成されるスペースが配線L1の幅よりも小さい場合であっても、ダミーパターンDPをその小さな空間に敷き詰めることが可能となる。したがって、非常に小さなスペースもダミーパターンDPで埋め込むことができるので、最上層配線層の平坦性を充分に確保することができるのである。特に、図3に示すように、ダミーパターンDP自体の大きさも小さいが、複数のダミーパターンDPを並べる間隔も、例えば、0.6μmと小さくなっている。すなわち、ダミーパターンDPの間隔は、ダミーパターンDP自体の短辺の長さよりも小さくなっており、高密度にスペースを埋め込むことができるように構成されていることがわかる。
図4は、図2とは異なるダミーパターンDPの配置例を示す図である。図4に示すように、バンプ電極BP1の下層(最上層配線層)は、複数の配線L1で占有されている。すなわち、バンプ電極BP1の下層(最上層配線層)には、ダミーパターンDPを配置するスペースは確保されておらず、複数の配線L1が高密度に配置されている。したがって、図4に示す構成では、バンプ電極BP1の下層(最上層配線層)に段差の問題は生じないと考えられる。しかし、図4に示すように、バンプ電極BP1の直下領域を充填するように、配線L1が形成されていても、バンプ電極BP1と平面的に重ならない周辺領域には、配線L1が形成されていない。つまり、バンプ電極BP1の周辺領域においては、最上層配線層に配線L1が形成されている領域とスペースとなっている領域が存在することになる。このため、配線L1とスペースによる高低差に起因する段差が発生する。バンプ電極BP1の直下領域に段差を抑制することが、バンプ電極BP1の平坦性を確保する観点から重要である。しかし、バンプ電極BP1の周辺領域に段差が生じてもその段差がバンプ電極BP1の平坦性に影響するので、バンプ電極BP1の周辺領域においても、最上層配線層の段差を抑制する必要がある。このことから、図4に示す構成においても、配線L1に隣接する領域(バンプ電極BP1の周辺領域)にもダミーパターンDPを形成している。これにより、バンプ電極BP1の周辺領域においても、最上層配線層の段差を緩和することができ、最上層配線層の上部に形成されるバンプ電極BP1の平坦性を確実に確保することができる。図2および図4に示す構成を考えると、バンプ電極BP1の直下領域の配線L1とスペースが存在する場合には、このスペースを充填するようにダミーパターンDPを敷き詰めることが最も効果的であるが、バンプ電極BP1の直下領域ではなく、バンプ電極BP1から一定距離内にある周辺領域においても、最上層配線層にダミーパターンDPを形成することが有用であることがわかる。なお、バンプ電極BP1とこのバンプ電極BP1の下層(最上層配線層)に形成されているダミーパターンDPとの配置関係について説明しているが、バンプ電極BP2とダミーパターンDPとの配置関係も同様になっている。
続いて、ダミーパターンDPの構成を断面図で説明する。図5は、図2のA−A線で切断した断面図である。図5では、最上層配線層を含む多層配線層の上部の構造だけを図示しており、最上層配線層よりも下層の構造については省略している。
図5に示すように、層間絶縁膜である酸化シリコン膜40上に配線42が形成されている。この配線42は、プラグ43によって、さらに下層の配線と接続される。図5では、酸化シリコン膜40に形成されたプラグ43以下の配線および半導体素子の図示は省略しているが、配線42の下層には多層配線およびMISFETなどの半導体素子が形成されている。配線42を覆うように層間絶縁膜が形成されている。層間絶縁膜は、酸化シリコン膜20と、この酸化シリコン膜20上に形成されたTEOS(Tetra Ethyl Ortho Silicate)を材料とする酸化シリコン膜21より構成されている。この層間絶縁膜上に最上層配線層が形成されている。最上層配線層は、パッドPDと、配線L1と、ダミーパターンDPより構成されている。パッドPD、配線L1およびダミーパターンDPは同一の導体膜をパターニングすることにより形成されており、それぞれの厚さは同じである。すなわち、配線L1の高さとダミーパターンDPの高さとはほぼ同じである。パッドPDは、酸化シリコン膜20および酸化シリコン膜21を貫通するプラグ41によって配線42と電気的に接続されている。すなわち、パッドPDは、配線42およびその下層配線を介して半導体素子と電気的に接続されている。そして、この最上層配線層を覆うように、酸化シリコン膜22aが形成されており、この酸化シリコン膜22a上に、TEOSを材料とする酸化シリコン膜23が形成されている。さらに、酸化シリコン膜23上には、窒化シリコン膜24が形成されている。これらの酸化シリコン膜22a、酸化シリコン膜23および窒化シリコン膜24によって表面保護膜(パッシベーション膜)が構成されている。表面保護膜は、半導体チップを機械的応力や不純物の侵入から保護するために設けられた膜である。このため、表面保護膜には、機械的強度や可動イオンなどの汚染不純物に対するバリア性が要求され、例えば、図5に示すように、酸化シリコン膜22a、酸化シリコン膜23および窒化シリコン膜24の積層膜から構成される。
表面保護膜には、パッドPDに達する開口部25が形成され、この開口部25に導電材料を埋め込むことによりプラグSILが形成される。このプラグSILと電気的に接続するバンプ電極BP1が表面保護膜上に形成されている。バンプ電極BP1は、例えば、UBM(Under Bump Metal)膜26と金膜28により構成されている。
バンプ電極BP1は、パッドPDよりも大きく形成されており、表面保護膜上に延在するように形成されている。このため、バンプ電極BP1には、平面的にパッドPDと重なる重複領域Xと、平面的にパッドPDと重ならない非重複領域Yを有している。この非重複領域Yの下層(最上層配線層)には、配線L1が形成されている。そして、さらに、配線L1の間にダミーパターンDPが配置されている。したがって、非重複領域Yの下層(最上層配線層)に配線L1だけが形成されている場合には、配線L1とスペースの高低差に起因する段差(凹凸)が生じて、表面保護膜はこの段差を反映して凹凸形状になる。この結果、表面保護膜上に形成されているバンプ電極BP1の表面は凹凸形状となる。しかし、本実施の形態では、配線L1の間に存在するスペースを充填するように、配線L1と同じ高さを有するダミーパターンDPが形成されているので、非重複領域Yの下層(最上層配線層)の段差を緩和することができる。このため、最上層配線層上に形成されている表面保護膜の平坦性も改善され、表面保護膜上に形成されているバンプ電極BP1の平坦性も良好となる。
つまり、本実施の形態の特徴の1つ(第1特徴点)は、バンプ電極BP1の非重複領域Yの下層(最上層配線層)に配線L1とダミーパターンDPを形成する点にあり、ダミーパターンDPが配線L1と同じ高さを有し、かつ、配線L1間のスペースに配置されることで、最上層配線層の段差が緩和される。この結果、バンプ電極BP1の平坦性を向上できる効果が得られる。したがって、本実施の形態では、バンプ電極BP1の非重複領域Yの下層(最上層配線層)に電源配線や信号配線よりなる配線L1を配置することができる結果、サイズの大きなバンプ電極BP1の直下領域を有効活用することができる。さらに、非重複領域Yの下層(最上層配線層)に配線L1を配置することにより生じるバンプ電極BP1の平坦性の劣化を、配線L1間のスペースをダミーパターンDPで充填することにより改善している。このように、本実施の形態1では、半導体チップの小型化を推進できるとともに、バンプ電極BP1の平坦性を向上することができるので、さらに、半導体チップと実装基板との接続信頼性を向上することができる。
さらに、本実施の形態の特徴の1つ(第2特徴点)は、表面保護膜に対して平坦化処理を実施している点にある。上述したように、最上層配線層に配線L1とともにダミーパターンDPを形成することにより、最上層配線層に発生する凹凸を緩和することができる。しかし、図5に示すように、最上層配線層を覆うように形成される酸化シリコン膜22aの表面には、多少の凹凸が残存することになる。そこで、表面保護膜のさらなる平坦化を実現するために、酸化シリコン膜22a上に、TEOSを材料とする酸化シリコン膜23を形成している。そして、この酸化シリコン膜23の表面を、例えば、化学的機械的研磨法(CMP:Chemical Mechanical Polishing)により研磨することにより平坦化する。これにより、表面保護膜の一部を構成する酸化シリコン膜23の表面を平坦化することができる。つまり、最上層配線層上に酸化シリコン膜22aを形成した後、この酸化シリコン膜22a上に酸化シリコン膜23を形成し、その表面を平坦化することで、表面保護膜の平坦性を一段と向上することができる。そして、酸化シリコン膜23上には窒化シリコン膜24が形成されるが、窒化シリコン膜24は、CMP法によって平坦化された酸化シリコン膜23上に形成されるので、平坦化された状態を維持する。このようにして、最上層配線層を覆うように形成される表面保護膜の平坦性を確実に向上することができる。この結果、平坦化された表面保護膜上にバンプ電極BP1が形成されることになるから、バンプ電極BP1の平坦性は確保される。ここで、表面保護膜の表面は窒化シリコン膜24となっていることから、窒化シリコン膜24の下層に形成される酸化シリコン膜23ではなく、窒化シリコン膜24の表面をCMP法で研磨することも考えられる。しかし、窒化シリコン膜24の表面に対して、通常のCMP法による研磨を実施することは、窒化シリコン膜24の性質上不向きであるので、窒化シリコン膜24の下層に形成される酸化シリコン膜23の表面をCMP法で平坦化しているのである。つまり、酸化シリコン膜23は、CMP法による研磨を実施しやすい膜であるため、酸化シリコン膜23を平坦化することで、表面保護膜の平坦化を実現しているのである。
以上のことから、本実施の形態では、最上層配線層にダミーパターンDPを敷き詰めることによる第1特徴点と、最上層配線層を覆う表面保護膜をCMP法で平坦化する第2特徴点を組み合わせることにより、表面保護膜上に形成されるバンプ電極BP1の平坦化を確実に実施することができる。ただし、第1特徴点と第2特徴点を組み合わせることは必須ではなく、第1特徴点となる構成だけによってもバンプ電極BP1の平坦化を実現することができるし、第2特徴点となる構成だけによってもバンプ電極BP1の平坦化を実現することができる。
次に、図6は、図2のB−B線で切断した断面図である。図6に示すように、最上層配線層を構成するダミーパターンDPがバンプ電極BP1の配列方向に沿って並んで配置されていることがわかる。つまり、ダミーパターンDPは、配線L1(図6では図示されない)と同じ方向に延在しているが、配線L1のように1本の線で構成されているのではなく、複数のダミーパターンDPが並んで構成されているのである。個々のダミーパターンDPは、小さな矩形形状になっており、その短辺幅および長辺幅は、配線L1の幅よりも小さくなっている。このように小さな矩形形状をしたダミーパターンDPが、最上層配線層のスペースを敷き詰めるように配置されている。
ダミーパターンDPを小さな矩形形状とすることにより、以下に示す利点を得ることができる。この利点について説明する。まず、第1の利点は、最上層配線層に形成されているスペースの大きさによらず充分に埋め込むことができる点である。すなわち、最上層配線層には、複数の配線L1が形成されているが、配線L1間の間隔は小さいスペースもあれば、大きなスペースも存在する。したがって、ダミーパターンDPの大きさを配線L1の配線幅程度の大きさにすると、配線間隔の狭いスペースにダミーパターンDPを充填することができなくなる。これに対し、ダミーパターンDPの短辺幅および長辺幅を配線L1の幅よりも小さくなるような形状にすれば、比較的狭いスペースにもダミーパターンDPを充填することができるのである。さらに、ダミーパターンDPの大きさを小さくすることにより、様々な形状を有するスペースに対して、ダミーパターンDPの形状を変えることなく、スペースを複数のダミーパターンDPによって敷き詰めることができる。
さらに、ダミーパターンDPの形状を小さくする第2の利点について説明する。例えば、図7に示すように、ダミーパターンDPの大きさを大きくし、かつ、ダミーパターンDP間の間隔を広げると、ダミーパターンDPを覆うように形成される酸化シリコン膜22の表面の凹凸幅S1が大きくなる。このことは、最上層配線層に形成されるダミーパターンDPが最上層配線の凹凸を抑制する目的で設けられる観点から、望ましいとはいえない。これに対し、図8に示すように、ダミーパターンDPの大きさを小さくし、かつ、ダミーパターンDP間の間隔を狭くすると、ダミーパターンDPを覆うように形成される酸化シリコン膜22aの表面の凹凸幅S2が小さくなる。このことは、最上層配線層に形成されるダミーパターンDPが最上層配線の凹凸を抑制する目的で設けられる観点から、望ましいといえる。このことから、ダミーパターンDPを小さくし、かつ、ダミーパターンDP間の間隔を小さくすることが、バンプ電極BP1の平坦化を促進する観点から望ましいといえることがわかる。
以上では、半導体チップに形成されている入力信号用のバンプ電極BP1と最上層配線層との配置関係について説明したが、次に、出力信号用のバンプ電極BP2と最上層配線層との配置関係について説明する。出力信号用のバンプ電極BP2と最上層配線層との配置関係は、入力信号用のバンプ電極BP1と最上層配線層との配置関係と同様である。
図9は、半導体チップCHPの角部近傍を拡大した図である。図9に示すように、紙面横方向が半導体チップCHPの長辺方向を示しており、紙面縦方向は半導体チップCHPの短辺方向を示している。出力信号用のバンプ電極BP2は、半導体チップCHPの長辺方向に並んで配置されていることがわかる。特に、出力信号用のバンプ電極BP2は、千鳥状に2列で配置されている。これにより、半導体チップCHPの長辺方向に多くのバンプ電極BP2を高密度に配置することができる。
バンプ電極BP2は、長辺と短辺を有する長方形形状をしており、バンプ電極BP2の一部下の最上層配線層にパッドPDが配置されている。このパッドPDとバンプ電極BP2とは、プラグSILで電気的に接続されている。本実施の形態では、バンプ電極BP2の大きさが最も大きくなっており、このバンプ電極BP2よりも小さいパッドPDに、さらにパッドPDよりも小さなプラグSILによって接続されている。ただし、バンプ電極BP2の短辺方向の長さは、パッドPDの長さよりも細くなっている。これは、バンプ電極BP2の短辺方向の長さがパッドPDよりも長くなると、バンプ電極BP2の短辺がパッドPDの有無による最上層配線層の段差を反映して凹凸形状になるからである。つまり、バンプ電極BP2の短辺方向の形状を平坦化する観点からは、バンプ電極BP2の短辺がすべてパッドPD上に配置されるようにすることが望ましいのである。
バンプ電極BP2の長辺の下層には、パッドPDの他に配線L1およびダミーパターンDPが形成されている。バンプ電極BP2の長辺方向の長さは、パッドPDよりも遥かに大きくなっており、バンプ電極BP2直下の最上層配線層には、スペースが空いていることになる。そこで、出力信号用のバンプ電極BP2下においても、最上層配線層に形成されているスペースを有効に活用するため、配線L1が配置されている。配線L1は、例えば、電源配線や信号配線である。この配線L1は、バンプ電極BP2の直下に配置され、バンプ電極BP2が並んでいる半導体チップCHPの長辺に沿って延在するようになっている。
このようにバンプ電極BP2の直下に配線L1を形成すると、配線L1とスペースによる段差が表面保護膜に反映され、その表面保護膜の凹凸上にバンプ電極BP2が形成されることになる。この結果、バンプ電極BP2の表面が平坦ではなく凹凸形状になる。バンプ電極BP2の表面が凹凸形状となると、半導体チップをガラス基板に実装する場合に不都合が生じることになる。したがって、バンプ電極BP2の表面を平坦化する必要がある。
そこで、本実施の形態では、入力信号用のバンプ電極BP1と同様に出力信号用のバンプ電極BP2の直下にも、配線L1と同層の最上層配線層にダミーパターンDPを形成している。例えば、図9では、ダミーパターンDPを配線L1と隣接する領域に敷き詰めるように配置している。特に、複数の配線L1に挟まれたスペースにダミーパターンDPを配置している。これにより、バンプ電極BP2直下にあるスペースをダミーパターンDPによって充填することができる。つまり、バンプ電極BP2直下の最上層配線層には、複数の配線L1と、これらの配線L1の間に形成されているダミーパターンDPが設けられていることになる。したがって、バンプ電極BP2の下層(最上層配線層)に発生する配線L1とスペース間の段差を緩和することができる。なぜなら、バンプ電極BP2の下層(最上層配線層)に形成されるスペースに配線L1と同程度の高さを有するダミーパターンDPを形成しているので、配線L1とダミーパターンDPにより、バンプ電極BP2の下層(最上層配線層)の段差が緩和されるからである。
図10は、図9とは異なるダミーパターンDPの配置例を示す図である。図10に示すように、バンプ電極BP2の下層(最上層配線層)は、複数の配線L1で占有されている。すなわち、バンプ電極BP2の下層(最上層配線層)には、ダミーパターンDPを配置するスペースは確保されておらず、複数の配線L1が高密度に配置されている。したがって、図10に示す構成では、バンプ電極BP2の下層(最上層配線層)に段差の問題は生じないと考えられる。しかし、図10に示すように、バンプ電極BP2の直下領域を充填するように、配線L1が形成されていても、バンプ電極BP2と平面的に重ならない周辺領域には、配線L1が形成されていない。つまり、バンプ電極BP2の周辺領域においては、最上層配線層に配線L1が形成されている領域とスペースとなっている領域が存在することになる。このため、配線L1とスペースによる高低差に起因する段差が発生する。バンプ電極BP2の直下領域に段差を抑制することが、バンプ電極BP2の平坦性を確保する観点から重要である。しかし、バンプ電極BP2の周辺領域に段差が生じてもその段差がバンプ電極BP2の平坦性に影響するので、バンプ電極BP2の周辺領域においても、最上層配線層の段差を抑制する必要がある。このことから、図10に示す構成においても、配線L1に隣接する領域(バンプ電極BP2の周辺領域)にもダミーパターンDPを形成している。これにより、バンプ電極BP2の周辺領域においても、最上層配線層の段差を緩和することができ、最上層配線層の上部に形成されるバンプ電極BP1の平坦性を確実に確保することができる。
続いて、図9のA−A線で切断した断面図を図11に示す。図11に示すように、層間絶縁膜である酸化シリコン膜40上に配線42が形成されている。この配線42は、プラグ43によって、さらに下層の配線と接続される。図11では、酸化シリコン膜40に形成されたプラグ43以下の配線および半導体素子の図示は省略しているが、配線42の下層には多層配線およびMISFETなどの半導体素子が形成されている。配線42を覆うように層間絶縁膜が形成されている。層間絶縁膜は、酸化シリコン膜20と、この酸化シリコン膜20上に形成されたTEOS(Tetra Ethyl Ortho Silicate)を材料とする酸化シリコン膜21より構成されている。この層間絶縁膜上に最上層配線層が形成されている。最上層配線層には、パッドPDと、配線L1と、ダミーパターンDPより構成されている。パッドPD、配線L1およびダミーパターンDPは同一の導体膜をパターニングすることにより形成されており、それぞれの厚さは同じである。すなわち、配線L1の高さとダミーパターンDPの高さとはほぼ同じである。パッドPDは、酸化シリコン膜20および酸化シリコン膜21を貫通するプラグ41によって配線42と電気的に接続されている。すなわち、パッドPDは、配線42およびその下層配線を介して半導体素子と電気的に接続されている。そして、この最上層配線層を覆うように、酸化シリコン膜22aが形成されており、この酸化シリコン膜22a上に、TEOSを材料とする酸化シリコン膜23が形成されている。さらに、酸化シリコン膜23上には、窒化シリコン膜24が形成されている。これらの酸化シリコン膜22a、酸化シリコン膜23および窒化シリコン膜24によって表面保護膜(パッシベーション膜)が構成されている。
表面保護膜には、パッドPDに達する開口部25が形成され、この開口部25に導電材料を埋め込むことによりプラグSILが形成される。このプラグSILと電気的に接続するバンプ電極BP2が表面保護膜上に形成されている。バンプ電極BP2は、例えば、UBM(Under Bump Metal)膜26と金膜28により構成されている。
バンプ電極BP2は、パッドPDよりも大きく形成されており、表面保護膜上に延在するように形成されている。このため、バンプ電極BP2には、平面的にパッドPDと重なる重複領域と、平面的にパッドPDと重ならない非重複領域を有している。この非重複領域の下層(最上層配線層)には、配線L1が形成されている。そして、さらに、配線L1の間にダミーパターンDPが配置されている。したがって、非重複領域の下層(最上層配線層)に配線L1だけが形成されている場合には、配線L1とスペースの高低差に起因する段差(凹凸)が生じて、表面保護膜はこの段差を反映して凹凸形状になる。この結果、表面保護膜上に形成されているバンプ電極BP2の表面は凹凸形状となる。しかし、本実施の形態では、配線L1の間に存在するスペースを充填するように、配線L1と同じ高さを有するダミーパターンDPが形成されているので、非重複領域の下層(最上層配線層)の段差を緩和することができる。このため、最上層配線層上に形成されている表面保護膜の平坦性も改善され、表面保護膜上に形成されているバンプ電極BP2の平坦性も良好となる。
さらに、本実施の形態では、出力信号用のバンプ電極BP2下に形成されている表面保護膜に対しても平坦化処理を実施している点に特徴の1つがある。例えば、表面保護膜の一部を構成する酸化シリコン膜23の表面を、例えば、化学的機械的研磨法(CMP:Chemical Mechanical Polishing)により研磨することにより平坦化する。これにより、酸化シリコン膜23の表面を平坦化することができる。つまり、最上層配線層上に酸化シリコン膜22aを形成した後、この酸化シリコン膜22a上に酸化シリコン膜23を形成し、その表面を平坦化することで、表面保護膜の平坦性を一段と向上することができる。そして、酸化シリコン膜23上には窒化シリコン膜24が形成されるが、窒化シリコン膜24は、CMP法によって平坦化された酸化シリコン膜23上に形成されるので、平坦化された状態を維持する。このようにして、最上層配線層を覆うように形成される表面保護膜の平坦性を確実に向上することができる。この結果、平坦化された表面保護膜上にバンプ電極BP2が形成されることになるから、バンプ電極BP2の平坦性は確保される。
本実施の形態では、出力信号用のバンプ電極BP2下の最上層配線層においても、ダミーパターンDPを敷き詰めることによる第1特徴点と、最上層配線層を覆う表面保護膜をCMP法で平坦化する第2特徴点を有していることになる。
本実施の形態では、第1特徴点として、入力信号用バンプ電極BP1の直下領域と出力信号用バンプ電極BP2の直下領域の両方にダミーパターンDPを形成している。これにより、最上層配線層におけるスペースをダミーパターンで充填することができるので、最上層配線層を覆う表面保護膜の平坦性を向上することができ、この結果、表面保護膜上に形成されるバンプ電極BP1、BP2の平坦性を向上することができる。
したがって、最上層配線層に形成される配線L1と配線L1間のスペースの高低差に起因した段差を解消する観点からは、半導体チップの全体領域にわたってダミーパターンDPを形成することが望ましいといえる。つまり、最上層配線層の全面に形成されているスペースを埋めるようにダミーパターンDPを形成することが、最上層配線層を覆うように形成される表面保護膜の平坦化および表面保護膜上に形成されるバンプ電極BP1の平坦化を促進する観点から望ましいといえる。
しかし、本実施の形態では、最上層配線層の全体にわたってダミーパターンDPを形成することはしていない。例えば、図1に示すように、半導体チップCHPの最上層配線層には、ダミーパターンが形成されているダミーパターン形成領域DRと、ダミーパターンが形成されていないダミーパターン非形成領域NDRがあることがわかる。ダミーパターン形成領域DRは、バンプ電極BP1およびバンプ電極BP2から一定距離の範囲内にある領域に形成されている。これは、バンプ電極BP1とバンプ電極BP2の平坦化を実現する観点からは、最小限、バンプ電極BP1およびバンプ電極BP2の直下とその周辺領域にダミーパターンを設ければ、バンプ電極BP1およびバンプ電極BP2の平坦性に直接影響を与える最上層配線層の段差を解消できるからである。すなわち、バンプ電極BP1およびバンプ電極BP2の平坦化を実現するには、最上層配線層のすべてのスペースをダミーパターンで埋める必要はないのである。言い換えれば、ダミーパターンが形成されていないダミーパターン非形成領域NDRは、バンプ電極BP1およびバンプ電極BP2の平坦化には影響を及ぼさない範囲となっている。
このように、ダミーパターンを形成するダミーパターン形成領域DRを半導体チップCHPの全体に設けていないのは、以下に示す理由による。第1の理由は、半導体チップCHPにおける不良解析の利便性を考慮していることにある。LCDドライバである半導体チップCHPは製品として出荷されるが、不良品も出荷されることがある。その不良品を顧客から回収して不良解析を実施することが行われている。このとき、最上層配線層のスペース全体にダミーパターンが形成されていると、ダミーパターンは金属膜で形成されているので、内部を遮蔽することになる。つまり、半導体チップCHPの内部には、半導体素子や多層配線が形成されている。これらの半導体素子や多層配線に対して不良解析を実施する際、最上層配線層にダミーパターンが設けられていると、半導体チップCHPの内部に形成されている半導体素子や多層配線の不良解析の妨げになる。このことから、最上層配線層の全面にダミーパターンを形成することはしていないのである。したがって、ダミーパターンは、バンプ電極BP1およびバンプ電極BP2から一定距離の範囲内にある領域に形成されている。具体的には、バンプ電極BP1およびバンプ電極BP2のそれぞれから70μm以内の領域にだけダミーパターン形成領域DRを形成している。その他の領域は、ダミーパターンが形成されていないダミーパターン非形成領域NDRとして、不良解析の利便性向上を図っている。すなわち、本実施の形態では、バンプ電極BP1およびバンプ電極BP2の平坦性に影響を及ぼす領域(最上層配線層の一部領域)にだけダミーパターンを設けてバンプ電極BP1およびバンプ電極BP2の平坦性向上を図るとともに、それ以外の領域にはダミーパターンを形成しないことにより、不良解析の利便性向上を両立させている。
さらに、ダミーパターン形成領域DRを半導体チップCHPの全体に設けていない第2の理由について説明する。図12は、半導体チップCHPの最上層配線層に形成される配線L1とダミーパターンDPの占有率が70%以下である場合を示す図である。つまり、図12は、最上配線層に形成されるダミーパターンDPの割合が比較的低い場合を示す図である。そして、図13は、図12のA−A線で切断した一部断面におけるダミーパターンの形成過程を示す図である。図13に示すように、層間絶縁膜となる酸化シリコン膜21上には、配線L1およびダミーパターンDPを構成する導体膜が形成されており、この導体膜上にパターニングされたレジスト膜RFが形成されている。レジスト膜RFのパターニングは、配線L1およびダミーパターンDPを形成する領域にレジスト膜RFが残存するように行なわれる。このパターニングされたレジスト膜RFをマスクにした導体膜のエッチングにより、配線L1およびダミーパターンDPが形成される。このとき、ダミーパターンDPの占有率が70%以下と比較的低い場合には、エッチングで除去される導体膜の割合が高くなる。このことはエッチング面積が大きくなることを意味する。エッチング面積が大きい場合には、エッチング終了時を検出することが容易である。したがって、エッチングの終点を正確に検出することができ、配線L1およびダミーパターンDPの形状を正常に加工することが容易となる。
次に、半導体チップCHPの最上層配線層に形成される配線L1とダミーパターンDPの占有率が70%以上である場合について説明する。図14は、半導体チップCHPの最上層配線層に形成される配線L1とダミーパターンDPの占有率が70%以上である場合を示す図である。つまり、図14は、最上配線層に形成されるダミーパターンDPの割合が比較的高い場合を示す図である。そして、図15は、図14のB−B線で切断した一部断面におけるダミーパターンの形成過程を示す図である。
図15に示すように、層間絶縁膜となる酸化シリコン膜21上には、配線L1およびダミーパターンDPを構成する導体膜が形成されており、この導体膜上にパターニングされたレジスト膜RFが形成されている。レジスト膜RFのパターニングは、配線L1およびダミーパターンDPを形成する領域にレジスト膜RFが残存するように行なわれる。このパターニングされたレジスト膜RFをマスクにした導体膜のエッチングにより、配線L1およびダミーパターンDPが形成される。このとき、ダミーパターンDPの占有率が70%以上と比較的高い場合には、エッチングで除去される導体膜の割合が低くなる。このことはエッチング面積が小さくなることを意味する。エッチング面積が少なくなると、エッチングの終点検出が正確にできなくなる問題点が発生する。これは、一般的なエッチング装置で発生する現象である。一般的なエッチング装置では、エッチング面積の大小によってエッチングの終点検出の精度に差が生じるのである。
エッチング面積が小さくなることで、エッチングの終点検出がうまくできなくなると、エッチング残り、あるいは、オーバエッチングの影響により、配線L1およびダミーパターンDPの加工不良が発生する問題点が発生する。そこで、エッチングの終点検出を実際のエッチング状況から判断するのではなく、エッチング時間を管理する方法も考えられる。しかし、エッチング時間を管理しても、実際のエッチングで加工される寸法にばらつきが生じてしまうことを充分に回避することはできないのである。このため、エッチングの終点検出には、エッチング時間を管理する間接的な方法ではなく、実際のエッチング状況からエッチングの終点検出を実施する必要がある。したがって、エッチングの終点検出を精度よくしてダミーパターンの加工精度を向上する観点からは、図1に示すダミーパターン形成領域DRを半導体チップCHPの全体に設けず、最上層配線層におけるダミーパターンの占有率を低くする必要があるのである。
理由2についてさらに詳述する。図16は、例えば、酸化シリコン膜21上に形成された導体膜22をエッチングする工程を示しており、導体膜22をエッチングすることにより最上層配線層を構成する配線やダミーパターンを形成する場合を示している。この図16では、ダミーパターンの占有率が70%以下の場合を示しており、導体膜22のエッチング領域が比較的大きい場合を示している。導体膜22のエッチングでは、エッチングガスとしてBCl3やCl2などの塩素系ガスが使用される。この塩素系ガスと導体膜22を構成するアルミニウム膜を化学反応させてエッチングする。このとき、反応生成物が気化することで、アルミニウム膜が徐々に除去される。アルミニウム膜が充分に存在する場合は、アルミニウム膜とエッチングガスとの化学反応が充分に進む。このため、大量に反応生成物が生成される。この反応生成物からの発光(プラズマ発光)を検出することで、アルミニウム膜のエッチングの進行を予測することができる。すなわち、エッチングの初期段階では、アルミニウム膜が充分に存在していることから、アルミニウム膜とエッチングガスとの化学反応も充分に進み、反応生成物も多量に生成される。このため、エッチングの初期段階では、反応生成物が多量に存在することから、反応生成物から射出される光の光量も多くなる。
次に、図17は、図16に示す状態からエッチングが進行し、エッチングの終了段階を示す図である。図17に示すように、導体膜22のパターニングがほぼ終了し、導体膜22を構成するアルミニウム膜のエッチングが終了段階にある。このとき、アルミニウム膜がほとんど残存していないことから、アルミニウム膜とエッチングガスとの化学反応が図16に示す状態に比べるとかなり減少する。このため、アルミニウム膜とエッチングガスの化学反応による反応生成物の生成量も少なくなり、反応生成物から射出する光の光量も少なくなる。すなわち、エッチングの終了段階では、反応生成物から射出される光の光量が少なくなる特徴がある。このことから、反応生成物から射出される光の光量をエッチング工程でモニタリングすることによりエッチングの終点を検出することができる。つまり、反応生成物から射出される光の光量が所定量以下になれば、エッチングが終了段階にあると判断することができる。このとき、図16と図17に示すように、エッチング面積が大きい場合には、エッチングの初期段階における発光強度と、エッチングの終了段階における発光強度との差が大きくなることから、エッチングの終点検出を精度良く実施することができる。
続いて、図18は、ダミーパターンの占有率が70%以上の場合を示しており、導体膜22のエッチング領域が比較的小さい場合を示している。この場合、図18に示すように、エッチングの初期段階においてもエッチング領域が少ないことから、発光強度も小さくなる。すなわち、エッチングの初期段階では、導体膜22が充分に残存するが、レジスト膜RFで覆われていないエッチング領域の面積が非常に小さいので、アルミニウム膜とエッチングガスの化学反応はダミーパターンの占有率が70%以下の場合よりも少なくなる。このため、エッチングの初期段階でも、反応生成物が少なく、反応生成物から射出される光の強度は弱くなる。
その後、エッチングが進行し、エッチングの終了段階になる。図19は、図18に続くエッチング終了段階を示す図である。図19に示すように、導体膜22を構成するアルミニウム膜がほぼ全部除去されているので、アルミニウム膜とエッチングガスとの化学反応が少なくなり反応生成物も減少する。したがって、反応生成物から射出される光の強度も弱くなる。しかし、図18および図19に示すように、ダミーパターンの占有率が70%以上の場合には、エッチングの初期段階においても、エッチング領域が少ないことから、エッチングにより生成される反応生成物の量も少なく、この結果、反応生成物から射出される光の光量(強度)も弱い。このことは、ダミーパターンの占有率が70%以上の場合には、エッチングの初期段階と終了段階における発光強度の差がなくなることを意味している。したがって、エッチングの終点検出を明確に判断することが難しくなる。エッチングの終点検出がうまくできなくなると、エッチング残り、あるいは、オーバエッチングの影響により、配線およびダミーパターンの加工不良が発生する問題点が発生する。このような理由から、最上層配線層に必要以上のダミーパターンを形成することは避けることが望ましいのである。すなわち、エッチングの終点検出を精度よくしてダミーパターンの加工精度を向上する観点からは、図1に示すダミーパターン形成領域DRを半導体チップCHPの全体に設けず、最上層配線層におけるダミーパターンの占有率を低くする必要があるのである。
なお、導体膜22は、アルミニウム膜と、このアルミニウム膜の上下をチタン/窒化チタン膜で挟んだ構造をしている。チタン/窒化チタン膜のエッチングは、通常、反応生成物の発光強度ではなく、エッチング時間でエッチングが管理されている。したがって、アルミニウム膜の終点検出を精度よく実施できる場合には、チタン/窒化チタン膜を規定されたエッチング時間で充分に除去できるが、アルミニウム膜の終点検出が不明確であると、アルミニウム膜のエッチング残りやオーバエッチングが生じ、規定されたエッチング時間では、チタン/窒化チタン膜のエッチングにおいて、エッチング残りやオーバエッチングが発生することになる。このことから、アルミニウム膜のエッチングにおいて、終点検出を精度よく行なうことが、導体膜22を精度よく加工する観点から重要であることがわかる。
以上の理由から、最上層配線層でのダミーパターンの形成領域をバンプ電極の平坦化に必要十分な範囲に制限している。言い換えれば、必要以上に最上層配線層にダミーパターンを形成して不利益を受けることを回避している。
本実施の形態の特徴を簡単にまとめると、最上層配線層にダミーパターンを敷き詰めることによる第1特徴点と、最上層配線層を覆う表面保護膜をCMP法で平坦化する第2特徴点とがある。そして、第1の特徴点を実現するのに必要十分な範囲として、バンプ電極の直下とその周辺領域にだけダミーパターンを設けることにより、バンプ電極の平坦性に直接影響を与える最上層配線層の段差を解消している。
ここで、本実施の形態における技術的思想(第1特徴点)は、最上層配線層にダミーパターンを設けることにある。従来から通常の半導体装置では、多層配線層のうち中間配線層にダミーパターンを設けることが行なわれている。これは、多層配線層を構成する中間配線層の上部には別の配線層を設ける必要があり、中間配線層を平坦化する必要があるからである。しかし、従来の技術では、最上層配線層にダミーパターンを設けるという技術的思想はないのである。すなわち、最上層配線層上には、さらに、配線層を設ける必要がないので、最上層配線層に形成されている配線による段差を緩和するという発想がないからである。つまり、最上層配線層は高精度に平坦化する必要はなかったのである。
これに対し、本実施の形態における半導体装置は、LCDドライバを前提としている。LCDドライバでは、最上層配線層上に表面保護膜を介して形成されるバンプ電極の大きさが大きくなるという特徴がある。この構成を前提として、バンプ電極の下層(最上層配線層)を有効に活用するため、サイズの大きなバンプ電極の直下にも配線を配置する構成をとっている。この構成を前提とすると、バンプ電極の直下にある最上層配線層に配線とスペースが形成されることになり、配線とスペースの高低差に起因した段差が生じることになる。この段差が最上層配線層を覆うように形成される表面保護膜に反映して、表面保護膜の表面に凹凸が生じることになる。この結果、表面保護膜上に形成されているバンプ電極の大きさが大きいため、表面保護膜の凹凸形状を反映してバンプ電極の表面が凹凸形状となる。本実施の形態ではこのことが課題となって、最上層配線層にダミーパターンを設けてバンプ電極の表面を平坦化する構成(第1特徴点)を想到している。つまり、従来技術である中間層にダミーパターンを設ける技術的思想とは、前提となる目的および構成が異なり、単に中間層でダミーパターンを形成することが示唆されていても、本実施の形態の特徴点を容易に想到するだけの動機付けとなる発想は示唆されていないことになる。
本実施の形態における第2の特徴点(技術的思想)は、最上層配線層を覆う表面保護膜をCMP法で平坦化することにある。多層配線層のうち中間層の表面をCMP法で研磨する技術は一般的に使用されているが、これは、中間層では、上層に別の配線層を形成するめ、層間絶縁膜を平坦化する必要があるからである。しかし、従来の技術では、最上層配線層を覆うように形成される表面保護膜を平坦化するという発想はない。これは、表面保護膜上に配線層を形成する必要はないので、表面保護膜を平坦化する必要がないからである。
これに対し、本実施の形態における半導体装置は、LCDドライバを前提としている。LCDドライバでは、最上層配線層上に表面保護膜を介して形成されるバンプ電極の大きさが大きくなるという特徴がある。この構成を前提として、バンプ電極の下層(最上層配線層)を有効に活用するため、サイズの大きなバンプ電極の直下にも配線を配置する構成をとっている。この構成を前提とすると、バンプ電極の直下にある最上層配線層に配線とスペースが形成されることになり、配線とスペースの高低差に起因した段差が生じることになる。この段差が最上層配線層を覆うように形成される表面保護膜に反映して、表面保護膜の表面に凹凸が生じることになる。この結果、表面保護膜上に形成されているバンプ電極の大きさが大きいため、表面保護膜の凹凸形状を反映してバンプ電極の表面が凹凸形状となる。本実施の形態ではこのことが課題となって、表面保護膜の表面をCMP法で研磨することにより平坦化しているのである。つまり、従来技術である層間絶縁膜にCMP法による研磨を実施して、その表面を平坦化する技術的思想とは、前提となる目的および構成が異なり、単に中間層の表面をCMP法で平坦化することが示唆されていても、本実施の形態の特徴点を容易に想到するだけの動機付けとなる発想は示唆されていないことになる。
以上の構成が本実施の形態の特徴的構成である。すなわち、本実施の形態の特徴的構成は、半導体チップの最上層配線層および最上層配線層上の表面保護膜にある。半導体チップの最上層配線層の下層には配線が形成されており、さらに、この配線の下層に形成されている半導体基板には半導体素子が形成されている。本実施の形態における半導体チップは、LCDドライバである。このLCDドライバは、シリアルデータである入力信号をパラレルデータに変換して出力信号とする機能や、液晶表示素子(画素)に所定の電圧を印加するようにLCDドライバの内部で電圧値を変換するレベルシフト回路などの機能を有している。これらのLCDドライバの機能は、半導体チップに形成されているCMISFET(Complementary Metal Insulator Semiconductor Field Effect Transistor)などで実現されている。LCDドライバに形成されているCMISFETには、比較的低い動作電圧で動作する低耐圧MISFETと比較的高い動作電圧で動作する高耐圧MISFETが存在する。以下では、このCMISFETおよびその第1層配線の構成について説明する。
図20は、本実施の形態における半導体チップに形成されているCMISFETの構成を示す断面図である。図20に示すように、シリコン単結晶よりなる半導体基板1Sの表面には、素子分離領域2が形成されている。素子分離領域2によって、互いに半導体素子を形成する活性領域(アクティブ領域)が区分けされる。素子分離領域2によって区分けされた活性領域のうちnチャネル型MISFET形成領域にはp型ウェル3aが形成され、pチャネル型MISFET形成領域には、n型ウェル3bが形成されている。
p型ウェル3a上にはnチャネル型MISFETが形成され、n型ウェル3b上にはpチャネル型MISFETが形成されている。まず、nチャネル型MISFETの構成について説明する。nチャネル型MISFETは、p型ウェル3a上にゲート絶縁膜4を有しており、このゲート絶縁膜4上にゲート電極6aが形成されている。ゲート電極6aは、ポリシリコン膜5とこのポリシリコン膜5の表面に形成されているコバルトシリサイド膜12の積層膜から構成されている。コバルトシリサイド膜12は、ゲート電極6aの低抵抗化のために形成されている。
ゲート電極6aの両側の側壁には、サイドウォール9が形成されており、サイドウォール9直下の半導体基板1S内には、浅い低濃度n型不純物拡散領域7が形成されている。この浅い低濃度n型不純物拡散領域7は、半導体基板1S内にリンや砒素などのn型不純物を導入した半導体領域であり、ゲート電極6aに整合して形成されている。そして、浅い低濃度n型不純物拡散領域7の外側にある半導体基板1S内には深い高濃度n型不純物拡散領域10が形成されている。この深い高濃度n型不純物拡散領域10も、半導体基板1S内にリンや砒素などのn型不純物を導入した半導体領域であり、サイドウォール9に整合して形成されている。
浅い低濃度n型不純物拡散領域7と深い高濃度n型不純物拡散領域10により、nチャネル型MISFETのソース領域およびドレイン領域が形成されている。このようにソース領域およびドレイン領域のそれぞれを、浅い低濃度n型不純物拡散領域7と深い高濃度n型不純物拡散領域10より形成することにより、ソース領域およびドレイン領域をLDD構造とすることができ、ゲート電極6aの端部下における電界集中を抑制することができる。なお、深い高濃度n型不純物拡散領域10の表面には、コバルトシリサイド膜12が形成されている。このコバルトシリサイド膜12は、ソース領域およびドレイン領域の低抵抗化のために形成されている。
次に、pチャネル型MISFETの構成について説明する。pチャネル型MISFETは、n型ウェル3b上にゲート絶縁膜4を有しており、このゲート絶縁膜4上にゲート電極6bが形成されている。ゲート電極6bは、ポリシリコン膜5とこのポリシリコン膜5の表面に形成されているコバルトシリサイド膜12の積層膜から構成されている。コバルトシリサイド膜12は、ゲート電極6bの低抵抗化のために形成されている。
ゲート電極6bの両側の側壁には、サイドウォール9が形成されており、サイドウォール9直下の半導体基板1S内には、浅い低濃度p型不純物拡散領域8が形成されている。この浅い低濃度p型不純物拡散領域8は、半導体基板1S内にホウ素などのp型不純物を導入した半導体領域であり、ゲート電極6bに整合して形成されている。そして、浅い低濃度p型不純物拡散領域8の外側にある半導体基板1S内には深い高濃度p型不純物拡散領域11が形成されている。この深い高濃度p型不純物拡散領域11も、半導体基板1S内にホウ素などのp型不純物を導入した半導体領域であり、サイドウォール9に整合して形成されている。
浅い低濃度p型不純物拡散領域8と深い高濃度p型不純物拡散領域11により、pチャネル型MISFETのソース領域およびドレイン領域が形成されている。このようにソース領域およびドレイン領域のそれぞれを、浅い低濃度p型不純物拡散領域8と深い高濃度p型不純物拡散領域11より形成することにより、ソース領域およびドレイン領域をLDD構造とすることができ、ゲート電極6bの端部下における電界集中を抑制することができる。なお、深い高濃度p型不純物拡散領域11の表面には、コバルトシリサイド膜12が形成されている。このコバルトシリサイド膜12は、ソース領域およびドレイン領域の低抵抗化のために形成されている。
次に、CMIFETと接続する配線構造について説明する。CMISFET上には、CMISFETを覆うように酸化シリコン膜からなる層間絶縁膜13が形成されている。この層間絶縁膜13には、層間絶縁膜13を貫通してソース領域やドレイン領域を構成するコバルトシリサイド膜12に達するコンタクトホール14が形成されている。コンタクトホール14の内部には、バリア導体膜であるチタン/窒化チタン膜15aが形成され、コンタクトホール14を埋め込むようにタングステン膜15bが形成されている。このように、コンタクトホール14にチタン/窒化チタン膜15aおよびタングステン膜15bを埋め込むことにより、導電性のプラグ16が形成されている。そして、層間絶縁膜13上には、配線18が形成されており、この配線18とプラグ16が電気的に接続されている。配線18は、例えば、チタン/窒化チタン膜17a、アルミニウム膜17bおよびチタン/窒化チタン膜17cの積層膜から形成されている。そして、配線18上には層間絶縁膜19が形成されている。
さらに、上層には多層配線層が形成されており、その最上層に上述した最上層配線層が形成されている。最上層配線層より上部の構成は、上述した図5や図6に示す構成をしている。このようにして、本実施の形態における半導体装置(LCDドライバ)が構成されている。
本実施の形態におけるCMISFETは上記のように構成されており、以下に、簡単な動作について説明する。動作はnチャネル型MISFETを例にして説明する。まず、nチャネル型MISFETをオンする動作について説明する。ゲート電極6aにしきい値電圧以上の所定電圧を印加すると、ゲート電極6a直下の半導体基板1S(p型ウェル3a)の表面にn型半導体領域であるチャネルが形成される。このとき、ソース領域とドレイン領域はn型半導体領域で形成されているので、チャネルを介してソース領域とドレイン領域が電気的に接続される。したがって、ソース領域とドレイン領域の電位差が与えられていると、ソース領域とドレイン領域の間に電流が流れる。これにより、nチャネル型MISFETがオンする。
続いて、nチャネル型MISFETをオフする動作について説明する。ゲート電極6aにしきい値電圧以下の所定電圧を印加すると、ゲート電極6a直下の半導体基板1S(p型ウェル3a)の表面に形成されているチャネルが消滅する。このとき、チャネルを介して電気的に接続されていたソース領域とドレイン領域は、チャネルの消滅に伴い電気的に絶縁される。したがって、ソース領域とドレイン領域の間を電流が流れなくなる。これにより、nチャネル型MISFETがオフする。このようにnチャネル型MISFETをオン/オフさせることにより、LCDドライバを構成する集積回路が所定の動作を行なう。
続いて、本実施の形態における半導体装置(LCDドライバ)の製造方法について図面を参照しながら説明する。図21は、CMISFETの製造工程を示すフローチャートである。まず、図20および図21を参照してCMISFETおよび第1層配線を形成する工程について説明する。
まず、ホウ素(B)などのp型不純物を導入したシリコン単結晶よりなる半導体基板1Sを用意する。このとき、半導体基板1Sは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板1SのCMISFET形成領域に素子間を分離する素子分離領域2を形成する(S101)。素子分離領域2は、素子が互いに干渉しないようにするために設けられる。この素子分離領域は、例えばLOCOS(local Oxidation of silicon)法やSTI(shallow trench isolation)法を用いて形成することができる。例えば、STI法では、以下のようにして素子分離領域2を形成している。すなわち、半導体基板1Sにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板1S上に酸化シリコン膜を形成し、その後、化学的機械的研磨法(CMP;chemical mechanical polishing)により、半導体基板1S上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域2を形成することができる。
次に、素子分離領域で分離された活性領域に不純物を導入してウェルを形成する(S102)。例えば、活性領域のうちnチャネル型MISFET形成領域には、p型ウェル3aを形成し、pチャネル型MISFET形成領域には、n型ウェル3bを形成する。p型ウェル3aは、例えばホウ素などのp型不純物をイオン注入法により半導体基板に導入することで形成される。同様に、n型ウェル3bは、例えばリン(P)や砒素(As)などのn型不純物をイオン注入法により半導体基板に導入することで形成される。
続いて、p型ウェルの表面領域およびn型ウェルの表面領域にチャネル形成用の半導体領域(図示せず)を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
次に、半導体基板1S上にゲート絶縁膜4を形成する(S103)。ゲート絶縁膜4は、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜4は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜4を酸窒化シリコン膜(SiON)としてもよい。すなわち、ゲート絶縁膜4と半導体基板1Sとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜4のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜4に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板1SをNO、NO2またはNH3といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板1Sの表面に酸化シリコン膜からなるゲート絶縁膜4を形成した後、窒素を含む雰囲気中で半導体基板1Sを熱処理し、ゲート絶縁膜4と半導体基板1Sとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
また、ゲート絶縁膜4は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜4として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜4の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜4として使用すると、MISFETのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜(HfO2膜)が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、HfON膜(ハフニウムオキシナイトライド膜)、HfSiO膜(ハフニウムシリケート膜)、HfSiON膜(ハフニウムシリコンオキシナイトライド膜)、HfAlO膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
続いて、ゲート絶縁膜4上にポリシリコン膜5を形成する。ポリシリコン膜5は、例えば、CVD法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、nチャネル型MISFET形成領域に形成されているポリシリコン膜5中にリンや砒素などのn型不純物を導入する。同様に、pチャネル型MISFET形成領域に形成されているポリシリコン膜5中にホウ素などのp型不純物を導入する。
次に、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜5を加工して、nチャネル型MISFET形成領域にゲート電極6aを形成し、pチャネル型MISFET形成領域にゲート電極6bを形成する(S104)。
ここで、nチャネル型MISFET形成領域のゲート電極には、ポリシリコン膜5中にn型不純物が導入されている。このため、ゲート電極6aの仕事関数値をシリコンの伝導帯近傍(4.15eV)の値にすることができるので、nチャネル型MISFETのしきい値電圧を低減することができる。一方、pチャネル型MISFET形成領域のゲート電極6bには、ポリシリコン膜5中にp型不純物が導入されている。このため、ゲート電極6bの仕事関数値をシリコンの価電子帯近傍(5.15eV)の値にすることができるので、pチャネル型MISFETのしきい値電圧を低減することができる。このように本実施の形態1では、nチャネル型MISFETとpチャネル型MISFETの両方でしきい値電圧を低減することができる(デュアルゲート構造)。
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、nチャネル型MISFETのゲート電極6aに整合した浅い低濃度n型不純物拡散領域7を形成する。浅い低濃度n型不純物拡散領域7は、半導体領域である。同様に、pチャネル型MISFET形成領域に浅い低濃度p型不純物拡散領域8を形成する。浅い低濃度p型不純物拡散領域8は、pチャネル型MISFETのゲート電極6bに整合して形成される。この浅い低濃度p型不純物拡散領域8は、フォトリソグラフィ技術およびイオン注入法を使用することにより形成することができる(S105)。
次に、半導体基板1S上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、CVD法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォール9をゲート電極6a、6bの側壁に形成する(S106)。サイドウォール9は、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールを形成してもよい。
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、nチャネル型MISFET形成領域にサイドウォール9に整合した深い高濃度n型不純物拡散領域10を形成する(S107)。深い高濃度n型不純物拡散領域10は、半導体領域である。この深い高濃度n型不純物拡散領域10と浅い低濃度n型不純物拡散領域7によってソース領域が形成される。同様に、深い高濃度n型不純物拡散領域10と浅い低濃度n型不純物拡散領域7によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いn型不純物拡散領域と深いn型不純物拡散領域で形成することにより、ソース領域およびドレイン領域をLDD(Lightly Doped Drain)構造とすることができる。
同様に、pチャネル型MISFET形成領域にサイドウォール9に整合した深い高濃度p型不純物拡散領域11を形成する。この深い高濃度p型不純物拡散領域11と浅い低濃度p型不純物拡散領域8によってソース領域およびドレイン領域が形成される。したがって、pチャネル型MISFETにおいてもソース領域およびドレイン領域はLDD構造をしている。
このようにして、深い高濃度n型不純物拡散領域10および深い高濃度p型不純物拡散領域11を形成した後、1000℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
その後、半導体基板上にコバルト膜を形成する。このとき、ゲート電極6a、6bに直接接するようにコバルト膜が形成される。同様に、深い高濃度n型不純物拡散領域10および深い高濃度p型不純物拡散領域11にもコバルト膜が直接接する。
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、ゲート電極6a、6bを構成するポリシリコン膜5とコバルト膜を反応させて、コバルトシリサイド膜12を形成する(S108)。これにより、ゲート電極6a、6bはポリシリコン膜5とコバルトシリサイド膜12の積層構造となる。コバルトシリサイド膜12は、ゲート電極の低抵抗化のために形成される。同様に、上述した熱処理により、深い高濃度n型不純物拡散領域10および深い高濃度p型不純物拡散領域11の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜12が形成される。このため、深い高濃度n型不純物拡散領域10および深い高濃度p型不純物拡散領域11においても低抵抗化を図ることができる。
そして、未反応のコバルト膜は、半導体基板1S上から除去される。なお、本実施の形態1では、コバルトシリサイド膜12を形成するように構成しているが、例えば、コバルトシリサイド膜12に代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。
次に、半導体基板1Sの主面上に層間絶縁膜13となる酸化シリコン膜を形成する(S109)。この酸化シリコン膜は、例えばTEOS(tetra ethyl ortho silicate)を原料としたCVD法を使用して形成することができる。その後、酸化シリコン膜の表面を、例えばCMP(Chemical Mechanical Polishing)法を使用して平坦化する。
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜にコンタクトホール14を形成する。そして、コンタクトホール14の底面および内壁を含む酸化シリコン膜上にチタン/窒化チタン膜15aを形成する。チタン/窒化チタン膜15aは、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン/窒化チタン膜15aは、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
続いて、コンタクトホール14を埋め込むように、半導体基板1Sの主面の全面にタングステン膜15bを形成する。このタングステン膜15bは、例えばCVD法を使用して形成することができる。そして、酸化シリコン膜上に形成された不要なチタン/窒化チタン膜15aおよびタングステン膜15bを例えばCMP法を除去することにより、プラグ16を形成することができる(S110)。
次に、酸化シリコン膜およびプラグ16上にチタン/窒化チタン膜17a、銅を含有するアルミニウム膜17b、チタン/窒化チタン膜17cを順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線18を形成する(S111)。さらに、配線の上層に配線を形成して多層配線を形成する。このようにして、半導体基板1S上にCMISFETおよび多層配線を形成することができる。
続いて、多層配線層を構成する最上層配線層を形成する工程以降の工程について図面を参照しながら説明する。図22に示すように、まず、層間絶縁膜を形成する。層間絶縁膜は、酸化シリコン膜20と酸化シリコン膜21の積層膜から構成される。酸化シリコン膜20は、例えば、プラズマCVD(Chemical Vapor Deposition)法を用いて形成することができる。酸化シリコン膜21はTEOSを材料として形成されるものである。
次に、酸化シリコン膜21上に導体膜22を形成する。導体膜22は、例えば、アルミニウム膜から形成され、例えば、スパッタリング法を使用することにより形成することができる。なお、導体膜22は、アルミニウム膜から形成されているとしているが、実際には、アルミニウム膜の上下をチタン/窒化チタン膜で挟んだ構造をしている。そして、図23に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、導体膜22を加工する。導体膜22を加工することにより、酸化シリコン膜21上に最上層配線層を形成する。最上層配線層は、例えば、パッドPD、配線L1およびダミーパターンDPから形成される。ダミーパターンDPは、配線L1間のスペースに形成され、配線L1とスペースの高低差に起因する段差を配線L1と同層で形成されるダミーパターンDPにより緩和することができる。
続いて、図24に示すように、最上層配線層を覆う酸化シリコン膜22aを形成する。酸化シリコン膜22aは、例えば、プラズマCVD法により形成することができる。最上層配線層には、配線L1間のスペースを埋めるようにダミーパターンDPが形成されているので、酸化シリコン膜22aの表面に最上層配線層の形状を反映した凹凸形状が形成されることを抑制することができる。つまり、ダミーパターンDPによって配線L1間のスペースが充填されているので、ダミーパターンDP形成領域においては、酸化シリコン膜22aの表面に形成される凹凸が緩和される。
その後、図25に示すように、酸化シリコン膜22a上に、酸化シリコン膜23を形成する。酸化シリコン膜23は、例えば、TEOSを材料とするCVD法で形成することができる。次に、図26に示すように、酸化シリコン膜23の表面を平坦化する。酸化シリコン膜23の表面を平坦化するには、例えば、化学的機械的研磨法(CMP法)を使用することができる。CMP法は、シリカ粒子を含んだ研磨液(スラリー)を半導体基板上に流しながら、半導体基板の表面を研磨パッドに圧着させて研磨する方法である。スラリーで研磨すべき材料層表面を酸化するという化学的メカニズムと、酸化層を機械的に削り取る機械的メカニズムの両方を利用している。
ここで、酸化シリコン膜23の下層に形成されている酸化シリコン膜22aは、ダミーパターンDPによって表面の凹凸が緩和されている。このため、酸化シリコン膜22a上に形成される酸化シリコン膜23の凹凸も緩和される。したがって、酸化シリコン膜23の表面を平坦化するための研磨(CMP法による研磨)では、酸化シリコン膜23の表面に形成されている凹凸が緩和されているため、比較的容易に実施することができる。すなわち、最上層配線層にダミーパターンDPを形成することにより、その後に実施される酸化シリコン膜23の平坦化を容易にすることができる。
次に、図27に示すように、酸化シリコン膜23上に窒化シリコン膜24を形成する。窒化シリコン膜24は、例えば、プラズマCVD法により形成することができる。このようにして、最上層配線層上に酸化シリコン膜22a、酸化シリコン膜23および窒化シリコン膜24よりなる表面保護膜を形成することができる。
続いて、図28に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、表面保護膜に開口部25を形成する。この開口部25は、パッドPD上に形成され、パッドPDの表面を露出している。なお、開口部25の大きさはパッドPDの大きさに比べて小さくなるように形成される。
次に、図29に示すように、開口部25内を含む表面保護膜上にUBM(Under Bump Metal)膜26を形成する。UBM膜26は、例えば、スパッタリング法を使用して形成でき、例えば、チタン膜、ニッケル膜、パラジウム膜、チタン・タングステン合金膜、窒化チタン膜あるいは金膜などの単層膜または積層膜により形成されている。ここで、UBM膜26は、バンプ電極とパッドPDや表面保護膜との接着性を向上させる機能の他、この後の工程で形成される金膜の金属元素が配線L1等に移動することや、反対に配線L1等の金属元素が金膜側に移動するのを抑制または防止するバリア機能を有する膜である。
続いて、図30に示すように、UBM膜26上にレジスト膜27を塗布した後、このレジスト膜27に対して露光・現像処理を施すことによりパターニングする。パターニングは、バンプ電極形成領域にレジスト膜27が残らないように行なわれる。そして、図31に示すように、めっき法を使用して金膜28を形成する。このとき、金膜28は、表面保護膜(窒化シリコン膜24)上に形成されるとともに、開口部25にも埋め込まれる。開口部25に金膜28を埋め込むことにより、プラグSILが形成される。
その後、図32に示すように、パターニングしたレジスト膜27およびレジスト膜27で覆われていたUBM膜26を除去することにより、金膜28およびUBM膜26からなるバンプ電極BP1を形成する。バンプ電極BP1は、パッドPDよりも大きく形成され、バンプ電極BP1直下の最上層配線層に配線L1が配置されている。このように、バンプ電極BP1の直下に配線L1を形成することで、バンプ電極BP1直下の領域を有効に活用することができ、半導体装置の小型化を図ることができる。そして、バンプ電極BP1直下の領域に、電源配線や信号配線となる配線L1の他にダミーパターンDPも配置することにより、最上層配線層上に形成される表面保護膜の平坦性を向上することができる。つまり、電源配線や信号配線(配線L1)だけを多層配線層の最上層に形成すると、最上層を密に配線で埋めることができないので、電源配線や信号配線(配線L1)による凹凸が顕著になるが、電源配線や信号配線の他にダミーパターンDPを敷き詰めることで、最上層配線層の平坦性を向上することができる。さらに、表面保護膜の表面をCMP法で平坦化しているので、最上層配線層に形成される表面保護膜の平坦性も確保され、表面保護膜の表面に形成されるバンプ電極の平坦性も向上できる。その後、半導体基板をダイシングすることにより、個片化した半導体チップを得ることができる。
次に、上述するようにして形成された半導体チップを実装基板に接着して実装する。図33は、半導体チップCHPをガラス基板30に実装する場合(COG:Chip On Glass)を示したものである。図33に示すように、ガラス基板30にはガラス基板31が搭載されており、これによりLCDの表示部が形成される。そして、LCDの表示部の近傍のガラス基板30上には、LCDドライバである半導体チップCHPが搭載されている。半導体チップCHPにはバンプ電極BP1、BP2が形成されており、バンプ電極BP1、BP2とガラス基板30上に形成された端子とは異方性導電フィルム(Anisotropic Conductive Film)ACFを介して接続されている。また、ガラス基板30とフレキシブルプリント基板(Flexible Printed Circuit)32も異方性導電フィルムACFによって接続されている。このようにガラス基板30上に搭載された半導体チップCHPにおいて、出力用のバンプ電極BP2はLCDの表示部に電気的に接続され、入力用のバンプ電極BP1はフレキシブルプリント基板32に接続されている。
図34は、ガラス基板30に半導体チップCHPを搭載した部分を拡大した図である。図34において、ガラス基板30には端子30aが形成されており、この端子30aに半導体チップCHPに形成されているバンプ電極BP1、BP2が電気的に接続される。このとき、バンプ電極BP1、BP2と端子30aとは直接接触しているのではなく、異方性導電フィルムACFを介して接続されている。異方性導電フィルムACFは、熱硬化性樹脂に導電性を持つ微細な金属粒子33を混ぜ合わせ、膜状に成型したフィルムである。金属粒子33は、主に内側からニッケル層と金めっき層が形成され、最も外側に絶縁層を重ねた直径3μm〜5μmの球体から構成されている。
半導体チップCHPをガラス基板30に実装する際、異方性導電フィルムACFは、ガラス基板30の端子30aと半導体チップCHPのバンプ電極BP1、BP2の間に挟みこまれる。そして、ヒータなどで熱をかけながら半導体チップCHPを加圧するとバンプ電極BP1、BP2にあたる部位にだけ圧力がかかる。すると、異方性導電フィルムACF内に分散している金属粒子33が接触しながら重なり、金属粒子33が互いに押し付けられる。この結果、金属粒子33を介して異方性導電フィルムACFに導電経路が形成される。圧力がかからなかった異方性導電フィルムACFの部位にある金属粒子33は、金属粒子33の表面に形成されている絶縁層を保持しているため、横に並ぶバンプ電極BP1間および横に並ぶバンプ電極BP2間の絶縁性は保持される。このため、バンプ電極BP1間あるいはバンプ電極BP2間の間隔が狭くても、短絡を起こさずに、半導体チップCHPをガラス基板30に実装できるメリットがある。
本実施の形態1では、半導体チップにおいて、最上層配線層にダミーパターンを敷き詰めるとともに、最上層配線層を覆う表面保護膜をCMP法で平坦化している。このため、表面保護膜上に形成されているバンプ電極の平坦性が向上している。したがって、バンプ電極と異方性導電フィルム内にある金属粒子との接触を、バンプ電極全体にわたって良好に行なうことができる。このことから、半導体チップのバンプ電極と実装基板の端子(配線)との接続信頼性を向上できる。
図35は、LCD(液晶表示装置35)の全体構成を示した図である。図35に示すように、ガラス基板上にLCDの表示部34が形成されており、この表示部34に画像が表示される。表示部34の近傍のガラス基板上にはLCDドライバである半導体チップCHPが搭載されている。半導体チップCHPの近傍にはフレキシブルプリント基板32が搭載されており、フレキシブルプリント基板32とLCDの表示部34の間にドライバである半導体チップCHPが搭載されている。このようにして、半導体チップCHPをガラス基板上に搭載することができる。以上のようにして、液晶表示装置35にLCDドライバである半導体チップCHPを実装することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。