JP6030200B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6030200B2
JP6030200B2 JP2015172420A JP2015172420A JP6030200B2 JP 6030200 B2 JP6030200 B2 JP 6030200B2 JP 2015172420 A JP2015172420 A JP 2015172420A JP 2015172420 A JP2015172420 A JP 2015172420A JP 6030200 B2 JP6030200 B2 JP 6030200B2
Authority
JP
Japan
Prior art keywords
alignment mark
formation region
pattern
patterns
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015172420A
Other languages
English (en)
Other versions
JP2015228522A (ja
Inventor
政巳 纐纈
政巳 纐纈
敏昭 澤田
敏昭 澤田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2015172420A priority Critical patent/JP6030200B2/ja
Publication of JP2015228522A publication Critical patent/JP2015228522A/ja
Application granted granted Critical
Publication of JP6030200B2 publication Critical patent/JP6030200B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

本発明は、半導体装置およびその製造技術に関し、特に、液晶表示装置を駆動するＬＣＤ（Liquid Crystal Display）ドライバおよびその製造に適用して有効な技術に関するものである。
特開平１１−３３０２４７号公報（特許文献１）には、チップ内部にレーザートリミング用のアライメントマークを形成する場合において、アライメントマークの検出が的確に行うことができる技術が記載されている。具体的には、ＳＯＩ基板からなる半導体基板の表面は、少なくともアライメントマークの周辺領域において、法線方向に対して斜めとなるテーパ部を有しており、このテーパ部にてレーザ光が法線方向とは異なる方向に反射するようになっている。このため、アライメントマークの周辺領域において、半導体基板の法線方向へのレーザ光の反射を少なくすることができるため、アライメントマークとその周辺領域とを的確に区別することができる。これにより、チップ内にアライメントマークを形成する場合にも、アライメントマークの検出を的確に行うことができるとしている。このとき、テーパ部は半導体基板に形成されている素子分離領域と同層で形成されている。
特開２０００−１８２９１４号公報（特許文献２）には、半導体素子に付される画像認識用のアライメントマークにおいて、高精度で安定した画像認識・検出が可能なマークを提供する技術が記載されている。具体的には、アルミニウム層のベタパターンとして形成された十字形状のマーク本体部の周辺領域に、アルミニウムから成る拡散反射層が形成されている。拡散反射層としては、例えば、アルミニウム層により形成されたストライプ状または格子状またはドット状の微細パターンを用いることができる。また、下層の層間絶縁膜にストライプ状等の微細パターンで開口部を形成し、この開口部のパターンに対応した凹凸（段差）パターンを有するアルミニウム層を、拡散反射層とすることもできるとしている。このとき、十字形状のマーク本体部の周辺領域に形成される拡散反射層は、マーク本体部と同層で形成されている。
特開平１１−３３０２４７号公報 特開２０００−１８２９１４号公報
近年、液晶を表示素子に用いたＬＣＤが急速に普及しつつある。このＬＣＤは、ＬＣＤを駆動するためのドライバによって制御されている。ＬＣＤドライバは半導体チップから構成されており、例えば、ガラス基板に実装される。ＬＣＤドライバを構成する半導体チップは、半導体基板上に複数のトランジスタと多層配線を形成した構造をしており、表面にバンプ電極が形成されている。そして、表面に形成されたバンプ電極とガラス基板とを異方性導電フィルムを介して接続する。このとき、半導体チップに形成されているバンプ電極と、ガラス基板に形成されている配線とを高精度に接続するため、位置合わせが行われる。この位置合わせのために、半導体チップにはアライメントマークと呼ばれる印が形成されており、このアライメントマークを認識することにより、半導体チップの位置を高精度に検出することができる。例えば、十字形状のマークは、最上層配線と同層の金属膜で形成されており、アライメントマークは、一辺が約１５０μｍの正方形状の背景領域内に十字形状のマークが形成された構造をしている。半導体チップの位置検出は、このアライメントマークの位置をカメラで認識して行なわれるが、この動作は、背景領域と十字形状のマークのコントラスト差により十字形状のマークを認識することにより行なわれる。
しかし、十字形状のマークと背景領域とのコントラストの差は、マークを構成する金属膜の材質や層間絶縁膜の膜厚に敏感に影響を受ける。このことから、半導体装置の製造工程におけるばらつきにより、異なる半導体ウェハ間、あるいは、同一の半導体ウェハのチップ領域間で、マークと背景領域とのコントラスト差が均一でなくなる事態が生じているこのため、マークの検出精度が低下するという問題点がある。
本発明の目的は、アライメントマークの視認性を向上することにより、半導体チップと実装基板との位置合わせを高精度に行なうことができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
代表的な実施の形態による半導体装置は、 半導体チップを備え、前記半導体チップは、前記半導体チップを実装基板に搭載するときの位置決めに使用されるアライメントマークを形成したアライメントマーク形成領域と、集積回路が形成されている集積回路形成領域とを含むものである。このとき、前記アライメントマーク形成領域に形成されている前記アライメントマークは、（ａ）マークを形成したマーク領域と、（ｂ）前記マーク領域を囲む背景領域とを有する。一方、前記集積回路形成領域では、（ｃ）半導体基板に形成された複数の素子分離領域と、（ｄ）前記複数の素子分離領域で区画された活性領域に形成されたＭＩＳＦＥＴと、（ｅ）前記ＭＩＳＦＥＴ上を含む前記半導体基板上に形成された配線が形成されている。前記配線は複数層にわたって形成されており、前記配線のうち最上層配線と前記アライメントマークは同層で形成されているものである。ここで、前記アライメントマークの前記背景領域の下層には第１パターンが形成されており、前記第１パターンは、前記集積回路形成領域で前記最上層配線よりも下層に形成される一層の配線と同層で形成されていることを特徴とするものである。
また、代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体チップを実装基板に搭載するときの位置きめに使用されるアライメントマークを形成するアライメントマーク形成領域と、集積回路を形成する集積回路形成領域とを有し、前記アライメントマークは、マークを形成するマーク領域と前記マーク領域を囲む背景領域から構成されている半導体装置の製造方法に関するものである。この半導体装置の製造方法では、（ｂ）半導体基板の前記集積回路形成領域に複数の素子分離領域を形成する工程と、（ｃ）前記複数の素子分離領域で区画される活性領域にＭＩＳＦＥＴを形成する工程とを備える。さらに、（ｄ）前記ＭＩＳＦＥＴ上を含む前記集積回路形成領域に配線を形成する工程と、（ｅ）前記集積回路形成領域に最上層配線を形成し、かつ、前記アライメントマーク形成領域に前記最上層配線と同層で前記アライメントマークを形成する工程を備える。ここで、前記（ｄ）工程は、前記アライメントマーク形成領域の前記背景領域の下層にも前記配線と同層で形成される第１パターンを形成することを特徴とするものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
代表的な実施の形態によれば、アライメントマークの視認性を向上することにより、半導体チップと実装基板との位置合わせを高精度に行なうことができる。
本発明の実施の形態１における半導体チップの構成を示す平面図である。 アライメントマークの一例を示す平面図である。 アライメントマークの一例を示す平面図である。 アライメントマークの一例を示す平面図である。 半導体チップの一部を拡大した図である。 アライメントマークの構成を示す図である。 図５および図６のＡ−Ａ線で切断した断面図である。 図５および図６のＢ−Ｂ線で切断した断面図である。 図７と図８とを重ね合わせた図である。 アライメントマークの視認性向上のメカニズムを説明する図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 図１９に続く半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図２５に続く半導体装置の製造工程を示す断面図である。 図２６に続く半導体装置の製造工程を示す断面図である。 図２７に続く半導体装置の製造工程を示す断面図である。 ＬＣＤ（液晶表示装置）の全体構成を示した図である。 アライメントマークの構成を示す図である。 図３０のＡ−Ａ線で切断した断面図である。 図３０のＢ−Ｂ線で切断した断面図である。 図３１と図３２を重ね合わせた図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
図１は本実施の形態１における半導体チップＣＨＰ（半導体装置）の構成を示した平面図である。本実施の形態１における半導体チップＣＨＰは、ＬＣＤドライバである。図１において、半導体チップＣＨＰは、例えば細長い長方形状（矩形形状）に形成された半導体基板１Ｓを有しており、その主面には、例えば液晶表示装置を駆動するＬＣＤのドライバが形成されている。このＬＣＤドライバは、ＬＣＤを構成するセルアレイの各画素に電圧を供給して液晶分子の向きを制御する機能を有しており、ゲート駆動回路、ソース駆動回路、液晶駆動回路、グラフィックＲＡＭ（Random Access Memory）および周辺回路などを有している。これらの機能は、半導体基板１Ｓに形成される半導体素子および配線によって実現されている。まず、この半導体チップＣＨＰの表面構成について説明する。
半導体チップＣＨＰは、一対の短辺と一対の長辺を有する長方形形状をしており、一対の長辺のうち１つの長辺（図１では下側の辺）に沿ってバンプ電極ＢＰ１が配置されている。これらのバンプ電極ＢＰ１は、一直線上に配置されている。バンプ電極ＢＰ１は、半導体チップＣＨＰの内部に形成されている半導体素子および配線からなる集積回路（ＬＣＤドライバ）に接続する外部接続端子として機能する。特に、バンプ電極ＢＰ１は、デジタル入力信号用またはアナログ入力信号用のバンプ電極である。
次に、一対の長辺のうちもう１つの長辺（図１では上側の辺）に沿ってバンプ電極ＢＰ２が配置されている。これらのバンプ電極ＢＰ２も、長辺に沿って一直線上に配置されているが、このバンプ電極ＢＰ２はバンプ電極ＢＰ１よりも高密度に配置されている。つまり、バンプ電極ＢＰ１とバンプ電極ＢＰ２は互いに対向する半導体基板１Ｓの長辺に形成されており、バンプ電極ＢＰ２の数はバンプ電極ＢＰ１の数よりも多くなっている。これらのバンプ電極ＢＰ２も半導体基板１Ｓの内部に形成される集積回路と外部とを接続する外部接続端子として機能する。特に、バンプ電極ＢＰ２は、ＬＣＤドライバからの出力信号用のバンプ電極である。
このように半導体チップＣＨＰの外周を構成する一対の長辺には、バンプ電極ＢＰ１とバンプ電極ＢＰ２が形成されていることになる。このとき、バンプ電極ＢＰ１の数に比べてバンプ電極ＢＰ２の数が多くなっているため、バンプ電極ＢＰ１の配置密度よりもバンプ電極ＢＰ２の配置密度のほうが高密度になっている。これは、バンプ電極ＢＰ１がＬＣＤドライバに入力される入力信号用のバンプ電極であるのに対し、バンプ電極ＢＰ２がＬＣＤドライバから出力される出力信号用のバンプ電極であるからである。すなわち、ＬＣＤドライバに入力される入力信号は、シリアルデータであるため、外部接続端子であるバンプ電極ＢＰ１の数はそれほど多くならない。これに対し、ＬＣＤドライバから出力される出力信号は、パラレルデータであるため、外部接続端子であるバンプ電極ＢＰ２の数が多くなるのである。つまり、出力信号用のバンプ電極ＢＰ２は、液晶表示素子を構成する個々のセル（画素）に対して設けられているため、セルの個数に相当する数だけバンプ電極ＢＰ２が必要となるのである。したがって、入力信号用のバンプ電極ＢＰ１に比べて出力信号用のバンプ電極ＢＰ２は数が多くなる。このため、入力信号用のバンプ電極ＢＰ１の数よりも出力信号用のバンプ電極ＢＰ２の数を増やしている。
なお、図１では、半導体チップＣＨＰを構成する一対の長辺に沿ってバンプ電極ＢＰ１とバンプ電極ＢＰ２を配置しているが、さらに、一対の長辺の他に一対の短辺に沿ってもバンプ電極を配置することもできる。また、本実施の形態１では、出力信号用のバンプ電極ＢＰ２を１列で配置しているが、千鳥状に２列で配置することもできる。上述したように出力信号用のバンプ電極ＢＰ２の数は、入力信号用のバンプ電極ＢＰ１に比べて膨大な数となるので、一直線上に高密度に配置しても並べきれない場合がある。このような場合には、出力信号用のバンプ電極ＢＰ２を２列に配置することで、多くのバンプ電極ＢＰ２を配置することができる。
続いて、図１に示すように、半導体チップＣＨＰには位置合わせ用のアライメントマークＡＭが形成されている。例えば、このアライメントマークＡＭは、入力信号用のバンプ電極ＢＰ１が一直線上に配置されている長辺の両端部に２つ形成されている。アライメントマークは、位置合わせのために使用される。具体的に、このアライメントマークＡＭは、フォトリソグラフィ技術での位置合わせに使用されるものではなく、半導体チップＣＨＰをガラス基板上に搭載する場合の位置合わせに使用されるものである。つまり、ＬＣＤドライバである半導体チップＣＨＰは、液晶表示装置を構成するガラス基板上に搭載される。このとき、半導体チップＣＨＰに形成されているバンプ電極ＢＰ１、ＢＰ２をガラス基板に形成されている電極（ＩＴＯ電極、透明電極）と異方性導電フィルムを介して接続することにより、半導体チップＣＨＰをガラス基板に実装する。バンプ電極ＢＰ１およびバンプ電極ＢＰ２の間隔は非常に狭く、かつ、このバンプ電極ＢＰ１およびバンプ電極ＢＰ２に対応して設けられている電極も非常に密に配置されている。したがって、半導体チップＣＨＰの搭載位置が少しでもずれると、バンプ電極ＢＰ１、ＢＰ２とガラス基板上に電極が正常に接続することができなくなり、隣接する電極にもバンプ電極ＢＰ１、ＢＰ２が接触してショート不良を引き起こすおそれがある。そこで、半導体チップＣＨＰに形成されているバンプ電極ＢＰ１、ＢＰ２と、ガラス基板に形成されている電極を正確に位置合わせする必要があることがわかる。このことから、半導体チップＣＨＰには、半導体チップＣＨＰの位置を正確に認識するために、アライメントマークＡＭが設けられているのである。このアライメントマークＡＭをカメラで認識することにより、半導体チップＣＨＰの正確な位置座標を求めることができる。したがって、アライメントマークＡＭをカメラで認識しながら、半導体チップＣＨＰのバンプ電極ＢＰ１、ＢＰ２と、ガラス基板の電極を接続することにより、ガラス基板上に半導体チップＣＨＰを高精度に配置することができる。
以下では、半導体チップＣＨＰに形成されているアライメントマークＡＭの構成について説明する。図２は、本実施の形態１におけるアライメントマークＡＭの構成例を示す平面図である。図２に示すように、アライメントマークＡＭは、正方形状の背景領域ＢＧの中央部に十字形状のマークＭＫ１が形成されている形状をしている。背景領域ＢＧは、例えば、一辺の長さが約１５０μｍの正方形領域となっており、例えば、酸化シリコン膜などの絶縁膜から構成されている。一方、背景領域ＢＧの内部に形成されている十字形状のマークＭＫ１は、例えば、金属膜から構成されている。このように背景領域ＢＧとマークＭＫ１を異なる材料から構成することにより、アライメントマークＡＭに光を照射した場合、背景領域ＢＧからの反射光の反射率と、マークＭＫ１からの反射光の反射率が異なることになる。背景領域ＢＧとマークＭＫ１からの反射光の反射率が異なることから、背景領域ＢＧとマークＭＫ１の間にコントラスト差が生じ、マークＭＫ１をカメラで認識することができる。一般的に、酸化シリコン膜などの絶縁膜の反射率に対してアルミニウムなどの金属膜の反射率が高いので、暗い背景領域ＢＧ上に明るいマークＭＫ１が浮かび上がるようになり、マークＭＫ１を認識することができるのである。
図２では、アライメントマークＡＭを構成するマークＭＫ１の形状として十字形状を例に挙げているが、これに限らず、様々なマーク形状が考えられる。例えば、図３は、アライメントマークＡＭの別の構成例を示す平面図である。図３に示すように、背景領域ＢＧの内部にマークＭＫ２が形成されているが、マークＭＫ２の形状は十字形とこの十字形の左上側に設けられた正方形から構成される。さらに、図４は、アライメントマークＡＭの他の構成例を示す平面図である。図４に示すアライメントマークＡＭでは、背景領域ＢＧの内部に円形形状のマークＭＫ３が形成されている。このようにマークの形状は、図２〜図４に示すように、十字形状や十字形状の変形あるいは円形形状などの様々な形状が考えられるが、いずれの形状であっても、半導体チップＣＨＰの位置きめに使用することができる。
上述したように、アライメントマークＡＭは、背景領域ＢＧとマークＭＫ１とのコントラスト差により認識されるが、本発明者らは、従来のアライメントマークＡＭでは、背景領域ＢＧとマークＭＫ１とのコントラスト差が均一でないことに起因してアライメントマークＡＭの認識に支障をきたしていることを見出した。すなわち、従来のアライメントマークＡＭでは、背景領域からの反射光もかなり存在するので、背景領域ＢＧとマークＭＫ１とのコントラスト差が小さくなり、マークＭＫ１を充分にカメラで認識することが困難になってきているのである。具体的には、背景領域ＢＧからの反射光は、背景領域ＢＧを構成する絶縁膜の膜厚に敏感に依存することが明らかになってきている。このため、異なる半導体ウェハ、あるいは、同一の半導体ウェハの異なるチップ領域において、製造工程のばらつきにより、アライメントマークＡＭの背景領域ＢＧを構成する絶縁膜の膜厚にばらつきが生じることが起こる。この場合、異なる半導体ウェハや同一の半導体ウェハの異なるチップ領域から取得された半導体チップＣＨＰでは、背景領域ＢＧを構成する絶縁膜の膜厚の相違に起因して、背景領域ＢＧとマークＭＫ１とのコントラスト差が均一ではなくばらつきが生じることになる。例えば、ある半導体チップＣＨＰにおいては、アライメントマークＡＭの背景領域ＢＧとマークＭＫ１とのコントラスト差が大きくなり、カメラでのアライメントマークの認識を行なえる一方、別の半導体チップＣＨＰでは、アライメントマークＡＭの背景領域ＢＧとマークＭＫ１のコントラスト差が小さくなり、カメラでのアライメントマークＡＭの認識が困難になることが生じている。つまり、従来のアライメントマークＡＭでは、半導体チップＣＨＰによって、背景領域ＢＧとマークＭＫ１との間のコントラスト差に差があり、この差によってアライメントマークＡＭの視認性が低下しているのである。そこで、本実施の形態１では、例えば、アライメントマークＡＭの背景領域ＢＧを構成する絶縁膜の膜厚などが相違するのに起因して、半導体チップＣＨＰによって背景領域ＢＧとマークＭＫ１のコントラスト差に変動が生じても、すべての半導体チップＣＨＰにおいて、アライメントマークＡＭの視認性を向上できる技術を提供することを目的としている。この目的を達成するために、本実施の形態１では、基本的に、アライメントマークＡＭの背景領域ＢＧとマークＭＫ１とのコントラスト差に変動が生じても、アライメントマークＡＭの視認性を向上できるようにしている。具体的には、本実施の形態１では、アライメントマークＡＭの背景領域ＢＧの下層に、ドットパターンを形成する。これにより、背景領域ＢＧに入射された光に対して、光の回折、散乱および遮光機能を発揮させることで、背景領域ＢＧから反射される反射光の割合を低下させることができるのである。この背景領域ＢＧの下層に設けられたドットパターンによる反射光の低減効果により、背景領域ＢＧとマークＭＫ１とのコントラスト差を向上するものである。言い換えれば、本実施の形態１では、背景領域ＢＧからの反射光を充分に低減することができる構成を採用することで、背景領域ＢＧを構成する絶縁膜の膜厚など相違に起因した背景領域ＢＧとマークＭＫ１とのコントラスト差が変動しても、すべての半導体チップＣＨＰにおいて、カメラで認識できるのに充分なコントラスト差を確保できるのである。すなわち、個々の半導体チップにおいて、背景領域ＢＧとマークＭＫ１とのコントラスト差に変動が生じても、本実施の形態１では、絶対的に背景領域ＢＧからの反射光を充分に低減できているので、個々の半導体チップＣＨＰで、カメラの認識を充分満足できるコントラスト差を得ることができるのである。本実施の形態１では、個々の半導体チップＣＨＰにおけるコントラスト差の変動を積極的に抑制するものではなく、たとえ、個々の半導体チップＣＨＰにコントラスト差の変動が生じても、背景領域ＢＧの絶対的な反射光を低減することで、コントラスト差の変動に影響を受けずにアライメントマークＡＭの視認性を向上させるという観点からなされた技術的思想である。
以下に、本実施の形態１におけるアライメントマークＡＭの構成について詳しく説明する。図５は、図１における半導体チップＣＨＰのアライメントマーク形成領域近傍を拡大した平面図である。図５において、半導体チップＣＨＰの外縁部を取り囲むように、ガードリングＧＲが形成されており、このガードリングＧＲの内部の角部にアライメントマークＡＭが形成されている。そして、アライメントマークＡＭの横側には、入力信号用のバンプ電極ＢＰ１が配列されている。ここで、本実施の形態１におけるアライメントマークＡＭの特徴的構成を説明するのに断面図を使用するが、この説明には、図５におけるＡ−Ａ線で切断した断面図と、図５におけるＢ−Ｂ線で切断した断面図とを使用する。まず、図５におけるＡ−Ａ線とＢ−Ｂ線の相違を説明するために、本実施の形態１におけるアライメントマークＡＭの拡大平面図を用いてそれぞれアライメントマークＡＭのどこの領域を切断しているかを図６に示す。
図６は、本実施の形態１におけるアライメントマークＡＭの構成を示す平面図である。図６に示すように、本実施の形態１におけるアライメントマークＡＭは、矩形形状の背景領域ＢＧの中央部に十字形状のマークＭＫ１が形成されている。そして、マークＭＫ１の下層を含む背景領域ＢＧの下層には、ドットパターンが形成されている。図６に示すドットパターンは、マークＭＫ１と同層ではなく、マークＭＫ１の下層と背景領域ＢＧの下層にわたって形成されている。図６に示すドットパターンは、同一層で形成されているのではなく、複数の層にわたって形成されているものを平面的に重ね合わせて図示している。例えば、図６のＡ−Ａ線が横切っているドットパターンは、パターンＰ１ａを示している。さらに、このパターンＰ１ａと異なる層に形成されているが、パターンＰ１ａと同様の平面パターンであるパターンＰ３も示している。つまり、図６のＡ−Ａ線は、ドットパターンを構成するパターンＰ１ａおよびパターンＰ３の配置領域を切断する線である。一方、図６のＢ−Ｂ線が横切っているドットパターンは、パターンＰ１ｂを示している。さらに、このパターンＰ１ｂと異なる層に形成されているが、パターンＰ１ｂと同様の平面パターンであるパターンＰ２も示している。つまり、図６のＢ−Ｂ線は、ドットパターンを構成するパターンＰ１ｂおよびパターンＰ２の配置領域を切断する線である。このように図６のアライメントマークＡＭに形成されているドットパターンは、Ａ−Ａ線上のパターン（Ｐ１ａとＰ３）とＢ−Ｂ線上のパターン（Ｐ１ｂとＰ２）が交互に配置されて構成されていることになる。
このような構成を前提として、図５および図６のＡ−Ａ線で切断した断面を図７に示す。図７に示すようにＡ−Ａ線で切断した断面には、ガードリング領域、アライメントマーク領域および集積回路形成領域が図示されている。以下では、それぞれの領域に形成されている構造について説明する。
まず、ガードリング領域に形成されているガードリング構造について説明する。ガードリング構造は、半導体チップＣＨＰの内部に水分や不純物が侵入しないようにする目的で形成されるものである。半導体基板１Ｓの主面（素子形成面）には素子分離領域ＳＴＩが形成されており、２つの素子分離領域ＳＴＩの間には活性領域が区画されている。素子分離領域ＳＴＩが形成された半導体基板１Ｓの主面上には、窒化シリコン膜７と酸化シリコン膜８の積層膜が形成されており、この積層膜を貫通するようにプラグＰＬＧ１が形成されている。プラグＰＬＧ１は、例えば、孔の表面にバリア導体膜であるチタン／窒化チタン膜が形成され、このチタン／窒化チタン膜上にタングステン膜が形成されている。すなわち、プラグＰＬＧ１は、孔にチタン／窒化チタン膜とタングステン膜により充填することにより形成されている。そして、窒化シリコン膜７と酸化シリコン膜８よりなる層間絶縁膜上には、配線ＧＲ１が形成されており、この配線ＧＲ１はプラグＰＬＧ１と電気的に接続されている。次に、配線ＧＲ１上を含む酸化シリコン膜８上には、酸化シリコン膜９が形成されており、この酸化シリコン膜９には、酸化シリコン膜９を貫通して配線ＧＲ１に接続するプラグＰＬＧ２が形成されている。このプラグＰＬＧ２もプラグＰＬＧ１と同様に、孔にチタン／窒化チタン膜とタングステン膜を埋め込むことにより形成されている。さらに、プラグＰＬＧ２を形成した酸化シリコン膜９上には、配線ＧＲ２が形成されており、この配線ＧＲ２を覆うように酸化シリコン膜１０が形成されている。配線ＧＲ２は、酸化シリコン膜９を貫通するプラグＰＬＧ２と電気的に接続されている。そして、酸化シリコン膜１０には、酸化シリコン膜１０を貫通するプラグＰＬＧ３が形成されており、プラグＰＬＧ３を形成した酸化シリコン膜１０上に配線ＧＲ３が形成されている。プラグＰＬＧ３もプラグＰＬＧ１やプラグＰＬＧ２と同様の構造をしており、孔にチタン／窒化チタン膜とタングステン膜を埋め込むことにより形成されている。配線ＧＲ３上を含む酸化シリコン膜１０上には、酸化シリコン膜１１と窒化シリコン膜１２が形成されている。なお、例えば、配線ＧＲ１、ＧＲ２、ＧＲ３は、例えば、アルミニウム合金膜から形成されている。以上のようにして、ガードリング領域にガードリング構造が形成されている。すなわち、プラグＰＬＧ１〜ＰＬＧ３と配線ＧＲ１〜ＧＲ３により防護壁構造を形成することにより、ガードリング領域よりも内側に形成されているアライメントマーク形成領域や集積回路形成領域に水分や不純物が侵入することを防いでいる。
続いて、集積回路形成領域に形成されているトランジスタおよび配線について説明する。図７においては、集積回路の一部を構成するｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が示されている。ここでは、このｎチャネル型ＭＩＳＦＥＴおよび配線について説明する。なお、図７には図示していないが、集積回路形成領域には、ｎチャネル型ＭＩＳＦＥＴのほかにｐチャネル型ＭＩＳＦＥＴなども形成されている。
半導体基板１Ｓの主面には、複数の素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された領域が活性領域（アクティブ領域）である。素子分離領域ＳＴＩは、例えば、半導体基板１Ｓに形成された溝に酸化シリコン膜を埋め込むことにより形成されている。
素子分離領域ＳＴＩで区画された活性領域には、ｐ型ウェルＰＷＬが形成されている。このｐ型ウェルＰＷＬは、半導体基板１Ｓにボロン（Ｂ）などのｐ型不純物を導入することにより形成されている。このｐ型ウェルＰＷＬ上にｎチャネル型ＭＩＳＦＥＴが形成されている。このｎチャネル型ＭＩＳＦＥＴの構成について説明する。
ｎチャネル型ＭＩＳＦＥＴは、ｐ型ウェルＰＷＬ上に、例えば、非常に薄い酸化シリコン膜からなるゲート絶縁膜２が形成されており、このゲート絶縁膜２上にゲート電極Ｇが形成されている。ゲート電極Ｇは、例えば、ポリシリコン膜から形成されている。このとき、ゲート電極Ｇを構成するポリシリコン膜の表面にコバルトシリサイド膜などのシリサイド膜を形成して、ゲート電極Ｇをポリシリコン膜とシリサイド膜との積層構造としてもよい。この場合、シリサイド膜により、ゲート電極Ｇの抵抗を低抵抗化することができる。
ゲート電極Ｇの両側の側壁には、例えば、酸化シリコン膜からなるサイドウォール５が形成されており、サイドウォール５直下のｐ型ウェルＰＷＬ内には、低濃度ｎ型不純物拡散領域４が形成されている。この低濃度ｎ型不純物拡散領域４は、エクステンション領域とも呼ばれ、ゲート電極Ｇに整合して形成されている。低濃度ｎ型不純物拡散領域４は、半導体基板１Ｓにリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入することにより形成される半導体領域である。続いて、ｐ型ウェルＰＷＬ内の低濃度ｎ型不純物拡散領域４の外側には、高濃度ｎ型不純物拡散領域６が形成されている。この高濃度ｎ型不純物拡散領域６もリンや砒素などのｎ型不純物を導入した半導体領域であり、低濃度ｎ型不純物拡散領域４よりもｎ型不純物が高濃度に導入されている。高濃度ｎ型不純物拡散領域６は、サイドウォール５に整合して形成されている。これらの低濃度ｎ型不純物拡散領域４と高濃度ｎ型不純物拡散領域６により、ソース領域およびドレイン領域が形成されている。つまり、ソース領域およびドレイン領域のそれぞれを、低濃度ｎ型不純物拡散領域４と高濃度ｎ型不純物拡散領域６を組み合わせて形成することで、ゲート電極の端部直下の電界集中を緩和できるＬＤＤ（Lightly Doped Drain）構造とすることができる。以上のようにして、ｎチャネル型ＭＩＳＦＥＴが形成されている。
続いて、ｎチャネル型ＭＩＳＦＥＴの上層に形成されている配線構造について説明する。図７に示すように、ｎチャネル型ＭＩＳＦＥＴを覆うように、窒化シリコン膜７と酸化シリコン膜８からなる層間絶縁膜が形成されている。この層間絶縁膜には、ｎチャネル型ＭＩＳＦＥＴのソース領域あるいはドレイン領域に達するプラグＰＬＧ１が形成されている。プラグＰＬＧ１は、ガードリング領域に形成されているものと同様の構造をしており、孔にチタン／窒化チタン膜およびタングステン膜を埋め込むことにより形成されている。そして、プラグＰＬＧ１上には、例えば、アルミニウム合金膜からなる第１層配線Ｌ１が形成されており、第１層配線Ｌ１とプラグＰＬＧ１とは電気的に接続されている。さらに、第１層配線Ｌ１を形成した酸化シリコン膜８上には、酸化シリコン膜９が形成されており、この酸化シリコン膜９を貫通して第１層配線Ｌ１に達するプラグＰＬＧ２が形成されている。プラグＰＬＧ２もプラグＰＬＧ１と同様に、孔にチタン／窒化チタン膜およびタングステン膜を埋め込むことにより形成されている。
次に、プラグＰＬＧ２を形成した酸化シリコン膜９上には、例えば、アルミニウム合金膜からなる第２層配線Ｌ２が形成されており、この第２層配線Ｌ２を覆うように、酸化シリコン膜１０が形成されている。そして、酸化シリコン膜１０には、酸化シリコン膜１０を貫通して第２層配線Ｌ２に接続するプラグＰＬＧ３が形成されており、このプラグＰＬＧ３上に、例えば、アルミニウム合金膜よりなる第３層配線Ｌ３が形成されている。プラグＰＬＧ３もプラグＰＬＧ１およびプラグＰＬＧ２と同様に、孔へチタン／窒化チタン膜およびタングステン膜を埋め込むことにより形成されている。
第３層配線Ｌ３上を含む酸化シリコン膜１０上には、酸化シリコン膜１１および窒化シリコン膜１２よりなる積層膜が形成されている。この積層膜には、積層膜を貫通して第３層配線Ｌ３の表面を露出する開口部１３が形成されている。この開口部１３の内部から窒化シリコン膜１２上にＵＢＭ（Under Bump Metal）膜１４と金膜１７の積層膜が形成されており、ＵＢＭ膜１４と金膜１７よりなるバンプ電極ＢＰ１が形成されている。このようにして、集積回路形成領域の一部にｎチャネル型ＭＩＳＦＥＴおよび多層配線が形成されている。
次に、本実施の形態１の特徴領域であるアライメントマーク形成領域について説明する。図７に示すように、アライメントマーク形成領域では、半導体基板１Ｓの主面上にパターンＰ３が形成されている。このパターンＰ３が図６のドットパターンの一部を構成している。パターンＰ３は素子分離領域ＳＴＩと同じ構造をしており、半導体基板１Ｓに形成された溝に酸化シリコン膜を埋め込むことにより形成されている。パターンＰ３は、集積回路形成領域に形成されている素子分離領域ＳＴＩと同層で形成されており、そのパターンＰ３の１つの大きさは可視光程度のサイズに微細化されている。具体的には、例えば、パターンＰ３を構成する溝の大きさが、例えば、４００ｎｍ〜８００ｎｍ程度となっている。このパターンＰ３は、アライメントマーク形成領域の全体にわたって形成されている。すなわち、アライメントマーク形成領域のうち、マークＭＫ１が形成されていない背景領域だけでなく、マークＭＫ１が形成されている下層にもパターンＰ３が形成されている。
そして、パターン３の上層には、窒化シリコン膜７および酸化シリコン膜８よりなる積層膜が形成されており、この積層膜上に酸化シリコン膜９が形成されている。酸化シリコン膜９上には、パターンＰ１ａが形成されている。このパターンＰ１ａが図６のドットパターンの一部を構成している。パターンＰ１ａは集積回路形成領域に形成されている第２層配線Ｌ２と同層で形成されており、この第２層配線Ｌ２と同様にアルミニウム合金膜から形成されている。パターンＰ１ａの１つの大きさは可視光程度のサイズに微細化されている。具体的には、例えば、パターンＰ１ａは、例えば、４００ｎｍ〜８００ｎｍ程度となっている。このパターンＰ１ａは、アライメントマーク形成領域の全体にわたって形成されている。すなわち、アライメントマーク形成領域のうち、マークＭＫ１が形成されていない背景領域だけでなく、マークＭＫ１が形成されている下層にもパターンＰ１ａが形成されている。第２層配線Ｌ２と同層に形成されているパターンＰ１ａは、素子分離領域ＳＴＩと同層に形成されているパターンＰ３と平面的に重なるパターンとして形成されている。
次に、パターンＰ１ａを覆うように、酸化シリコン膜１０が形成されており、この酸化シリコン膜１０上にマークＭＫ１が形成されている。このマークＭＫ１は、集積回路形成領域に形成されている第３層配線Ｌ３と同層で形成されており、例えば、アルミニウム合金膜から形成されている。このマークＭＫ１を覆うように酸化シリコン膜１１および窒化シリコン膜１２よりなる積層膜が形成されている。以上のようにして、アライメントマーク形成領域にマークＭＫ１が形成されており、このマークＭＫ１の下層にパターンＰ１ａおよびパターンＰ３が形成されている。
本実施の形態１の特徴の１つは、マークＭＫ１の下層にパターンＰ１ａおよびパターンＰ３を形成している点である。このパターンＰ１ａおよびパターンＰ３を形成することにより、アライメントマーク形成領域のうちマークＭＫ１を囲む背景領域での光の反射を低減することができるのである。このため、マークＭＫ１では、入射光がほとんど反射するのに対し、マークＭＫ１の周囲である背景領域での反射光を低減することができ、マークＭＫ１と背景領域とのコントラスト差を大きくすることができる。この結果、マークＭＫ１の視認性を向上することができ、半導体チップの位置合わせ精度を向上できる。なお、パターンＰ１ａおよびパターンＰ３を設けることにより背景領域での反射光を低減できるメカニズムについては後述する。
次に、図８は、図５および図６のＢ−Ｂ線で切断した断面図である。図８において、ガードリング領域および集積回路形成領域の構成は、図７に示すＡ−Ａ線で切断した断面図と同様の構成をしているので、その説明は省略する。図８の特徴構成であるアライメントマーク形成領域について、図７と相違する点について説明する。図８における特徴的構成は、半導体基板１Ｓの主面上にパターンＰ２が形成されている点である。このパターンＰ２は、集積回路形成領域に形成されているゲート電極Ｇと同層で形成されている。そして、パターンＰ２は、ゲート電極Ｇと同様にポリシリコン膜から形成されている。パターンＰ２の１つの大きさは可視光程度のサイズに微細化されている。具体的には、例えば、パターンＰ２は、例えば、４００ｎｍ〜８００ｎｍ程度となっている。このパターンＰ２は、アライメントマーク形成領域の全体にわたって形成されている。すなわち、アライメントマーク形成領域のうち、マークＭＫ１が形成されていない背景領域だけでなく、マークＭＫ１が形成されている下層にもパターンＰ２が形成されている。
続いて、図８における特徴的構成は、酸化シリコン膜８上にパターンＰ１ｂが形成されている点である。このパターンＰ１ｂは、集積回路形成領域に形成されている第１層配線Ｌ１と同層で形成されており、かつ、この第１層配線Ｌ１と同様の材料であるアルミニウム合金膜から構成されている。パターンＰ１ｂの１つの大きさは可視光程度のサイズに微細化されている。具体的には、例えば、パターンＰ１ｂは、例えば、４００ｎｍ〜８００ｎｍ程度となっている。このパターンＰ１ｂは、アライメントマーク形成領域の全体にわたって形成されている。すなわち、アライメントマーク形成領域のうち、マークＭＫ１が形成されていない背景領域だけでなく、マークＭＫ１が形成されている下層にもパターンＰ１ｂが形成されている。第１層配線Ｌ１と同層に形成されているパターンＰ１ｂは、ゲート電極Ｇと同層に形成されているパターンＰ２と平面的に重なるパターンとして形成されている。
以上のように、本実施の形態１では、Ａ−Ａ線で切断した断面図（図７）に示すように、アライメントマーク形成領域のマークＭＫ１の下層にパターンＰ１ａとパターンＰ３が形成されており、かつ、Ｂ−Ｂ線で切断した断面図（図８）に示すように、アライメントマーク形成領域のマークＭＫ１の下層のパターンＰ１ｂとパターンＰ２が形成されている。そして、本実施の形態１では、パターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３はそれぞれ異なる層に形成されている。
図９は、図７と図８とを重ね合わせた図である。この図９により、アライメントマーク形成領域のマークＭＫ１およびマークＭＫ１の周囲にある背景領域の下層に形成されているパターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３の位置関係が明らかになる。すなわち、第２層配線Ｌ２と同層で形成されているパターンＰ１ａと、素子分離領域ＳＴＩと同層で形成されているパターンＰ３とは、平面的に同一のパターンを形成しており、平面的に見るとパターンＰ１ａとパターンＰ３は重なることになる（図６参照）。そして、第１層配線Ｌ１と同層で形成されているパターンＰ１ｂと、ゲート電極Ｇと同層で形成されているパターンＰ２とは、平面的に同一のパターンを形成しており、平面的に見るとパターンＰ１ｂとパターンＰ２は重なることになる（図６参照）。一方、パターンＰ１ａとパターンＰ１ｂとはパターンがずれて形成されており、パターンＰ１ａとパターンＰ１ｂとは平面的に重ならないように配置されている。つまり、図７に示すパターンＰ１ａ（パターンＰ３）と図８に示すパターンＰ１ｂ（パターンＰ２）は平面的に重ならないように配置されている。このようにパターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３を配置することにより、図６に示すドットパターンが形成されることになる。
次に、本実施の形態１のように、マーク形成領域および背景領域の下層にパターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３を形成することにより、背景領域からの反射光を低減できるメカニズムについて、図１０を参照しながら説明する。
まず、背景領域からの反射光を低減できる第１のメカニズムについて説明する。図１０において、パターンＰ１ａについて着目すると、パターンＰ１ａは、パターンＰ１ａの１つずつが可視光サイズで形成されているとともに、パターンＰ１ａの間隔が可視光サイズで配置されている。このように配置されているパターンＰ１ａは、回折格子としての機能を有しているのである。回折格子とは、回折格子に入射した光が回折によって広がるものであり、回折によって広がった光同士は干渉して強弱パターンを形成する特徴を有している。この回折格子の回折による広がりは、パターンＰ１ａの間隔が狭くなるほど大きくなる。本実施の形態１では、パターンＰ１ａの間隔が可視光サイズにまで微細化されているので、回折による広がりは相当大きくなる。したがって、例えば、半導体チップＣＨＰに形成されているアライメントマーク形成領域に入射した光は、最上層に形成されている窒化シリコン膜１２および酸化シリコン膜１１に入射するが、窒化シリコン膜１２および酸化シリコン膜１１は可視光に対してほぼ透明であるので、入射光は、窒化シリコン膜１２および酸化シリコン膜１１を透過して、パターンＰ１ａに入射する。パターンＰ１ａ自体は金属膜から構成されて入射光を透過せずに反射するが、パターンＰ１ａは可視光サイズの間隔で規則的に配置されているので、回折格子として機能する。パターンＰ１ａの間に形成されている開口部のサイズが可視光サイズであるので、回折効果は大きくなる。したがって、パターンＰ１ａから反射した反射光は相当広がることになる。このことから、一定方向に配置しているカメラに入射する反射光の光量が減少することになる。一方、マークＭＫ１に入射した入射光は、マークＭＫ１自体が金属膜から形成されているため、ほとんどの入射光が反射する。したがって、パターンＰ１ａによる回折を受けた反射光の光量と、マークＭＫ１で反射された光量の差が大きくなる。このことは、カメラに入射する背景領域からの反射光がパターンＰ１ａによる回折効果により減少することを意味し、背景領域とマークＭＫ１とのコントラスト差が大きくなることを意味する。このため、カメラでのマークＭＫ１の視認性が向上するのである。このような第１のメカニズムによって、マークＭＫ１の視認性が向上する結果、半導体チップＣＨＰの位置を高精度に把握することが可能となる。特に、本実施の形態１では、パターンＰ１ａだけでなく、パターンＰ１ｂ、パターンＰ２およびパターンＰ３が形成されているので、それぞれのパターンが回折格子としての機能を有することになる。このため、背景領域から反射される反射光の回折による広がりは大きくなるので、さらに、背景領域からカメラに入射する反射光の光量が減少し、マークＭＫ１と背景領域とのコントラスト差を充分に大きくすることができる顕著な効果を得ることができるのである。さらに、回折格子から射出される光は互いに干渉する。この干渉により強弱のコントラストパターンが生成されることになる。したがって、カメラの配置位置で、干渉によるコントラストパターンのうち弱パターンが入射するようにカメラの位置を調整することにより、さらに、背景領域からの反射光の強度を低減することができる。本実施の形態１のように背景領域の下層にパターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３を設けると、光の回折および干渉による効果により、背景領域からカメラに入射する反射光の光量を低減することができることがわかる。
さらに、上述した光の回折および干渉を利用した第１のメカニズムの他に、パターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３による背景領域からの反射光を低減できる第２のメカニズムが存在する。この第２のメカニズムについて説明する。この第２のメカニズムは、配線層に形成されているパターンＰ１ａおよびパターンＰ１ｂが反射光の遮蔽する一方、配線層の下層に形成されているパターンＰ２およびパターンＰ３が光を散乱することで実現される。第２層配線Ｌ２と同層で形成されているパターンＰ１ａに入射した入射光は、パターンＰ１ａで反射するものと、パターンＰ１ａの開口部（パターンＰ１ａの間隔領域）を通過して下層に至る光が存在する。そして、パターンＰ１ａを通過した入射光は、パターンＰ１ｂで反射される光と、パターンＰ１ｂを通過する光が存在する。このとき、パターンＰ１ｂで反射された光の一部は、パターンＰ１ｂの上層に配置されているパターンＰ１ａにより遮蔽される。これにより、背景領域から射出される反射光を低減できる。つまり、パターンＰ１ａは、一端パターンＰ１ａを通過して、パターンＰ１ｂで反射された光の一部を遮蔽する機能を有するのである。さらに、パターンＰ１ｂを通過した光も半導体基板１Ｓで反射されるが、この光の一部は、再びパターンＰ１ｂあるいはパターンＰ１ａで遮蔽されることになる。このように本実施の形態１では、マークＭＫ１と半導体基板１Ｓの中間に配置される配線層にパターンＰ１ａおよびパターンＰ１ｂを設けている点に特徴の１つがあるのである。この配線層にパターンＰ１ａおよびパターンＰ１ｂを配置することにより、それぞれのパターンの下層で反射した光を遮蔽する効果が得られるのである。パターンＰ１ａおよびパターンＰ１ｂで光の射出を遮蔽できる結果、背景領域からカメラに入射する反射光の光量を低減できるのである。さらに、配線層を構成する複数の層にパターンＰ１ａとパターンＰ１ｂとを形成し、かつ、パターンＰ１ａとパターンＰ１ｂを平面的に重ならないように配置することにより、パターンＰ１ａとパターンＰ１ｂによる遮蔽効果を最大限に発揮することができる。例えば、パターンＰ１ｂで光の一部を遮蔽できるが、パターンＰ１ｂの隙間から一部の光が通過する。そこで、パターンＰ１ｂとパターンＰ１ａのパターン配置を平面的にずらすことにより、パターンＰ１ｂで遮蔽できなかった光をパターンＰ１ａで遮蔽することができるのである。このことから、パターンＰ１ａとパターンＰ１ｂの平面的なパターン配置をずらすことは、半導体基板１ＳなどのパターンＰ１ａあるいはパターンＰ１ｂの下層で反射した光を遮蔽する観点からは有効であることがわかる。
さらに、パターンＰ１ａやパターンＰ１ｂの下層にパターンＰ２やパターンＰ３を設けている点も背景領域から射出される光の光量を低減する観点から有効である。すなわち、パターンＰ２やパターンＰ３によって半導体基板１Ｓの表面には凹凸が形成されることなる。このため、パターンＰ１ａやパターンＰ１ｂを通過した光は半導体基板１Ｓにまで達することになる。このとき、半導体基板１Ｓの表面が平坦であると、反射光の方向もある一定方向に偏ることになる。その偏った方向が、例えば、パターンＰ１ｂやパターンＰ１ａを通過する方向であるとすると、パターンＰ１ａやパターンＰ１ｂによる遮蔽効果を充分に発揮することができなくなる。これに対し、半導体基板１Ｓの表面にパターンＰ２やパターンＰ３を形成することにより、半導体基板１Ｓの表面に凹凸を形成することができる。半導体基板１Ｓに表面に凹凸が形成されると、その凹凸により光が散乱される。すなわち、半導体基板１Ｓに入射した光が散乱され、不特定の方向に光が射出されることになる。この場合、パターンＰ１ａやパターンＰ１ｂを通過せずに遮蔽される光の光量が多くなるのである。つまり、パターンＰ１ａやパターンＰ１ｂの下層にパターンＰ２やパターンＰ３を形成することにより、半導体基板１Ｓで反射された光の方向をランダムにすることができる。この結果、パターンＰ１ａやパターンＰ１ｂを通過する方向に反射光が偏ることを防止することができ、パターンＰ１ａやパターンＰ１ｂによる遮蔽効果を向上させることができるのである。
このように、半導体基板１ＳとマークＭＫ１との間の配線層と同層にパターンＰ１ａやパターンＰ１ｂを配置することにより、パターンＰ１ａやパターンＰ１ｂの下層で反射した光の遮蔽効果を得ることができる。さらには、半導体基板１Ｓの表面にパターンＰ２やパターンＰ３を形成することで、パターンＰ１ａおよびパターンＰ１ｂによる光の遮蔽効果を向上することができる。すなわち、本実施の形態１のように、パターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３を形成することにより、光の散乱を利用した充分な遮蔽効果を得ることができるのである。以上述べた第２のメカニズムによる光の散乱および遮蔽による効果により、背景領域からカメラに入射する反射光の光量を低減することができることがわかる。
次に、パターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３を形成することにより、マークＭＫ１と背景領域とのコントラスト差を大きくできる第３のメカニズムについて説明する。従来、アライメントマーク形成領域においては、マークＭＫ１の下層にパターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３は形成されていない。つまり、アライメントマーク形成領域では、集積回路形成領域に形成されている最上層配線（配線Ｌ３）と同層にマークＭＫ１が形成されているが、このマークＭＫ１の下層にはパターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３が形成されていない。この場合、以下に示す事態が生じる。例えば、集積回路形成領域には、ｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇが形成されており、このゲート電極Ｇ上に層間絶縁膜（窒化シリコン膜７および酸化シリコン膜８）を介して第１層配線Ｌ１が形成されている。そして、第１層配線Ｌ１上に酸化シリコン膜９を介して第２層配線Ｌ２が形成されており、この第２層配線Ｌ２上に酸化シリコン膜１０を介して第３層配線Ｌ３が形成されている。これに対し、従来のアライメントマーク形成領域には、ゲート電極Ｇと同層（パターンＰ２）、第１層配線Ｌ１と同層（パターンＰ１ｂ）および第２層配線Ｌ２と同層（パターンＰ１ａ）にパターンが形成されていない。このため、例えば、ゲート電極Ｇを覆うように形成されている酸化シリコン膜８の平坦性が悪くなる。すなわち、集積回路形成領域においては、ゲート電極Ｇを覆うように酸化シリコン膜８が形成されるが、アライメントマーク形成領域においては、ゲート電極Ｇと同層にパターンＰ２が形成されていないため、半導体基板１Ｓ上に酸化シリコン膜８が形成されることになる。このことは、集積回路形成領域とアライメントマーク形成領域では、酸化シリコン膜８を形成する下地の凹凸がかなり異なることを意味している。したがって、アライメントマーク形成領域に形成されている酸化シリコン膜８の平坦性が悪くなるのである。同様にして、集積回路形成領域には第１層配線Ｌ１が形成されているが、アライメントマーク形成領域には、第１層配線Ｌ１に対応したパターン（パターンＰ１ｂ）が形成されていないので、アライメントマーク形成領域に形成される酸化シリコン膜９の平坦性も悪くなる。さらに、集積回路形成領域には、第２層配線Ｌ２が形成されているが、アライメントマーク形成領域には、第２層配線Ｌ２に対応したパターン（パターンＰ１ａ）が形成されていないので、アライメントマーク形成領域に形成される酸化シリコン膜１０の平坦性も悪くなる。つまり、下地パターンが均一である場合には、その下地パターン上に形成される膜の平坦性は良好になるが、下地パターンが不均一であると、その不均一な下地パターン上に形成される膜の平坦性が悪くなるのである。このことから、アライメントマーク形成領域の平坦性は良好とはいえない。アライメントマーク形成領域では、層間絶縁膜上の最上層にマークＭＫ１が形成されているので、マークＭＫ１の下層に形成されている層間絶縁膜の平坦性が低下すると、その層間絶縁膜の凹凸を反映してマークＭＫ１の平坦性も低下する。マークＭＫ１の平坦性が低下すると、マークＭＫ１で反射する反射光の進行方向がばらつくことになる。このため、マークＭＫ１で反射する反射光を特定方向に配置されているカメラで認識する場合、カメラが配置されている特定方向へ進行する反射光の光量が低下することになる。したがって、カメラに入射するマークＭＫ１からの反射光と背景領域からの反射光の差が小さくなり、マークＭＫ１と背景領域とのコントラスト差が低下し、カメラによるアライメントマークの視認性低下を招くことになる。この結果、半導体チップの位置きめ精度が低下することになる。
これに対し、本実施の形態１では、アライメントマーク形成領域に形成されているマークＭＫ１の下層にパターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３を形成している。例えば、アライメントマーク形成領域では、集積回路形成領域に形成されているゲート電極Ｇと同層にパターンＰ２が形成されているので、ゲート電極ＧおよびパターンＰ２による下地膜のパターンが均一となり、ゲート電極ＧおよびパターンＰ２上に形成される酸化シリコン膜８の平坦性を向上することができる。同様に、アライメントマーク形成領域では、集積回路形成領域に形成されている第１層配線Ｌ１と同層にパターンＰ１ｂが形成され、さらに、第２層配線Ｌ２と同層にパターンＰ１ａが形成されているので、酸化シリコン膜９および酸化シリコン膜１０の平坦性を向上することができる。このことから、アライメントマーク形成領域において、マークＭＫ１の下層に形成されている下地膜の平坦性が向上するので、マークＭＫ１の平坦性も向上することができる。この結果、マークＭＫ１で反射する反射光が特定方向に揃って進行することになり、この特定方向にカメラを配置することにより、マークＭＫ１で反射される反射光の光量の低下を抑制できる。このため、カメラに入射するマークＭＫ１からの反射光と背景領域からの反射光の差が大きくなり、マークＭＫ１と背景領域とのコントラスト差が向上する。したがって、カメラによるアライメントマークの視認性低下を抑制することができ、半導体チップの位置きめ精度を向上することができる。
特に、本実施の形態１では、マークＭＫ１の直下にもパターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３を配置している点が有効に作用する。例えば、第１のメカニズムおよび第２のメカニズムの観点からは、背景領域の直下にパターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３を設けるだけでも背景領域から反射する反射光の光量を低減できる効果を得ることができる。これに対し、マークＭＫ１の平坦性を向上する第３のメカニズムの観点からは、マークＭＫ１の直下に、集積回路形成領域に形成されているパターンと同等のパターンを形成することに意義がある。このように構成することにより、マークＭＫ１の直下に形成されている下地膜の平坦性を向上することができ、ひいてはマークＭＫ１の平坦性を向上できるのである。つまり、第３のメカニズムの観点からは、アライメントマーク形成領域のうち、マークＭＫ１の直下にパターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３を形成することにより、マークＭＫ１の平坦性を向上できるという顕著な効果を得ることができるのである。
以上のことから、光の回折および干渉を利用する第１のメカニズムと、光の散乱および光の遮蔽を利用する第２のメカニズムと、下地パターンの均一性を利用する第３のメカニズムによって、本実施の形態１では、アライメントマークのコントラスト差を大きくすることができる。このため、アライメントマークの視認性が向上し、半導体チップの位置きめ精度を向上することができる。つまり、本実施の形態１では、半導体チップごとにアライメントマークのコントラスト差に変動が生じても、その変動を上回るコントラスト差を得ることができる。このことから、異なる半導体ウェハから取得される半導体チップや、同一の半導体チップの異なるチップ領域から取得される半導体チップであっても、すべての半導体チップで、アライメントマークの視認性を向上することができ、半導体チップの位置きめ精度を向上することができる。
次に、本実施の形態１における技術的思想と、背景技術の欄で説明した先行技術文献に記載されている技術との差異について説明する。
特許文献１（特開平１１−３３０２４７号公報）には、チップ内部にレーザートリミング用のアライメントマークを形成する場合において、アライメントマークの検出が的確に行うことができる技術が記載されている。具体的には、ＳＯＩ基板からなる半導体基板の表面は、少なくともアライメントマークの周辺領域において、法線方向に対して斜めとなるテーパ部を有しており、このテーパ部にてレーザ光が法線方向とは異なる方向に反射するようになっている。このため、アライメントマークの周辺領域において、半導体基板の法線方向へのレーザ光の反射を少なくすることができるため、アライメントマークとその周辺領域とを的確に区別することができる。これにより、チップ内にアライメントマークを形成する場合にも、アライメントマークの検出を的確に行うことができるとしている。このとき、テーパ部は半導体基板に形成されている素子分離領域と同層で形成されている。この特許文献１では、素子分離領域はＬＯＣＯＳ（Local Oxidation of Silicon）で形成されており、アライメントマークの周辺領域にもＬＯＣＯＳと同様のパターンを形成している。そして、ＬＯＣＯＳの両端がテーパ部になっていることを利用して、レーザ光の反射方向を半導体基板の法線方向からずらすことができるとしている。したがって、特許文献１に記載された技術によれば、レーザ光を半導体基板に入射し、アライメントマークでの反射光と背景領域（アライメントマークの周辺領域）での反射光との強度差に基づいて、アライメントマークの検出精度を向上させることができる。この技術は、レーザ光を入射することを前提としているものであり、例えば、キセノンランプなどのランダムな方向を有する一般照明では効果は薄いものとなる。つまり、キセノンランプでは、入射光の方向はランダムであるので、反射光もランダム方向に射出される。このとき、単に、半導体基板の主面上にテーパ部を設けているとしても、ランダム方向の入射光をランダム方向の反射光に変換するだけであり、テーパ部を設ける効果は少ない。特許文献１に記載されている技術は、半導体基板の法線方向からレーザ光を入射し、半導体基板の法線方向からレーザ光が反射する場合に適用される技術である。
これに対し、本実施の形態１に記載されている技術的思想は、アライメントマーク形成領域に形成されているマークＭＫ１と背景領域の下層に複数層にわたるパターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３を設けているものである。これにより、光の回折および干渉を利用した第１のメカニズムによる効果を得ることができるものである。この作用については、特許文献１に記載された技術には記載も示唆もされていない。特に、特許文献１では、テーパ部を設けただけであり、半導体基板の法線方向からレーザ光を照射する場合にだけ有効なものである。一方、本実施の形態１では、レーザ光だけでなくランダム方向の入射光を有するキセノンランプなどを使用する場合も効果が得られる。キセノンランプを使用する場合であっても、本実施の形態１における構成によれば、光の回折および干渉現象が生じるので、第１のメカニズムによって背景領域からの反射光を低減することができるのである。
さらに、集積回路形成領域の配線層と同層にパターンＰ１ａ、Ｐ１ｂを設けることにより、上述した光の回折・干渉の他に、光の遮光効果を利用した第２のメカニズムが実現される。この光の遮蔽効果について、特許文献１には記載も示唆もされていない。特に、集積回路形成領域の配線層と同層にパターンＰ１ａ、Ｐ１ｂを設けるとともに、ゲート電極Ｇと同層にパターンＰ２を設け、かつ、素子分離領域ＳＴＩと同層にパターンＰ３を設けることにより、半導体基板１Ｓの主面上での光の散乱も利用しているのである。すなわち、半導体基板１Ｓの主面での光の散乱を利用することにより、パターンＰ１ａ、Ｐ１ｂによる反射光の遮蔽効果を向上できる利点がある。この点についても、特許文献１には記載も示唆もされていない。
また、本実施の形態３では、第３のメカニズムによってマークＭＫ１の平坦性を向上できるので、この観点からも、アライメントマークの視認性を向上できるとしている。これに対し、特許文献１では、アライメントマークの平坦性に関しては、何ら記載も示唆もされていない。
以上のことから、光の回折および干渉を利用する第１のメカニズムと、光の散乱および光の遮蔽を利用する第２のメカニズムと、下地パターンの均一性を利用する第３のメカニズムによって、アライメントマークの視認性を向上できるという本実施の形態１における特徴は、特許文献１に記載も示唆もされておらず、かつ、本実施の形態１における技術的思想を想到する動機付けとなる記載も存在していない。このため、特許文献１に記載されている技術から本実施の形態１における技術的思想を想到することは、たとえ、当業者といえども困難であると考えられる。
続いて、特許文献２（特開２０００−１８２９１４号公報）と本実施の形態１における技術的思想との差異について説明する。特許文献２には、アルミニウム層のベタパターンとして形成された十字形状のマーク本体部の周辺領域に、アルミニウムから成る拡散反射層が形成されている。拡散反射層としては、例えば、アルミニウム層により形成されたストライプ状または格子状またはドット状の微細パターンを用いることができるとしている。このとき、十字形状のマーク本体部の周辺領域に形成される拡散反射層は、マーク本体部と同層で形成されている。
特許文献２に記載されている技術は、マーク本体部と同層の周辺領域に拡散反射層を形成し、この拡散反射層による光の散乱や干渉によって拡散反射層からの反射光を低減するものである。
これに対し、本実施の形態１では、マークＭＫ１および背景領域と同層ではなく、マークＭＫ１および背景領域の下層にパターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３を設けている点が相違する。このように本実施の形態１では、マークＭＫ１および背景領域の下層にパターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３を設ける点に特徴があり、本実施の形態１は、マーク本体部と同層に拡散反射層を形成する特許文献２の構成では得られない顕著な効果を奏するのである。
この点について説明する。まず、第１にＬＣＤドライバである半導体チップには、位置合わせのため、アライメントマークが形成されている。このアライメントマークは、マークとマークに周囲を囲む背景領域から形成されている。このとき、一般的なアライメントマークの仕様では、マークと同層である背景領域には、なにも形成しないこととなっている。これは、マーク自体の視認性を向上させるためであり、マークと同層の背景領域に余計なパターンが形成されていると視認性低下を招くおそれが高くなるからである。したがって、特許文献２のように、マーク本体部と同層に拡散反射層を形成する技術は仕様を満足せず、仕様を満たす観点からは現実的な構成ということはできなくなる。一方、本実施の形態１では、マークＭＫ１と同層には何も形成せずに、マークＭＫ１および背景領域の下層にパターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３を形成している。この場合、マークＭＫ１と同層の背景領域には何も形成していないので、本実施の形態１は特許文献２と異なり、仕様を満足する構成となっている。
第２に、特許文献２では、マーク本体部と同層で拡散反射層を形成している。マーク本体部は、最上層配線で形成されており、このマーク本体部と同層で形成されている拡散反射層も最上層配線で形成される。しかし、一般的に、最上層配線の膜厚はその他の層の配線の膜厚よりも遥かに厚くなっており、この厚い最上層配線を微細加工することは困難である。すなわち、特許文献２では、マーク本体部と同層に格子状またはドット状の微細パターンからなる拡散反射層を形成するが、この拡散反射層が最上層配線を加工して形成するものであり、光の散乱や干渉を充分に実現できるほどの微細パターンに加工することは困難である。これに対し、本実施の形態１では、最上層配線ではなく、最上層配線よりも下層に形成されている膜厚の薄い配線を使用して加工できるので、可視光サイズの間隔をもつ微細パターンも容易に形成することができるのである。
第３に、特許文献２では、配線層の最上層に拡散反射層を形成するので、最上層における金属膜の残存率が上昇する。つまり、拡散反射層を形成しなければ、アライメントマーク形成領域の配線の最上層にはマーク本体部だけが形成されることになる。これに対し、特許文献２では、マーク本体部と同層に金属膜よりなる拡散反射層を形成することになるので、金属膜の被覆率が上昇する。通常のパターニングでマーク本体部および拡散反射層を形成することになるが、通常のパターニングでは、金属膜のエッチングが行なわれる。このエッチングでは、プラズマ発光による終点検出が行なわれている。つまり、成膜した金属膜をエッチングすることにより、マーク本体部および拡散反射層の加工が行なわれる。このとき、拡散反射層を形成する場合には、拡散反射層を形成する分だけ、金属膜を残存させることになる。言い換えれば、不要な金属膜はエッチングにより除去するが、拡散反射層を形成するので、その分、エッチングする領域が減少する。
エッチングの最中ではエッチングによる生成物が多く、この生成物からの発光強度が大きい。これに対し、エッチングの終点近傍ではエッチングによる生成物が少なくなるので、生成物からの発光強度が小さくなる。この生成物からの発光強度差をモニタリングすることにより、終点検出を行なっている。すなわち、エッチングによる生成物からの発光強度差が大きくなることを利用してエッチングの終点検出を行なうことができるのである。
ところが、拡散反射層を形成する場合、エッチングする領域の面積が減少することから、エッチングの最中であっても、生成物からの発光強度が少なくなる。このことは、エッチングの最中とエッチングの終点付近で、生成物による発光強度差が小さくなることを意味している。生成物の発光強度差が小さくなると、エッチングの終点検出が困難になるのである。つまり、拡散反射層を形成して最上層の金属膜残存率が大きくなると、マーク本体部および拡散反射層を加工するエッチングの終点検出が正確にできなくなるおそれが高まるのである。エッチングの終点検出が正確にできなくなると、エッチング残りによる加工不良や、オーバエッチングによる加工寸法の減少などの不都合が発生する。したがって、最上層に形成されるマーク本体部の加工を正確に実施する観点からは、マーク本体部と同層に金属膜による拡散反射層を形成しない方が望ましいことがわかる。この点に関し、本実施の形態１では、マークと同層の背景領域には、パターンを形成しないので、上述した不都合を回避できる。この結果、アライメントマークの視認性を向上することにつながるマークの加工精度の向上を図ることができる利点がある。
第４に、光の回折および干渉を利用する第１のメカニズムと、光の散乱および光の遮蔽を利用する第２のメカニズムと、下地パターンの均一性を利用する第３のメカニズムによって、アライメントマークの視認性を向上できるという本実施の形態１における特徴は、特許文献２に記載も示唆もされておらず、かつ、本実施の形態１における技術的思想を想到する動機付けとなる記載も存在していない。以上のことから、特許文献２に記載されている技術から本実施の形態１における技術的思想を想到することは、たとえ、当業者といえども困難であると考えられる。
本実施の形態１における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。なお、本実施の形態１における半導体装置の構成は、図６〜図８に示すように構成されているが、説明をわかりやすくするために、図７と図８を組み合わせた図９も形成している。本実施の形態１における半導体装置の製造方法では、アライメントマーク形成領域に形成されるパターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３の位置関係をわかりやすくするために、図９に対応した断面図で説明する。
まず、図１１に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、図１２に示すように、半導体基板１Ｓの集積回路形成領域に素子間を分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えば、ＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域ＳＴＩを形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１Ｓ上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１Ｓ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。本実施の形態１では、集積回路形成領域に素子分離領域ＳＴＩを形成する工程で、ガードリング領域にも素子分離領域ＳＴＩを形成し、かつ、アライメントマーク形成領域にもパターンＰ３を形成する。このアライメントマーク形成領域に形成されるパターンＰ３も、集積回路形成領域に形成される素子分離領域ＳＴＩと同様に、溝に酸化シリコン膜を埋め込んだ構造をしている。本実施の形態１では、アライメントマーク形成領域にパターンＰ３を形成する点に特徴の１つがあるが、このパターンＰ３を素子分離領域ＳＴＩと同じ工程で形成することにより、工程の簡略化を図ることができる。
次に、素子分離領域ＳＴＩで分離された集積回路形成領域の活性領域に不純物を導入してｐ型ウェルＰＷＬを形成する。ｐ型ウェルＰＷＬは、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。
続いて、ｐ型ウェルＰＷＬの表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
次に、図１３に示すように、半導体基板１Ｓ上にゲート絶縁膜２を形成する。ゲート絶縁膜２は、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜２は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜２を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜２と半導体基板１Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜２のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜２に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜２を形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、ゲート絶縁膜２と半導体基板１Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
また、ゲート絶縁膜２は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜２として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜２の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜２として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
続いて、ゲート絶縁膜２上にポリシリコン膜３を形成する。ポリシリコン膜３は、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜３中にリンや砒素などのｎ型不純物を導入する。
次に、図１４に示すように、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜３を加工して、集積回路形成領域にゲート電極Ｇを形成する。このときのパターニングで、アライメントマーク形成領域には、ゲート電極Ｇと同層で形成されるパターンＰ２を形成する。本実施の形態１では、アライメントマーク形成領域にパターンＰ２を形成する点に特徴の１つがあるが、このパターンＰ２をゲート電極Ｇと同じ工程で形成することにより、工程の簡略化を図ることができる。
ここで、集積回路形成領域のゲート電極Ｇには、ポリシリコン膜３中にｎ型不純物が導入されている。このため、ゲート電極Ｇの仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。
続いて、図１５に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇに整合した浅い低濃度ｎ型不純物拡散領域４を形成する。浅い低濃度ｎ型不純物拡散領域４は、半導体領域である。
次に、半導体基板１Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォール５をゲート電極Ｇの側壁に形成する。サイドウォール５は、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールを形成してもよい。
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域にサイドウォール５に整合した深い高濃度ｎ型不純物拡散領域６を形成する。深い高濃度ｎ型不純物拡散領域６は、半導体領域である。この深い高濃度ｎ型不純物拡散領域６と浅い低濃度ｎ型不純物拡散領域４によってソース領域が形成される。同様に、深い高濃度ｎ型不純物拡散領域６と浅い低濃度ｎ型不純物拡散領域４によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｎ型不純物拡散領域４と深いｎ型不純物拡散領域６で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
このようにして、深い高濃度ｎ型不純物拡散領域６を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
その後、図示はしないが、例えば、半導体基板上にコバルト膜を形成する。このとき、ゲート電極Ｇに直接接するようにコバルト膜が形成される。同様に、深い高濃度ｎ型不純物拡散領域６にもコバルト膜が直接接する。
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、ゲート電極Ｇを構成するポリシリコン膜３とコバルト膜を反応させて、コバルトシリサイド膜（図示せず）を形成する。これにより、ゲート電極Ｇはポリシリコン膜３とコバルトシリサイド膜（図示せず）の積層構造となる。コバルトシリサイド膜（図示せず）は、ゲート電極Ｇの低抵抗化のために形成される。同様に、上述した熱処理により、深い高濃度ｎ型不純物拡散領域６の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜（図示せず）が形成される。このため、深い高濃度ｎ型不純物拡散領域６においても低抵抗化を図ることができる。
そして、未反応のコバルト膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態１では、コバルトシリサイド膜（図示せず）を形成するように構成しているが、例えば、コバルトシリサイド膜（図示せず）に代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。
次に、図１６に示すように、半導体基板１Ｓの主面上に層間絶縁膜となる窒化シリコン膜７を形成する。この窒化シリコン膜７は、例えば、ＣＶＤ法により形成することができ、その後の工程で形成するコンタクトホールをセルフアライン（ＳＡＣ）で形成するために形成される膜である。そして、図１７に示すように、窒化シリコン膜７上に層間絶縁膜となる酸化シリコン膜８を形成する。この酸化シリコン膜８は、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜８の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。このとき、層間絶縁膜である酸化シリコン膜８の下層には、ゲート電極Ｇの他にパターンＰ２も形成されている。したがって、集積回路形成領域からアライメントマーク形成領域にわたって、酸化シリコン膜８の下地パターン（ゲート電極ＧとパターンＰ２）が均一となっているので、アライメントマーク形成領域において、酸化シリコン膜８の平坦性が向上する。
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜８にコンタクトホールを形成する。そして、コンタクトホールの底面および内壁を含む酸化シリコン膜上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。その後、コンタクトホールを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜８上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグＰＬＧ１を形成することができる。プラグＰＬＧ１は、例えば、集積回路形成領域とガードリング領域に形成される。
次に、図１８に示すように、酸化シリコン膜８およびプラグＰＬＧ１上にチタン／窒化チタン膜、銅を含有するアルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、第１層配線Ｌ１を形成する。このときの工程で、ガードリング領域に配線ＧＲ１を形成し、かつ、アライメントマーク形成領域にパターンＰ１ｂを形成する。本実施の形態１では、アライメントマーク形成領域にパターンＰ１ｂを形成する点に特徴の１つがあるが、このパターンＰ１ｂを第１層配線Ｌ１と同じ工程で形成することにより、工程の簡略化を図ることができる。パターンＰ１ｂは、下層に形成されているパターンＰ２と同じパターンで形成されており、パターンＰ１ｂとパターンＰ２とは平面的に重なるように形成される。
続いて、図１９に示すように、第１層配線Ｌ１、パターンＰ１ｂおよび配線ＧＲ１上を含む酸化シリコン膜８上に酸化シリコン膜９を形成する。この酸化シリコン膜９は、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜９の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。このとき、層間絶縁膜である酸化シリコン膜９の下層には、第１層配線Ｌ１の他にパターンＰ１ｂも形成されている。したがって、集積回路形成領域からアライメントマーク形成領域にわたって、酸化シリコン膜９の下地パターン（第１層配線Ｌ１とパターンＰ１ｂ）が均一となっているので、アライメントマーク形成領域において、酸化シリコン膜９の平坦性が向上する。
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜９にコンタクトホールを形成する。そして、コンタクトホールの底面および内壁を含む酸化シリコン膜上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。その後、コンタクトホールを埋め込むように、酸化シリコン膜９の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜９上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグＰＬＧ２を形成することができる。プラグＰＬＧ２は、例えば、集積回路形成領域とガードリング領域に形成される。
次に、図２０に示すように、酸化シリコン膜９およびプラグＰＬＧ２上にチタン／窒化チタン膜、銅を含有するアルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、第２層配線Ｌ２を形成する。このときの工程で、ガードリング領域に配線ＧＲ２を形成し、かつ、アライメントマーク形成領域にパターンＰ１ａを形成する。本実施の形態１では、アライメントマーク形成領域にパターンＰ１ａを形成する点に特徴の１つがあるが、このパターンＰ１ａを第２層配線Ｌ２と同じ工程で形成することにより、工程の簡略化を図ることができる。パターンＰ１ａは、下層に形成されているパターンＰ１ｂとずれたパターンで形成されており、パターンＰ１ａとパターンＰ１ｂとは平面的に重ならないように形成される。
続いて、図２１に示すように、第２層配線Ｌ２、パターンＰ１ａおよび配線ＧＲ２上を含む酸化シリコン膜９上に酸化シリコン膜１０を形成する。この酸化シリコン膜１０は、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜１０の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。このとき、層間絶縁膜である酸化シリコン膜１０の下層には、第２層配線Ｌ２の他にパターンＰ１ａも形成されている。したがって、集積回路形成領域からアライメントマーク形成領域にわたって、酸化シリコン膜１０の下地パターン（第２層配線Ｌ２とパターンＰ１ａ）が均一となっているので、アライメントマーク形成領域において、酸化シリコン膜１０の平坦性が向上する。
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜１０にコンタクトホールを形成する。そして、コンタクトホールの底面および内壁を含む酸化シリコン膜上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。その後、コンタクトホールを埋め込むように、酸化シリコン膜１０の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜１０上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグＰＬＧ３を形成することができる。プラグＰＬＧ３は、例えば、集積回路形成領域とガードリング領域に形成される。
次に、酸化シリコン膜１０およびプラグＰＬＧ３上にチタン／窒化チタン膜、銅を含有するアルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、第３層配線Ｌ３を形成する。このときの工程で、ガードリング領域に配線ＧＲ３を形成し、かつ、アライメントマーク形成領域にマークＭＫ１を形成する。アライメントマーク形成領域においては、マークＭＫ１およびこのマークＭＫ１を囲む背景領域の下層にパターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３が配置されている。以上のようにして、半導体基板１Ｓの集積回路形成領域にＭＩＳＦＥＴおよび多層配線を形成し、かつ、アライメントマーク形成領域にパターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３およびマークＭＫ１を形成することができる。さらに、ガードリング領域にガードリング構造を形成することができる。
次に、集積回路形成領域にバンプ電極を形成する工程について説明する。まず、図２２に示すように、第３層配線Ｌ３、マークＭＫ１および配線ＧＲ３上を含む酸化シリコン膜１０上に酸化シリコン膜１１を形成し、この酸化シリコン膜１１上に窒化シリコン膜１２を形成する。酸化シリコン膜１１および窒化シリコン膜１２は、例えば、プラズマＣＶＤ法により形成することができる。このようにして、最上層配線層（第３層配線Ｌ３）上に酸化シリコン膜１１および窒化シリコン膜１２よりなる表面保護膜を形成することができる。
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、表面保護膜に開口部１３を形成する。この開口部１３は、第３層配線Ｌ３（パッド）上に形成され、第３層配線Ｌ３の表面を露出している。なお、開口部１３の大きさは第３層配線Ｌ３（パッド）の大きさに比べて小さくなるように形成される。
次に、図２３に示すように、開口部１３内を含む表面保護膜上にＵＢＭ（Under Bump Metal）膜１４を形成する。ＵＢＭ膜１４は、例えば、スパッタリング法を使用して形成でき、例えば、チタン膜、ニッケル膜、パラジウム膜、チタン・タングステン合金膜、窒化チタン膜あるいは金膜などの単層膜または積層膜により形成されている。ここで、ＵＢＭ膜１４は、バンプ電極とパッドや表面保護膜との接着性を向上させる機能の他、この後の工程で形成される金膜の金属元素が第３層配線Ｌ３等に移動することや、反対に第３層配線Ｌ３等の金属元素が金膜側に移動するのを抑制または防止するバリア機能を有する膜である。
続いて、ＵＢＭ膜１４上にレジスト膜１５を塗布した後、このレジスト膜１５に対して露光・現像処理を施すことによりパターニングする。パターニングは、バンプ電極形成領域にレジスト膜１５が残らず開口部１６が形成されるように行なわれる。そして、図２４に示すように、めっき法を使用して開口部１６内に金膜１７を形成する。このとき、金膜１７は、表面保護膜（窒化シリコン膜１２）上に形成されるとともに、開口部１３にも埋め込まれる。開口部１３に金膜１７を埋め込むことにより、プラグが形成される。
その後、パターニングしたレジスト膜１５およびレジスト膜１５で覆われていたＵＢＭ膜１４を除去することにより、図９に示すような金膜１７およびＵＢＭ膜１４からなるバンプ電極ＢＰ１を形成する。その後、半導体基板１Ｓをダイシングすることにより、図１に示すような個片化した半導体チップＣＨＰを得ることができる。
次に、上述するようにして形成された半導体チップＣＨＰを実装基板に接着して実装する工程について説明する。図２５は、半導体チップＣＨＰをガラス基板２０に実装する場合（ＣＯＧ：Chip On Glass）を示したものである。図２５に示すように、ガラス基板２０にはガラス基板２１が搭載されており、これによりＬＣＤの表示部が形成される。そして、ＬＣＤの表示部の近傍のガラス基板２０上には、ＬＣＤドライバである半導体チップＣＨＰが搭載される領域となっている。半導体チップＣＨＰにはバンプ電極ＢＰ１、ＢＰ２が形成されており、バンプ電極ＢＰ１、ＢＰ２とガラス基板２０上に形成された電極２０ａ（ＩＴＯ電極）とは異方性導電フィルム（Anisotropic Conductive Film）ＡＣＦを介して接続されるようになっている。異方性導電フィルムＡＣＦは絶縁層２２と金属粒子２３を有するように構成されている。
この工程で、カメラＣを使用して、半導体チップＣＨＰとガラス基板２０に形成されている電極２０ａとの位置合わせが行なわれる。この位置合わせでは、半導体チップＣＨＰに形成されているアライメントマークをカメラＣで認識することにより、半導体チップＣＨＰの正確な位置を把握することが行なわれる。本実施の形態１では、アライメントマークのマークと、マークを囲む背景領域とのコントラスト差を充分にとることができるため、カメラＣによるアライメントマークの視認性を向上することができる。したがって、半導体チップＣＨＰに形成されているバンプ電極ＢＰ１、ＢＰ２と、ガラス基板２０に形成されている電極２０ａとの正確な位置合わせを行なうことができる。
図２６は、カメラＣによる位置合わせを行なった後、異方性導電フィルムＡＣＦ上に半導体チップＣＨＰを搭載した様子を示す断面図である。このとき、半導体チップＣＨＰとガラス基板２０とは正確な位置合わせが行なわれているので、電極２０ａ上にバンプ電極ＢＰ１、ＢＰ２が位置する。
続いて、図２７に示すように、バンプ電極ＢＰ１、ＢＰ２と端子２０ａとを異方性導電フィルムＡＣＦを介して接続する。異方性導電フィルムＡＣＦは、熱硬化性樹脂に導電性を持つ微細な金属粒子を混ぜ合わせ、膜状に成型したフィルムである。金属粒子は、主に内側からニッケル層と金めっき層が形成され、最も外側に絶縁層を重ねた直径３μｍ〜５μｍの球体から構成されている。この状態で、半導体チップＣＨＰをガラス基板２０に実装する際、異方性導電フィルムＡＣＦは、ガラス基板２０の端子２０ａと半導体チップＣＨＰのバンプ電極ＢＰ１、ＢＰ２の間に挟みこまれる。そして、ヒータなどで熱をかけながら半導体チップＣＨＰを加圧するとバンプ電極ＢＰ１、ＢＰ２にあたる部位にだけ圧力がかかる。すると、異方性導電フィルムＡＣＦ内に分散している金属粒子が接触しながら重なり、金属粒子が互いに押し付けられる。この結果、金属粒子を介して異方性導電フィルムＡＣＦに導電経路が形成される。圧力がかからなかった異方性導電フィルムＡＣＦの部位にある金属粒子は、金属粒子の表面に形成されている絶縁層を保持しているため、横に並ぶバンプ電極ＢＰ１間および横に並ぶバンプ電極ＢＰ２間の絶縁性は保持される。このため、バンプ電極ＢＰ１間あるいはバンプ電極ＢＰ２間の間隔が狭くても、短絡を起こさずに、半導体チップＣＨＰをガラス基板２０に実装できるメリットがある。
続いて、図２８に示すように、ガラス基板２０とフレキシブルプリント基板（Flexible Printed Circuit）ＦＰＣも異方性導電フィルムＡＣＦによって接続する。このようにガラス基板２０上に搭載された半導体チップＣＨＰにおいて、出力用のバンプ電極ＢＰ２はＬＣＤの表示部に電気的に接続され、入力用のバンプ電極ＢＰ１はフレキシブルプリント基板ＦＰＣに接続される。
図２９は、ＬＣＤ（液晶表示装置２５）の全体構成を示した図である。図２９に示すように、ガラス基板上にＬＣＤの表示部２４が形成されており、この表示部２４に画像が表示される。表示部２４の近傍のガラス基板上にはＬＣＤドライバである半導体チップＣＨＰが搭載されている。半導体チップＣＨＰの近傍にはフレキシブルプリント基板ＦＰＣが搭載されており、フレキシブルプリント基板ＦＰＣとＬＣＤの表示部２４の間にドライバである半導体チップＣＨＰが搭載されている。このようにして、半導体チップＣＨＰをガラス基板上に搭載することができる。以上のようにして、液晶表示装置２５にＬＣＤドライバである半導体チップＣＨＰを実装することができる。
（実施の形態２）
前記実施の形態１では、図７および図８に示すように、異なる層に形成されているパターンＰ１ａとパターンＰ３を平面的に重なるように配置し（図７参照）、かつ、異なる層に形成されているパターンＰ１ｂとパターンＰ２を平面的に重なるように配置している（図８参照）。これに対し、本実施の形態２では、異なる層に形成されているパターンＰ１ａ、Ｐ１ｂ、Ｐ２を平面的に重なるように配置し、かつ、パターンＰ３とは平面的に重ならないように配置する例について説明する。
図３０は、本実施の形態２におけるアライメントマークＡＭの構成を示す平面図である。図３０に示すように、本実施の形態２におけるアライメントマークＡＭは、矩形形状の背景領域ＢＧの中央部に十字形状のマークＭＫ１が形成されている。そして、マークＭＫ１の下層を含む背景領域ＢＧの下層には、ドットパターンが形成されている。図３０に示すドットパターンは、マークＭＫ１と同層ではなく、マークＭＫ１の下層と背景領域ＢＧの下層にわたって形成されている。図３０に示すドットパターンは、同一層で形成されているのではなく、複数の層にわたって形成されているものを平面的に重ね合わせて図示している。例えば、図３０のＡ−Ａ線が横切っているドットパターンは、パターンＰ３を示している。つまり、図３０のＡ−Ａ線は、ドットパターンを構成するパターンＰ３の配置領域を切断する線である。一方、図３０のＢ−Ｂ線が横切っているドットパターンは、パターンＰ１ａを示している。さらに、このパターンＰ１ａと異なる層に形成されているが、パターンＰ１ａと同様の平面パターンであるパターンＰ１ｂも示している。そして、このパターンＰ１ｂと異なる層に形成されているが、パターンＰ１ｂと同様の平面パターンであるパターンＰ２も示している。つまり、図３０のＢ−Ｂ線は、ドットパターンを構成するパターンＰ１ａ、Ｐ１ｂおよびパターンＰ２の配置領域を切断する線である。このように図３０のアライメントマークＡＭに形成されているドットパターンは、Ａ−Ａ線上のパターン（Ｐ３）とＢ−Ｂ線上のパターン（Ｐ１ａとＰ１ｂとＰ２）が交互に配置されて構成されていることになる。
図３１は、図３０のＡ−Ａ線で切断した断面図である。図３１に示すように、アライメントマーク形成領域の半導体基板１Ｓ上には、パターンＰ３が形成されていることがわかる。このパターンＰ３は前記実施の形態１と同様に、集積回路形成領域に形成されている素子分離領域ＳＴＩと同層、かつ、同じ構造で形成されている。
図３２は、図３０のＢ−Ｂ線で切断した断面図である。図３２に示すように、アライメントマーク形成領域にパターンＰ２、Ｐ１ｂ、Ｐ１ａが形成されていることがわかる。そして、パターンＰ１ａ、Ｐ１ｂ、Ｐ２は、異なる層に形成されているが、平面的に同じパターンで形成されていることがわかる。
図３３は、図３１と図３２とを重ね合わせた図面である。これにより、本実施の形態２におけるパターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３の位置関係がわかりやすくなっている。図３３に示すように、パターンＰ１ａ、Ｐ１ｂ、Ｐ２は、マークＭＫ１およびマークＭＫ１を囲む背景領域の下層に形成されており、平面的に同じパターンとなっている。一方、パターンＰ３は、パターンＰ１ａ、Ｐ１ｂ、Ｐ２とはずれて配置されており、パターンＰ３と、パターンＰ１ａ、Ｐ１ｂ、Ｐ２とは平面的に重ならないように配置されている。このように本実施の形態２では、前記実施の形態１と同様に４層にわたってパターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３が形成されているが、それぞれのパターンの平面的な配置関係が異なっている。このような場合であっても、前記実施の形態１と同様の効果を得ることができる。
つまり、光の回折および干渉を利用する第１のメカニズムと、光の散乱および光の遮蔽を利用する第２のメカニズムと、下地パターンの均一性を利用する第３のメカニズムによって、本実施の形態２でも、アライメントマークのコントラスト差を大きくすることができる。このため、アライメントマークの視認性が向上し、半導体チップの位置きめ精度を向上することができる。つまり、本実施の形態２でも、半導体チップごとにアライメントマークのコントラスト差に変動が生じても、その変動を上回るコントラスト差を得ることができる。このことから、異なる半導体ウェハから取得される半導体チップや、同一の半導体チップの異なるチップ領域から取得される半導体チップであっても、すべての半導体チップで、アライメントマークの視認性を向上することができ、半導体チップの位置きめ精度を向上することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
１Ｓ 半導体基板
２ ゲート絶縁膜
３ ポリシリコン膜
４ 低濃度ｎ型不純物拡散領域
５ サイドウォール
６ 高濃度ｎ型不純物拡散領域
７ 窒化シリコン膜
８ 酸化シリコン膜
９ 酸化シリコン膜
１０ 酸化シリコン膜
１１ 酸化シリコン膜
１２ 窒化シリコン膜
１３ 開口部
１４ ＵＢＭ膜
１５ レジスト膜
１６ 開口部
１７ 金膜
２０ ガラス基板
２０ａ 電極
２１ ガラス基板
２２ 絶縁層
２３ 金属粒子
２４ 表示部
２５ 液晶表示装置
ＡＣＦ 異方性導電フィルム
ＡＭ アライメントマーク
ＢＧ 背景領域
ＢＰ１ バンプ電極
ＢＰ２ バンプ電極
Ｃ カメラ
ＣＨＰ 半導体チップ
ＦＰＣ フレキシブルプリント基板
Ｇ ゲート電極
ＧＲ ガードリング
ＧＲ１ 配線
ＧＲ２ 配線
ＧＲ３ 配線
Ｌ１ 第１層配線
Ｌ２ 第２層配線
Ｌ３ 第３層配線
ＭＫ１ マーク
ＭＫ２ マーク
ＭＫ３ マーク
Ｐ１ａ パターン
Ｐ１ｂ パターン
Ｐ２ パターン
Ｐ３ パターン
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＰＬＧ３ プラグ
ＰＷＬ ｐ型ウェル
ＳＴＩ 素子分離領域

Claims (14)

  1. （ａ）アライメントマーク形成領域と、集積回路が形成されている集積回路形成領域とを含む半導体基板と、
    （ｂ）前記半導体基板上であって、前記集積回路形成領域中に形成されたＭＩＳＦＥＴと、
    （ｃ）前記ＭＩＳＦＥＴ上であって、前記集積回路形成領域中に形成された第１層配線と、
    （ｄ）前記半導体基板上に前記第１層配線と同層で形成され、かつ、前記アライメントマーク形成領域中に形成された複数の第１パターンと、
    （ｅ）前記半導体基板上に、前記第１層配線及び前記複数の第１パターンを覆うように形成された第１層間絶縁膜と、
    （ｆ）前記第１層間絶縁膜上であって、前記集積回路形成領域中に形成された第２層配線と、
    （ｇ）前記第１層間絶縁膜上に前記第２層配線と同層で形成され、かつ、前記アライメントマーク形成領域に形成されたアライメントマークと、
    を有し、
    前記第２層配線は最上層の配線であり、
    前記アライメントマーク形成領域は、前記アライメントマークが配置されたマーク領域と前記マーク領域を囲む背景領域を有し、
    前記複数の第１パターンは、平面的に前記マーク領域と前記背景領域の両方に配置され、
    前記複数の第１パターンのそれぞれは、他の配線と接続しておらず、
    平面視において、前記複数の第１パターンのそれぞれの平面サイズは、前記アライメントマークの平面サイズよりも小さく、
    前記ＭＩＳＦＥＴは、ゲート電極を有し、
    前記半導体基板上であって前記アライメントマーク形成領域中には、前記ゲート電極と同層の導電膜で形成された複数の第３パターンが形成されており、
    前記複数の第３パターンは、他の配線と接続しておらず、
    平面視において、前記複数の第３パターンのそれぞれの平面サイズは、前記アライメントマークの平面サイズよりも小さい、半導体装置。
  2. （ａ）アライメントマーク形成領域と、集積回路が形成されている集積回路形成領域とを含む半導体基板と、
    （ｂ）前記半導体基板上であって、前記集積回路形成領域中に形成されたＭＩＳＦＥＴと、
    （ｃ）前記ＭＩＳＦＥＴ上であって、前記集積回路形成領域中に形成された第１層配線と、
    （ｄ）前記半導体基板上に前記第１層配線と同層で形成され、かつ、前記アライメントマーク形成領域中に形成された複数の第１パターンと、
    （ｅ）前記半導体基板上に、前記第１層配線及び前記複数の第１パターンを覆うように形成された第１層間絶縁膜と、
    （ｆ）前記第１層間絶縁膜上であって、前記集積回路形成領域中に形成された第２層配線と、
    （ｇ）前記第１層間絶縁膜上に前記第２層配線と同層で形成され、かつ、前記アライメントマーク形成領域に形成されたアライメントマークと、
    を有し、
    前記第２層配線は最上層の配線であり、
    前記アライメントマーク形成領域は、前記アライメントマークが配置されたマーク領域と前記マーク領域を囲む背景領域を有し、
    前記複数の第１パターンは、平面的に前記マーク領域と前記背景領域の両方に配置され、
    前記複数の第１パターンのそれぞれは、他の配線と接続しておらず、
    平面視において、前記複数の第１パターンのそれぞれの平面サイズは、前記アライメントマークの平面サイズよりも小さく、
    前記集積回路形成領域には、前記半導体基板上に形成され、前記ＭＩＳＦＥＴが形成される活性領域を区画する複数の素子分離領域が形成され、
    前記半導体基板上であって前記アライメントマーク形成領域中には、前記素子分離領域と同層の絶縁層で形成された複数の第４パターンが形成されており、
    平面視において、前記複数の第４パターンのそれぞれの平面サイズは、前記アライメントマークの平面サイズよりも小さい、半導体装置。
  3. 請求項２に記載の半導体装置であって、
    前記素子分離領域及び前記複数の第４パターンは、前記半導体基板に形成された溝内に絶縁膜を埋め込んだ構造をしている、半導体装置。
  4. 請求項１または２に記載の半導体装置であって、
    前記第２層配線上には、開口部を有する絶縁膜がさらに形成され、
    前記絶縁膜上には、前記開口部を介して前記第２層配線と電気的に接続するバンプ電極が形成される、半導体装置。
  5. 請求項４に記載の半導体装置であって、
    前記アライメントマークは、電極を有するガラス基板に前記半導体装置を搭載するときに、前記バンプ電極と前記ガラス基板の前記電極の位置決めに使用される、半導体装置。
  6. 請求項１または２に記載の半導体装置であって、
    前記第１層配線及び前記複数の第１パターンの下層に形成された第２層間絶縁膜と、
    前記第２層間絶縁膜に覆われるように前記集積回路形成領域中に形成された第３層配線と、
    前記第３層配線と同層で形成され、かつ、前記第２層間絶縁膜に覆われるように前記アライメントマーク形成領域中に形成された複数の第２パターンと、
    を有し、
    平面視において、前記複数の第２パターンのそれぞれの平面サイズは、前記アライメントマークの平面サイズよりも小さい、半導体装置。
  7. 請求項６に記載の半導体装置であって、
    前記複数の第１パターンと前記複数の第２パターンは平面的にずれるように配置される、半導体装置。
  8. 請求項１または２に記載の半導体装置であって、
    前記複数の第１パターンは、各々ドット状に形成されている、半導体装置。
  9. 請求項６に記載の半導体装置であって、
    前記複数の第１パターンと前記複数の第２パターンは、各々ドット状に形成されている、半導体装置。
  10. 請求項１または２に記載の半導体装置であって、
    前記ＭＩＳＦＥＴは、液晶表示装置用のＬＣＤドライバを構成する、半導体装置。
  11. 請求項１または２に記載の半導体装置であって、
    前記半導体装置は、前記集積回路形成領域に形成された前記第１層配線及び前記第２層配線と同層で形成されるガードリングを含み、
    前記ガードリングは、平面的に前記アライメントマーク形成領域及び前記集積回路形成領域を内包するように、半導体チップの外縁に形成され、
    前記アライメントマーク形成領域は、平面的に前記ガードリングと前記集積回路形成領域との間に形成されており、
    前記アライメントマーク形成領域と前記ガードリングとの間には、前記集積回路形成領域は設けられていない、半導体装置。
  12. 請求項１または２に記載の半導体装置であって、
    前記アライメントマークの膜厚は、前記複数の第１パターンのそれぞれの膜厚よりも厚い、半導体装置。
  13. 請求項６に記載の半導体装置であって、
    前記アライメントマークの膜厚は、前記複数の第２パターンのそれぞれの膜厚よりも厚い、半導体装置。
  14. 請求項４に記載の半導体装置であって、
    前記バンプ電極は、金膜を含む、半導体装置。
JP2015172420A 2015-09-02 2015-09-02 半導体装置 Active JP6030200B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015172420A JP6030200B2 (ja) 2015-09-02 2015-09-02 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015172420A JP6030200B2 (ja) 2015-09-02 2015-09-02 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2014070888A Division JP5805818B2 (ja) 2014-03-31 2014-03-31 半導体装置

Publications (2)

Publication Number Publication Date
JP2015228522A JP2015228522A (ja) 2015-12-17
JP6030200B2 true JP6030200B2 (ja) 2016-11-24

Family

ID=54885788

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015172420A Active JP6030200B2 (ja) 2015-09-02 2015-09-02 半導体装置

Country Status (1)

Country Link
JP (1) JP6030200B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10635007B1 (en) 2018-11-13 2020-04-28 Globalfoundries Inc. Apparatus and method for aligning integrated circuit layers using multiple grating materials

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001345381A (ja) * 2000-06-02 2001-12-14 Hitachi Ltd 半導体集積回路装置の製造方法
JP2004079693A (ja) * 2002-08-14 2004-03-11 Sony Corp 半導体装置及びその製造方法
US6933523B2 (en) * 2003-03-28 2005-08-23 Freescale Semiconductor, Inc. Semiconductor alignment aid
JP4412922B2 (ja) * 2003-06-27 2010-02-10 株式会社ルネサステクノロジ 半導体装置
JP2005109145A (ja) * 2003-09-30 2005-04-21 Toshiba Corp 半導体装置
JP2006140300A (ja) * 2004-11-11 2006-06-01 Sony Corp 半導体装置、ウェーハ及び半導体装置の製造方法
JP2007123407A (ja) * 2005-10-26 2007-05-17 Renesas Technology Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2015228522A (ja) 2015-12-17

Similar Documents

Publication Publication Date Title
JP5259211B2 (ja) 半導体装置
US11239191B2 (en) Semiconductor device and a method of manufacturing the same
JP5805818B2 (ja) 半導体装置
JP6030200B2 (ja) 半導体装置
JP5514927B2 (ja) 半導体装置
JP5759029B2 (ja) 半導体装置
JP5466280B2 (ja) 半導体装置
JP2016154252A (ja) 半導体装置およびその製造方法
JP5918421B2 (ja) 半導体装置
JP5918422B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150925

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150925

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160714

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160719

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160905

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160927

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161019

R150 Certificate of patent or registration of utility model

Ref document number: 6030200

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150