JP6030200B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置およびその製造技術に関し、特に、液晶表示装置を駆動するLCD(Liquid Crystal Display)ドライバおよびその製造に適用して有効な技術に関するものである。
特開平11−330247号公報(特許文献1)には、チップ内部にレーザートリミング用のアライメントマークを形成する場合において、アライメントマークの検出が的確に行うことができる技術が記載されている。具体的には、SOI基板からなる半導体基板の表面は、少なくともアライメントマークの周辺領域において、法線方向に対して斜めとなるテーパ部を有しており、このテーパ部にてレーザ光が法線方向とは異なる方向に反射するようになっている。このため、アライメントマークの周辺領域において、半導体基板の法線方向へのレーザ光の反射を少なくすることができるため、アライメントマークとその周辺領域とを的確に区別することができる。これにより、チップ内にアライメントマークを形成する場合にも、アライメントマークの検出を的確に行うことができるとしている。このとき、テーパ部は半導体基板に形成されている素子分離領域と同層で形成されている。
特開2000−182914号公報(特許文献2)には、半導体素子に付される画像認識用のアライメントマークにおいて、高精度で安定した画像認識・検出が可能なマークを提供する技術が記載されている。具体的には、アルミニウム層のベタパターンとして形成された十字形状のマーク本体部の周辺領域に、アルミニウムから成る拡散反射層が形成されている。拡散反射層としては、例えば、アルミニウム層により形成されたストライプ状または格子状またはドット状の微細パターンを用いることができる。また、下層の層間絶縁膜にストライプ状等の微細パターンで開口部を形成し、この開口部のパターンに対応した凹凸(段差)パターンを有するアルミニウム層を、拡散反射層とすることもできるとしている。このとき、十字形状のマーク本体部の周辺領域に形成される拡散反射層は、マーク本体部と同層で形成されている。
特開平11−330247号公報 特開2000−182914号公報
近年、液晶を表示素子に用いたLCDが急速に普及しつつある。このLCDは、LCDを駆動するためのドライバによって制御されている。LCDドライバは半導体チップから構成されており、例えば、ガラス基板に実装される。LCDドライバを構成する半導体チップは、半導体基板上に複数のトランジスタと多層配線を形成した構造をしており、表面にバンプ電極が形成されている。そして、表面に形成されたバンプ電極とガラス基板とを異方性導電フィルムを介して接続する。このとき、半導体チップに形成されているバンプ電極と、ガラス基板に形成されている配線とを高精度に接続するため、位置合わせが行われる。この位置合わせのために、半導体チップにはアライメントマークと呼ばれる印が形成されており、このアライメントマークを認識することにより、半導体チップの位置を高精度に検出することができる。例えば、十字形状のマークは、最上層配線と同層の金属膜で形成されており、アライメントマークは、一辺が約150μmの正方形状の背景領域内に十字形状のマークが形成された構造をしている。半導体チップの位置検出は、このアライメントマークの位置をカメラで認識して行なわれるが、この動作は、背景領域と十字形状のマークのコントラスト差により十字形状のマークを認識することにより行なわれる。
しかし、十字形状のマークと背景領域とのコントラストの差は、マークを構成する金属膜の材質や層間絶縁膜の膜厚に敏感に影響を受ける。このことから、半導体装置の製造工程におけるばらつきにより、異なる半導体ウェハ間、あるいは、同一の半導体ウェハのチップ領域間で、マークと背景領域とのコントラスト差が均一でなくなる事態が生じているこのため、マークの検出精度が低下するという問題点がある。
本発明の目的は、アライメントマークの視認性を向上することにより、半導体チップと実装基板との位置合わせを高精度に行なうことができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
代表的な実施の形態による半導体装置は、 半導体チップを備え、前記半導体チップは、前記半導体チップを実装基板に搭載するときの位置決めに使用されるアライメントマークを形成したアライメントマーク形成領域と、集積回路が形成されている集積回路形成領域とを含むものである。このとき、前記アライメントマーク形成領域に形成されている前記アライメントマークは、(a)マークを形成したマーク領域と、(b)前記マーク領域を囲む背景領域とを有する。一方、前記集積回路形成領域では、(c)半導体基板に形成された複数の素子分離領域と、(d)前記複数の素子分離領域で区画された活性領域に形成されたMISFETと、(e)前記MISFET上を含む前記半導体基板上に形成された配線が形成されている。前記配線は複数層にわたって形成されており、前記配線のうち最上層配線と前記アライメントマークは同層で形成されているものである。ここで、前記アライメントマークの前記背景領域の下層には第1パターンが形成されており、前記第1パターンは、前記集積回路形成領域で前記最上層配線よりも下層に形成される一層の配線と同層で形成されていることを特徴とするものである。
また、代表的な実施の形態による半導体装置の製造方法は、(a)半導体チップを実装基板に搭載するときの位置きめに使用されるアライメントマークを形成するアライメントマーク形成領域と、集積回路を形成する集積回路形成領域とを有し、前記アライメントマークは、マークを形成するマーク領域と前記マーク領域を囲む背景領域から構成されている半導体装置の製造方法に関するものである。この半導体装置の製造方法では、(b)半導体基板の前記集積回路形成領域に複数の素子分離領域を形成する工程と、(c)前記複数の素子分離領域で区画される活性領域にMISFETを形成する工程とを備える。さらに、(d)前記MISFET上を含む前記集積回路形成領域に配線を形成する工程と、(e)前記集積回路形成領域に最上層配線を形成し、かつ、前記アライメントマーク形成領域に前記最上層配線と同層で前記アライメントマークを形成する工程を備える。ここで、前記(d)工程は、前記アライメントマーク形成領域の前記背景領域の下層にも前記配線と同層で形成される第1パターンを形成することを特徴とするものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
代表的な実施の形態によれば、アライメントマークの視認性を向上することにより、半導体チップと実装基板との位置合わせを高精度に行なうことができる。
本発明の実施の形態1における半導体チップの構成を示す平面図である。 アライメントマークの一例を示す平面図である。 アライメントマークの一例を示す平面図である。 アライメントマークの一例を示す平面図である。 半導体チップの一部を拡大した図である。 アライメントマークの構成を示す図である。 図5および図6のA−A線で切断した断面図である。 図5および図6のB−B線で切断した断面図である。 図7と図8とを重ね合わせた図である。 アライメントマークの視認性向上のメカニズムを説明する図である。 実施の形態1における半導体装置の製造工程を示す断面図である。 図11に続く半導体装置の製造工程を示す断面図である。 図12に続く半導体装置の製造工程を示す断面図である。 図13に続く半導体装置の製造工程を示す断面図である。 図14に続く半導体装置の製造工程を示す断面図である。 図15に続く半導体装置の製造工程を示す断面図である。 図16に続く半導体装置の製造工程を示す断面図である。 図17に続く半導体装置の製造工程を示す断面図である。 図18に続く半導体装置の製造工程を示す断面図である。 図19に続く半導体装置の製造工程を示す断面図である。 図20に続く半導体装置の製造工程を示す断面図である。 図21に続く半導体装置の製造工程を示す断面図である。 図22に続く半導体装置の製造工程を示す断面図である。 図23に続く半導体装置の製造工程を示す断面図である。 実施の形態1における半導体装置の製造工程を示す断面図である。 図25に続く半導体装置の製造工程を示す断面図である。 図26に続く半導体装置の製造工程を示す断面図である。 図27に続く半導体装置の製造工程を示す断面図である。 LCD(液晶表示装置)の全体構成を示した図である。 アライメントマークの構成を示す図である。 図30のA−A線で切断した断面図である。 図30のB−B線で切断した断面図である。 図31と図32を重ね合わせた図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
(実施の形態1)
図1は本実施の形態1における半導体チップCHP(半導体装置)の構成を示した平面図である。本実施の形態1における半導体チップCHPは、LCDドライバである。図1において、半導体チップCHPは、例えば細長い長方形状(矩形形状)に形成された半導体基板1Sを有しており、その主面には、例えば液晶表示装置を駆動するLCDのドライバが形成されている。このLCDドライバは、LCDを構成するセルアレイの各画素に電圧を供給して液晶分子の向きを制御する機能を有しており、ゲート駆動回路、ソース駆動回路、液晶駆動回路、グラフィックRAM(Random Access Memory)および周辺回路などを有している。これらの機能は、半導体基板1Sに形成される半導体素子および配線によって実現されている。まず、この半導体チップCHPの表面構成について説明する。
半導体チップCHPは、一対の短辺と一対の長辺を有する長方形形状をしており、一対の長辺のうち1つの長辺(図1では下側の辺)に沿ってバンプ電極BP1が配置されている。これらのバンプ電極BP1は、一直線上に配置されている。バンプ電極BP1は、半導体チップCHPの内部に形成されている半導体素子および配線からなる集積回路(LCDドライバ)に接続する外部接続端子として機能する。特に、バンプ電極BP1は、デジタル入力信号用またはアナログ入力信号用のバンプ電極である。
次に、一対の長辺のうちもう1つの長辺(図1では上側の辺)に沿ってバンプ電極BP2が配置されている。これらのバンプ電極BP2も、長辺に沿って一直線上に配置されているが、このバンプ電極BP2はバンプ電極BP1よりも高密度に配置されている。つまり、バンプ電極BP1とバンプ電極BP2は互いに対向する半導体基板1Sの長辺に形成されており、バンプ電極BP2の数はバンプ電極BP1の数よりも多くなっている。これらのバンプ電極BP2も半導体基板1Sの内部に形成される集積回路と外部とを接続する外部接続端子として機能する。特に、バンプ電極BP2は、LCDドライバからの出力信号用のバンプ電極である。
このように半導体チップCHPの外周を構成する一対の長辺には、バンプ電極BP1とバンプ電極BP2が形成されていることになる。このとき、バンプ電極BP1の数に比べてバンプ電極BP2の数が多くなっているため、バンプ電極BP1の配置密度よりもバンプ電極BP2の配置密度のほうが高密度になっている。これは、バンプ電極BP1がLCDドライバに入力される入力信号用のバンプ電極であるのに対し、バンプ電極BP2がLCDドライバから出力される出力信号用のバンプ電極であるからである。すなわち、LCDドライバに入力される入力信号は、シリアルデータであるため、外部接続端子であるバンプ電極BP1の数はそれほど多くならない。これに対し、LCDドライバから出力される出力信号は、パラレルデータであるため、外部接続端子であるバンプ電極BP2の数が多くなるのである。つまり、出力信号用のバンプ電極BP2は、液晶表示素子を構成する個々のセル(画素)に対して設けられているため、セルの個数に相当する数だけバンプ電極BP2が必要となるのである。したがって、入力信号用のバンプ電極BP1に比べて出力信号用のバンプ電極BP2は数が多くなる。このため、入力信号用のバンプ電極BP1の数よりも出力信号用のバンプ電極BP2の数を増やしている。
なお、図1では、半導体チップCHPを構成する一対の長辺に沿ってバンプ電極BP1とバンプ電極BP2を配置しているが、さらに、一対の長辺の他に一対の短辺に沿ってもバンプ電極を配置することもできる。また、本実施の形態1では、出力信号用のバンプ電極BP2を1列で配置しているが、千鳥状に2列で配置することもできる。上述したように出力信号用のバンプ電極BP2の数は、入力信号用のバンプ電極BP1に比べて膨大な数となるので、一直線上に高密度に配置しても並べきれない場合がある。このような場合には、出力信号用のバンプ電極BP2を2列に配置することで、多くのバンプ電極BP2を配置することができる。
続いて、図1に示すように、半導体チップCHPには位置合わせ用のアライメントマークAMが形成されている。例えば、このアライメントマークAMは、入力信号用のバンプ電極BP1が一直線上に配置されている長辺の両端部に2つ形成されている。アライメントマークは、位置合わせのために使用される。具体的に、このアライメントマークAMは、フォトリソグラフィ技術での位置合わせに使用されるものではなく、半導体チップCHPをガラス基板上に搭載する場合の位置合わせに使用されるものである。つまり、LCDドライバである半導体チップCHPは、液晶表示装置を構成するガラス基板上に搭載される。このとき、半導体チップCHPに形成されているバンプ電極BP1、BP2をガラス基板に形成されている電極(ITO電極、透明電極)と異方性導電フィルムを介して接続することにより、半導体チップCHPをガラス基板に実装する。バンプ電極BP1およびバンプ電極BP2の間隔は非常に狭く、かつ、このバンプ電極BP1およびバンプ電極BP2に対応して設けられている電極も非常に密に配置されている。したがって、半導体チップCHPの搭載位置が少しでもずれると、バンプ電極BP1、BP2とガラス基板上に電極が正常に接続することができなくなり、隣接する電極にもバンプ電極BP1、BP2が接触してショート不良を引き起こすおそれがある。そこで、半導体チップCHPに形成されているバンプ電極BP1、BP2と、ガラス基板に形成されている電極を正確に位置合わせする必要があることがわかる。このことから、半導体チップCHPには、半導体チップCHPの位置を正確に認識するために、アライメントマークAMが設けられているのである。このアライメントマークAMをカメラで認識することにより、半導体チップCHPの正確な位置座標を求めることができる。したがって、アライメントマークAMをカメラで認識しながら、半導体チップCHPのバンプ電極BP1、BP2と、ガラス基板の電極を接続することにより、ガラス基板上に半導体チップCHPを高精度に配置することができる。
以下では、半導体チップCHPに形成されているアライメントマークAMの構成について説明する。図2は、本実施の形態1におけるアライメントマークAMの構成例を示す平面図である。図2に示すように、アライメントマークAMは、正方形状の背景領域BGの中央部に十字形状のマークMK1が形成されている形状をしている。背景領域BGは、例えば、一辺の長さが約150μmの正方形領域となっており、例えば、酸化シリコン膜などの絶縁膜から構成されている。一方、背景領域BGの内部に形成されている十字形状のマークMK1は、例えば、金属膜から構成されている。このように背景領域BGとマークMK1を異なる材料から構成することにより、アライメントマークAMに光を照射した場合、背景領域BGからの反射光の反射率と、マークMK1からの反射光の反射率が異なることになる。背景領域BGとマークMK1からの反射光の反射率が異なることから、背景領域BGとマークMK1の間にコントラスト差が生じ、マークMK1をカメラで認識することができる。一般的に、酸化シリコン膜などの絶縁膜の反射率に対してアルミニウムなどの金属膜の反射率が高いので、暗い背景領域BG上に明るいマークMK1が浮かび上がるようになり、マークMK1を認識することができるのである。
図2では、アライメントマークAMを構成するマークMK1の形状として十字形状を例に挙げているが、これに限らず、様々なマーク形状が考えられる。例えば、図3は、アライメントマークAMの別の構成例を示す平面図である。図3に示すように、背景領域BGの内部にマークMK2が形成されているが、マークMK2の形状は十字形とこの十字形の左上側に設けられた正方形から構成される。さらに、図4は、アライメントマークAMの他の構成例を示す平面図である。図4に示すアライメントマークAMでは、背景領域BGの内部に円形形状のマークMK3が形成されている。このようにマークの形状は、図2〜図4に示すように、十字形状や十字形状の変形あるいは円形形状などの様々な形状が考えられるが、いずれの形状であっても、半導体チップCHPの位置きめに使用することができる。
上述したように、アライメントマークAMは、背景領域BGとマークMK1とのコントラスト差により認識されるが、本発明者らは、従来のアライメントマークAMでは、背景領域BGとマークMK1とのコントラスト差が均一でないことに起因してアライメントマークAMの認識に支障をきたしていることを見出した。すなわち、従来のアライメントマークAMでは、背景領域からの反射光もかなり存在するので、背景領域BGとマークMK1とのコントラスト差が小さくなり、マークMK1を充分にカメラで認識することが困難になってきているのである。具体的には、背景領域BGからの反射光は、背景領域BGを構成する絶縁膜の膜厚に敏感に依存することが明らかになってきている。このため、異なる半導体ウェハ、あるいは、同一の半導体ウェハの異なるチップ領域において、製造工程のばらつきにより、アライメントマークAMの背景領域BGを構成する絶縁膜の膜厚にばらつきが生じることが起こる。この場合、異なる半導体ウェハや同一の半導体ウェハの異なるチップ領域から取得された半導体チップCHPでは、背景領域BGを構成する絶縁膜の膜厚の相違に起因して、背景領域BGとマークMK1とのコントラスト差が均一ではなくばらつきが生じることになる。例えば、ある半導体チップCHPにおいては、アライメントマークAMの背景領域BGとマークMK1とのコントラスト差が大きくなり、カメラでのアライメントマークの認識を行なえる一方、別の半導体チップCHPでは、アライメントマークAMの背景領域BGとマークMK1のコントラスト差が小さくなり、カメラでのアライメントマークAMの認識が困難になることが生じている。つまり、従来のアライメントマークAMでは、半導体チップCHPによって、背景領域BGとマークMK1との間のコントラスト差に差があり、この差によってアライメントマークAMの視認性が低下しているのである。そこで、本実施の形態1では、例えば、アライメントマークAMの背景領域BGを構成する絶縁膜の膜厚などが相違するのに起因して、半導体チップCHPによって背景領域BGとマークMK1のコントラスト差に変動が生じても、すべての半導体チップCHPにおいて、アライメントマークAMの視認性を向上できる技術を提供することを目的としている。この目的を達成するために、本実施の形態1では、基本的に、アライメントマークAMの背景領域BGとマークMK1とのコントラスト差に変動が生じても、アライメントマークAMの視認性を向上できるようにしている。具体的には、本実施の形態1では、アライメントマークAMの背景領域BGの下層に、ドットパターンを形成する。これにより、背景領域BGに入射された光に対して、光の回折、散乱および遮光機能を発揮させることで、背景領域BGから反射される反射光の割合を低下させることができるのである。この背景領域BGの下層に設けられたドットパターンによる反射光の低減効果により、背景領域BGとマークMK1とのコントラスト差を向上するものである。言い換えれば、本実施の形態1では、背景領域BGからの反射光を充分に低減することができる構成を採用することで、背景領域BGを構成する絶縁膜の膜厚など相違に起因した背景領域BGとマークMK1とのコントラスト差が変動しても、すべての半導体チップCHPにおいて、カメラで認識できるのに充分なコントラスト差を確保できるのである。すなわち、個々の半導体チップにおいて、背景領域BGとマークMK1とのコントラスト差に変動が生じても、本実施の形態1では、絶対的に背景領域BGからの反射光を充分に低減できているので、個々の半導体チップCHPで、カメラの認識を充分満足できるコントラスト差を得ることができるのである。本実施の形態1では、個々の半導体チップCHPにおけるコントラスト差の変動を積極的に抑制するものではなく、たとえ、個々の半導体チップCHPにコントラスト差の変動が生じても、背景領域BGの絶対的な反射光を低減することで、コントラスト差の変動に影響を受けずにアライメントマークAMの視認性を向上させるという観点からなされた技術的思想である。
以下に、本実施の形態1におけるアライメントマークAMの構成について詳しく説明する。図5は、図1における半導体チップCHPのアライメントマーク形成領域近傍を拡大した平面図である。図5において、半導体チップCHPの外縁部を取り囲むように、ガードリングGRが形成されており、このガードリングGRの内部の角部にアライメントマークAMが形成されている。そして、アライメントマークAMの横側には、入力信号用のバンプ電極BP1が配列されている。ここで、本実施の形態1におけるアライメントマークAMの特徴的構成を説明するのに断面図を使用するが、この説明には、図5におけるA−A線で切断した断面図と、図5におけるB−B線で切断した断面図とを使用する。まず、図5におけるA−A線とB−B線の相違を説明するために、本実施の形態1におけるアライメントマークAMの拡大平面図を用いてそれぞれアライメントマークAMのどこの領域を切断しているかを図6に示す。
図6は、本実施の形態1におけるアライメントマークAMの構成を示す平面図である。図6に示すように、本実施の形態1におけるアライメントマークAMは、矩形形状の背景領域BGの中央部に十字形状のマークMK1が形成されている。そして、マークMK1の下層を含む背景領域BGの下層には、ドットパターンが形成されている。図6に示すドットパターンは、マークMK1と同層ではなく、マークMK1の下層と背景領域BGの下層にわたって形成されている。図6に示すドットパターンは、同一層で形成されているのではなく、複数の層にわたって形成されているものを平面的に重ね合わせて図示している。例えば、図6のA−A線が横切っているドットパターンは、パターンP1aを示している。さらに、このパターンP1aと異なる層に形成されているが、パターンP1aと同様の平面パターンであるパターンP3も示している。つまり、図6のA−A線は、ドットパターンを構成するパターンP1aおよびパターンP3の配置領域を切断する線である。一方、図6のB−B線が横切っているドットパターンは、パターンP1bを示している。さらに、このパターンP1bと異なる層に形成されているが、パターンP1bと同様の平面パターンであるパターンP2も示している。つまり、図6のB−B線は、ドットパターンを構成するパターンP1bおよびパターンP2の配置領域を切断する線である。このように図6のアライメントマークAMに形成されているドットパターンは、A−A線上のパターン(P1aとP3)とB−B線上のパターン(P1bとP2)が交互に配置されて構成されていることになる。
このような構成を前提として、図5および図6のA−A線で切断した断面を図7に示す。図7に示すようにA−A線で切断した断面には、ガードリング領域、アライメントマーク領域および集積回路形成領域が図示されている。以下では、それぞれの領域に形成されている構造について説明する。
まず、ガードリング領域に形成されているガードリング構造について説明する。ガードリング構造は、半導体チップCHPの内部に水分や不純物が侵入しないようにする目的で形成されるものである。半導体基板1Sの主面(素子形成面)には素子分離領域STIが形成されており、2つの素子分離領域STIの間には活性領域が区画されている。素子分離領域STIが形成された半導体基板1Sの主面上には、窒化シリコン膜7と酸化シリコン膜8の積層膜が形成されており、この積層膜を貫通するようにプラグPLG1が形成されている。プラグPLG1は、例えば、孔の表面にバリア導体膜であるチタン/窒化チタン膜が形成され、このチタン/窒化チタン膜上にタングステン膜が形成されている。すなわち、プラグPLG1は、孔にチタン/窒化チタン膜とタングステン膜により充填することにより形成されている。そして、窒化シリコン膜7と酸化シリコン膜8よりなる層間絶縁膜上には、配線GR1が形成されており、この配線GR1はプラグPLG1と電気的に接続されている。次に、配線GR1上を含む酸化シリコン膜8上には、酸化シリコン膜9が形成されており、この酸化シリコン膜9には、酸化シリコン膜9を貫通して配線GR1に接続するプラグPLG2が形成されている。このプラグPLG2もプラグPLG1と同様に、孔にチタン/窒化チタン膜とタングステン膜を埋め込むことにより形成されている。さらに、プラグPLG2を形成した酸化シリコン膜9上には、配線GR2が形成されており、この配線GR2を覆うように酸化シリコン膜10が形成されている。配線GR2は、酸化シリコン膜9を貫通するプラグPLG2と電気的に接続されている。そして、酸化シリコン膜10には、酸化シリコン膜10を貫通するプラグPLG3が形成されており、プラグPLG3を形成した酸化シリコン膜10上に配線GR3が形成されている。プラグPLG3もプラグPLG1やプラグPLG2と同様の構造をしており、孔にチタン/窒化チタン膜とタングステン膜を埋め込むことにより形成されている。配線GR3上を含む酸化シリコン膜10上には、酸化シリコン膜11と窒化シリコン膜12が形成されている。なお、例えば、配線GR1、GR2、GR3は、例えば、アルミニウム合金膜から形成されている。以上のようにして、ガードリング領域にガードリング構造が形成されている。すなわち、プラグPLG1〜PLG3と配線GR1〜GR3により防護壁構造を形成することにより、ガードリング領域よりも内側に形成されているアライメントマーク形成領域や集積回路形成領域に水分や不純物が侵入することを防いでいる。
続いて、集積回路形成領域に形成されているトランジスタおよび配線について説明する。図7においては、集積回路の一部を構成するnチャネル型MISFET(Metal Insulator Semiconductor Field Effect Transistor)が示されている。ここでは、このnチャネル型MISFETおよび配線について説明する。なお、図7には図示していないが、集積回路形成領域には、nチャネル型MISFETのほかにpチャネル型MISFETなども形成されている。
半導体基板1Sの主面には、複数の素子分離領域STIが形成されており、この素子分離領域STIで区画された領域が活性領域(アクティブ領域)である。素子分離領域STIは、例えば、半導体基板1Sに形成された溝に酸化シリコン膜を埋め込むことにより形成されている。
素子分離領域STIで区画された活性領域には、p型ウェルPWLが形成されている。このp型ウェルPWLは、半導体基板1Sにボロン(B)などのp型不純物を導入することにより形成されている。このp型ウェルPWL上にnチャネル型MISFETが形成されている。このnチャネル型MISFETの構成について説明する。
nチャネル型MISFETは、p型ウェルPWL上に、例えば、非常に薄い酸化シリコン膜からなるゲート絶縁膜2が形成されており、このゲート絶縁膜2上にゲート電極Gが形成されている。ゲート電極Gは、例えば、ポリシリコン膜から形成されている。このとき、ゲート電極Gを構成するポリシリコン膜の表面にコバルトシリサイド膜などのシリサイド膜を形成して、ゲート電極Gをポリシリコン膜とシリサイド膜との積層構造としてもよい。この場合、シリサイド膜により、ゲート電極Gの抵抗を低抵抗化することができる。
ゲート電極Gの両側の側壁には、例えば、酸化シリコン膜からなるサイドウォール5が形成されており、サイドウォール5直下のp型ウェルPWL内には、低濃度n型不純物拡散領域4が形成されている。この低濃度n型不純物拡散領域4は、エクステンション領域とも呼ばれ、ゲート電極Gに整合して形成されている。低濃度n型不純物拡散領域4は、半導体基板1Sにリン(P)や砒素(As)などのn型不純物を導入することにより形成される半導体領域である。続いて、p型ウェルPWL内の低濃度n型不純物拡散領域4の外側には、高濃度n型不純物拡散領域6が形成されている。この高濃度n型不純物拡散領域6もリンや砒素などのn型不純物を導入した半導体領域であり、低濃度n型不純物拡散領域4よりもn型不純物が高濃度に導入されている。高濃度n型不純物拡散領域6は、サイドウォール5に整合して形成されている。これらの低濃度n型不純物拡散領域4と高濃度n型不純物拡散領域6により、ソース領域およびドレイン領域が形成されている。つまり、ソース領域およびドレイン領域のそれぞれを、低濃度n型不純物拡散領域4と高濃度n型不純物拡散領域6を組み合わせて形成することで、ゲート電極の端部直下の電界集中を緩和できるLDD(Lightly Doped Drain)構造とすることができる。以上のようにして、nチャネル型MISFETが形成されている。
続いて、nチャネル型MISFETの上層に形成されている配線構造について説明する。図7に示すように、nチャネル型MISFETを覆うように、窒化シリコン膜7と酸化シリコン膜8からなる層間絶縁膜が形成されている。この層間絶縁膜には、nチャネル型MISFETのソース領域あるいはドレイン領域に達するプラグPLG1が形成されている。プラグPLG1は、ガードリング領域に形成されているものと同様の構造をしており、孔にチタン/窒化チタン膜およびタングステン膜を埋め込むことにより形成されている。そして、プラグPLG1上には、例えば、アルミニウム合金膜からなる第1層配線L1が形成されており、第1層配線L1とプラグPLG1とは電気的に接続されている。さらに、第1層配線L1を形成した酸化シリコン膜8上には、酸化シリコン膜9が形成されており、この酸化シリコン膜9を貫通して第1層配線L1に達するプラグPLG2が形成されている。プラグPLG2もプラグPLG1と同様に、孔にチタン/窒化チタン膜およびタングステン膜を埋め込むことにより形成されている。
次に、プラグPLG2を形成した酸化シリコン膜9上には、例えば、アルミニウム合金膜からなる第2層配線L2が形成されており、この第2層配線L2を覆うように、酸化シリコン膜10が形成されている。そして、酸化シリコン膜10には、酸化シリコン膜10を貫通して第2層配線L2に接続するプラグPLG3が形成されており、このプラグPLG3上に、例えば、アルミニウム合金膜よりなる第3層配線L3が形成されている。プラグPLG3もプラグPLG1およびプラグPLG2と同様に、孔へチタン/窒化チタン膜およびタングステン膜を埋め込むことにより形成されている。
第3層配線L3上を含む酸化シリコン膜10上には、酸化シリコン膜11および窒化シリコン膜12よりなる積層膜が形成されている。この積層膜には、積層膜を貫通して第3層配線L3の表面を露出する開口部13が形成されている。この開口部13の内部から窒化シリコン膜12上にUBM(Under Bump Metal)膜14と金膜17の積層膜が形成されており、UBM膜14と金膜17よりなるバンプ電極BP1が形成されている。このようにして、集積回路形成領域の一部にnチャネル型MISFETおよび多層配線が形成されている。
次に、本実施の形態1の特徴領域であるアライメントマーク形成領域について説明する。図7に示すように、アライメントマーク形成領域では、半導体基板1Sの主面上にパターンP3が形成されている。このパターンP3が図6のドットパターンの一部を構成している。パターンP3は素子分離領域STIと同じ構造をしており、半導体基板1Sに形成された溝に酸化シリコン膜を埋め込むことにより形成されている。パターンP3は、集積回路形成領域に形成されている素子分離領域STIと同層で形成されており、そのパターンP3の1つの大きさは可視光程度のサイズに微細化されている。具体的には、例えば、パターンP3を構成する溝の大きさが、例えば、400nm〜800nm程度となっている。このパターンP3は、アライメントマーク形成領域の全体にわたって形成されている。すなわち、アライメントマーク形成領域のうち、マークMK1が形成されていない背景領域だけでなく、マークMK1が形成されている下層にもパターンP3が形成されている。
そして、パターン3の上層には、窒化シリコン膜7および酸化シリコン膜8よりなる積層膜が形成されており、この積層膜上に酸化シリコン膜9が形成されている。酸化シリコン膜9上には、パターンP1aが形成されている。このパターンP1aが図6のドットパターンの一部を構成している。パターンP1aは集積回路形成領域に形成されている第2層配線L2と同層で形成されており、この第2層配線L2と同様にアルミニウム合金膜から形成されている。パターンP1aの1つの大きさは可視光程度のサイズに微細化されている。具体的には、例えば、パターンP1aは、例えば、400nm〜800nm程度となっている。このパターンP1aは、アライメントマーク形成領域の全体にわたって形成されている。すなわち、アライメントマーク形成領域のうち、マークMK1が形成されていない背景領域だけでなく、マークMK1が形成されている下層にもパターンP1aが形成されている。第2層配線L2と同層に形成されているパターンP1aは、素子分離領域STIと同層に形成されているパターンP3と平面的に重なるパターンとして形成されている。
次に、パターンP1aを覆うように、酸化シリコン膜10が形成されており、この酸化シリコン膜10上にマークMK1が形成されている。このマークMK1は、集積回路形成領域に形成されている第3層配線L3と同層で形成されており、例えば、アルミニウム合金膜から形成されている。このマークMK1を覆うように酸化シリコン膜11および窒化シリコン膜12よりなる積層膜が形成されている。以上のようにして、アライメントマーク形成領域にマークMK1が形成されており、このマークMK1の下層にパターンP1aおよびパターンP3が形成されている。
本実施の形態1の特徴の1つは、マークMK1の下層にパターンP1aおよびパターンP3を形成している点である。このパターンP1aおよびパターンP3を形成することにより、アライメントマーク形成領域のうちマークMK1を囲む背景領域での光の反射を低減することができるのである。このため、マークMK1では、入射光がほとんど反射するのに対し、マークMK1の周囲である背景領域での反射光を低減することができ、マークMK1と背景領域とのコントラスト差を大きくすることができる。この結果、マークMK1の視認性を向上することができ、半導体チップの位置合わせ精度を向上できる。なお、パターンP1aおよびパターンP3を設けることにより背景領域での反射光を低減できるメカニズムについては後述する。
次に、図8は、図5および図6のB−B線で切断した断面図である。図8において、ガードリング領域および集積回路形成領域の構成は、図7に示すA−A線で切断した断面図と同様の構成をしているので、その説明は省略する。図8の特徴構成であるアライメントマーク形成領域について、図7と相違する点について説明する。図8における特徴的構成は、半導体基板1Sの主面上にパターンP2が形成されている点である。このパターンP2は、集積回路形成領域に形成されているゲート電極Gと同層で形成されている。そして、パターンP2は、ゲート電極Gと同様にポリシリコン膜から形成されている。パターンP2の1つの大きさは可視光程度のサイズに微細化されている。具体的には、例えば、パターンP2は、例えば、400nm〜800nm程度となっている。このパターンP2は、アライメントマーク形成領域の全体にわたって形成されている。すなわち、アライメントマーク形成領域のうち、マークMK1が形成されていない背景領域だけでなく、マークMK1が形成されている下層にもパターンP2が形成されている。
続いて、図8における特徴的構成は、酸化シリコン膜8上にパターンP1bが形成されている点である。このパターンP1bは、集積回路形成領域に形成されている第1層配線L1と同層で形成されており、かつ、この第1層配線L1と同様の材料であるアルミニウム合金膜から構成されている。パターンP1bの1つの大きさは可視光程度のサイズに微細化されている。具体的には、例えば、パターンP1bは、例えば、400nm〜800nm程度となっている。このパターンP1bは、アライメントマーク形成領域の全体にわたって形成されている。すなわち、アライメントマーク形成領域のうち、マークMK1が形成されていない背景領域だけでなく、マークMK1が形成されている下層にもパターンP1bが形成されている。第1層配線L1と同層に形成されているパターンP1bは、ゲート電極Gと同層に形成されているパターンP2と平面的に重なるパターンとして形成されている。
以上のように、本実施の形態1では、A−A線で切断した断面図(図7)に示すように、アライメントマーク形成領域のマークMK1の下層にパターンP1aとパターンP3が形成されており、かつ、B−B線で切断した断面図(図8)に示すように、アライメントマーク形成領域のマークMK1の下層のパターンP1bとパターンP2が形成されている。そして、本実施の形態1では、パターンP1a、P1b、P2、P3はそれぞれ異なる層に形成されている。
図9は、図7と図8とを重ね合わせた図である。この図9により、アライメントマーク形成領域のマークMK1およびマークMK1の周囲にある背景領域の下層に形成されているパターンP1a、P1b、P2、P3の位置関係が明らかになる。すなわち、第2層配線L2と同層で形成されているパターンP1aと、素子分離領域STIと同層で形成されているパターンP3とは、平面的に同一のパターンを形成しており、平面的に見るとパターンP1aとパターンP3は重なることになる(図6参照)。そして、第1層配線L1と同層で形成されているパターンP1bと、ゲート電極Gと同層で形成されているパターンP2とは、平面的に同一のパターンを形成しており、平面的に見るとパターンP1bとパターンP2は重なることになる(図6参照)。一方、パターンP1aとパターンP1bとはパターンがずれて形成されており、パターンP1aとパターンP1bとは平面的に重ならないように配置されている。つまり、図7に示すパターンP1a(パターンP3)と図8に示すパターンP1b(パターンP2)は平面的に重ならないように配置されている。このようにパターンP1a、P1b、P2、P3を配置することにより、図6に示すドットパターンが形成されることになる。
次に、本実施の形態1のように、マーク形成領域および背景領域の下層にパターンP1a、P1b、P2、P3を形成することにより、背景領域からの反射光を低減できるメカニズムについて、図10を参照しながら説明する。
まず、背景領域からの反射光を低減できる第1のメカニズムについて説明する。図10において、パターンP1aについて着目すると、パターンP1aは、パターンP1aの1つずつが可視光サイズで形成されているとともに、パターンP1aの間隔が可視光サイズで配置されている。このように配置されているパターンP1aは、回折格子としての機能を有しているのである。回折格子とは、回折格子に入射した光が回折によって広がるものであり、回折によって広がった光同士は干渉して強弱パターンを形成する特徴を有している。この回折格子の回折による広がりは、パターンP1aの間隔が狭くなるほど大きくなる。本実施の形態1では、パターンP1aの間隔が可視光サイズにまで微細化されているので、回折による広がりは相当大きくなる。したがって、例えば、半導体チップCHPに形成されているアライメントマーク形成領域に入射した光は、最上層に形成されている窒化シリコン膜12および酸化シリコン膜11に入射するが、窒化シリコン膜12および酸化シリコン膜11は可視光に対してほぼ透明であるので、入射光は、窒化シリコン膜12および酸化シリコン膜11を透過して、パターンP1aに入射する。パターンP1a自体は金属膜から構成されて入射光を透過せずに反射するが、パターンP1aは可視光サイズの間隔で規則的に配置されているので、回折格子として機能する。パターンP1aの間に形成されている開口部のサイズが可視光サイズであるので、回折効果は大きくなる。したがって、パターンP1aから反射した反射光は相当広がることになる。このことから、一定方向に配置しているカメラに入射する反射光の光量が減少することになる。一方、マークMK1に入射した入射光は、マークMK1自体が金属膜から形成されているため、ほとんどの入射光が反射する。したがって、パターンP1aによる回折を受けた反射光の光量と、マークMK1で反射された光量の差が大きくなる。このことは、カメラに入射する背景領域からの反射光がパターンP1aによる回折効果により減少することを意味し、背景領域とマークMK1とのコントラスト差が大きくなることを意味する。このため、カメラでのマークMK1の視認性が向上するのである。このような第1のメカニズムによって、マークMK1の視認性が向上する結果、半導体チップCHPの位置を高精度に把握することが可能となる。特に、本実施の形態1では、パターンP1aだけでなく、パターンP1b、パターンP2およびパターンP3が形成されているので、それぞれのパターンが回折格子としての機能を有することになる。このため、背景領域から反射される反射光の回折による広がりは大きくなるので、さらに、背景領域からカメラに入射する反射光の光量が減少し、マークMK1と背景領域とのコントラスト差を充分に大きくすることができる顕著な効果を得ることができるのである。さらに、回折格子から射出される光は互いに干渉する。この干渉により強弱のコントラストパターンが生成されることになる。したがって、カメラの配置位置で、干渉によるコントラストパターンのうち弱パターンが入射するようにカメラの位置を調整することにより、さらに、背景領域からの反射光の強度を低減することができる。本実施の形態1のように背景領域の下層にパターンP1a、P1b、P2、P3を設けると、光の回折および干渉による効果により、背景領域からカメラに入射する反射光の光量を低減することができることがわかる。
さらに、上述した光の回折および干渉を利用した第1のメカニズムの他に、パターンP1a、P1b、P2、P3による背景領域からの反射光を低減できる第2のメカニズムが存在する。この第2のメカニズムについて説明する。この第2のメカニズムは、配線層に形成されているパターンP1aおよびパターンP1bが反射光の遮蔽する一方、配線層の下層に形成されているパターンP2およびパターンP3が光を散乱することで実現される。第2層配線L2と同層で形成されているパターンP1aに入射した入射光は、パターンP1aで反射するものと、パターンP1aの開口部(パターンP1aの間隔領域)を通過して下層に至る光が存在する。そして、パターンP1aを通過した入射光は、パターンP1bで反射される光と、パターンP1bを通過する光が存在する。このとき、パターンP1bで反射された光の一部は、パターンP1bの上層に配置されているパターンP1aにより遮蔽される。これにより、背景領域から射出される反射光を低減できる。つまり、パターンP1aは、一端パターンP1aを通過して、パターンP1bで反射された光の一部を遮蔽する機能を有するのである。さらに、パターンP1bを通過した光も半導体基板1Sで反射されるが、この光の一部は、再びパターンP1bあるいはパターンP1aで遮蔽されることになる。このように本実施の形態1では、マークMK1と半導体基板1Sの中間に配置される配線層にパターンP1aおよびパターンP1bを設けている点に特徴の1つがあるのである。この配線層にパターンP1aおよびパターンP1bを配置することにより、それぞれのパターンの下層で反射した光を遮蔽する効果が得られるのである。パターンP1aおよびパターンP1bで光の射出を遮蔽できる結果、背景領域からカメラに入射する反射光の光量を低減できるのである。さらに、配線層を構成する複数の層にパターンP1aとパターンP1bとを形成し、かつ、パターンP1aとパターンP1bを平面的に重ならないように配置することにより、パターンP1aとパターンP1bによる遮蔽効果を最大限に発揮することができる。例えば、パターンP1bで光の一部を遮蔽できるが、パターンP1bの隙間から一部の光が通過する。そこで、パターンP1bとパターンP1aのパターン配置を平面的にずらすことにより、パターンP1bで遮蔽できなかった光をパターンP1aで遮蔽することができるのである。このことから、パターンP1aとパターンP1bの平面的なパターン配置をずらすことは、半導体基板1SなどのパターンP1aあるいはパターンP1bの下層で反射した光を遮蔽する観点からは有効であることがわかる。
さらに、パターンP1aやパターンP1bの下層にパターンP2やパターンP3を設けている点も背景領域から射出される光の光量を低減する観点から有効である。すなわち、パターンP2やパターンP3によって半導体基板1Sの表面には凹凸が形成されることなる。このため、パターンP1aやパターンP1bを通過した光は半導体基板1Sにまで達することになる。このとき、半導体基板1Sの表面が平坦であると、反射光の方向もある一定方向に偏ることになる。その偏った方向が、例えば、パターンP1bやパターンP1aを通過する方向であるとすると、パターンP1aやパターンP1bによる遮蔽効果を充分に発揮することができなくなる。これに対し、半導体基板1Sの表面にパターンP2やパターンP3を形成することにより、半導体基板1Sの表面に凹凸を形成することができる。半導体基板1Sに表面に凹凸が形成されると、その凹凸により光が散乱される。すなわち、半導体基板1Sに入射した光が散乱され、不特定の方向に光が射出されることになる。この場合、パターンP1aやパターンP1bを通過せずに遮蔽される光の光量が多くなるのである。つまり、パターンP1aやパターンP1bの下層にパターンP2やパターンP3を形成することにより、半導体基板1Sで反射された光の方向をランダムにすることができる。この結果、パターンP1aやパターンP1bを通過する方向に反射光が偏ることを防止することができ、パターンP1aやパターンP1bによる遮蔽効果を向上させることができるのである。
このように、半導体基板1SとマークMK1との間の配線層と同層にパターンP1aやパターンP1bを配置することにより、パターンP1aやパターンP1bの下層で反射した光の遮蔽効果を得ることができる。さらには、半導体基板1Sの表面にパターンP2やパターンP3を形成することで、パターンP1aおよびパターンP1bによる光の遮蔽効果を向上することができる。すなわち、本実施の形態1のように、パターンP1a、P1b、P2、P3を形成することにより、光の散乱を利用した充分な遮蔽効果を得ることができるのである。以上述べた第2のメカニズムによる光の散乱および遮蔽による効果により、背景領域からカメラに入射する反射光の光量を低減することができることがわかる。
次に、パターンP1a、P1b、P2、P3を形成することにより、マークMK1と背景領域とのコントラスト差を大きくできる第3のメカニズムについて説明する。従来、アライメントマーク形成領域においては、マークMK1の下層にパターンP1a、P1b、P2、P3は形成されていない。つまり、アライメントマーク形成領域では、集積回路形成領域に形成されている最上層配線(配線L3)と同層にマークMK1が形成されているが、このマークMK1の下層にはパターンP1a、P1b、P2、P3が形成されていない。この場合、以下に示す事態が生じる。例えば、集積回路形成領域には、nチャネル型MISFETのゲート電極Gが形成されており、このゲート電極G上に層間絶縁膜(窒化シリコン膜7および酸化シリコン膜8)を介して第1層配線L1が形成されている。そして、第1層配線L1上に酸化シリコン膜9を介して第2層配線L2が形成されており、この第2層配線L2上に酸化シリコン膜10を介して第3層配線L3が形成されている。これに対し、従来のアライメントマーク形成領域には、ゲート電極Gと同層(パターンP2)、第1層配線L1と同層(パターンP1b)および第2層配線L2と同層(パターンP1a)にパターンが形成されていない。このため、例えば、ゲート電極Gを覆うように形成されている酸化シリコン膜8の平坦性が悪くなる。すなわち、集積回路形成領域においては、ゲート電極Gを覆うように酸化シリコン膜8が形成されるが、アライメントマーク形成領域においては、ゲート電極Gと同層にパターンP2が形成されていないため、半導体基板1S上に酸化シリコン膜8が形成されることになる。このことは、集積回路形成領域とアライメントマーク形成領域では、酸化シリコン膜8を形成する下地の凹凸がかなり異なることを意味している。したがって、アライメントマーク形成領域に形成されている酸化シリコン膜8の平坦性が悪くなるのである。同様にして、集積回路形成領域には第1層配線L1が形成されているが、アライメントマーク形成領域には、第1層配線L1に対応したパターン(パターンP1b)が形成されていないので、アライメントマーク形成領域に形成される酸化シリコン膜9の平坦性も悪くなる。さらに、集積回路形成領域には、第2層配線L2が形成されているが、アライメントマーク形成領域には、第2層配線L2に対応したパターン(パターンP1a)が形成されていないので、アライメントマーク形成領域に形成される酸化シリコン膜10の平坦性も悪くなる。つまり、下地パターンが均一である場合には、その下地パターン上に形成される膜の平坦性は良好になるが、下地パターンが不均一であると、その不均一な下地パターン上に形成される膜の平坦性が悪くなるのである。このことから、アライメントマーク形成領域の平坦性は良好とはいえない。アライメントマーク形成領域では、層間絶縁膜上の最上層にマークMK1が形成されているので、マークMK1の下層に形成されている層間絶縁膜の平坦性が低下すると、その層間絶縁膜の凹凸を反映してマークMK1の平坦性も低下する。マークMK1の平坦性が低下すると、マークMK1で反射する反射光の進行方向がばらつくことになる。このため、マークMK1で反射する反射光を特定方向に配置されているカメラで認識する場合、カメラが配置されている特定方向へ進行する反射光の光量が低下することになる。したがって、カメラに入射するマークMK1からの反射光と背景領域からの反射光の差が小さくなり、マークMK1と背景領域とのコントラスト差が低下し、カメラによるアライメントマークの視認性低下を招くことになる。この結果、半導体チップの位置きめ精度が低下することになる。
これに対し、本実施の形態1では、アライメントマーク形成領域に形成されているマークMK1の下層にパターンP1a、P1b、P2、P3を形成している。例えば、アライメントマーク形成領域では、集積回路形成領域に形成されているゲート電極Gと同層にパターンP2が形成されているので、ゲート電極GおよびパターンP2による下地膜のパターンが均一となり、ゲート電極GおよびパターンP2上に形成される酸化シリコン膜8の平坦性を向上することができる。同様に、アライメントマーク形成領域では、集積回路形成領域に形成されている第1層配線L1と同層にパターンP1bが形成され、さらに、第2層配線L2と同層にパターンP1aが形成されているので、酸化シリコン膜9および酸化シリコン膜10の平坦性を向上することができる。このことから、アライメントマーク形成領域において、マークMK1の下層に形成されている下地膜の平坦性が向上するので、マークMK1の平坦性も向上することができる。この結果、マークMK1で反射する反射光が特定方向に揃って進行することになり、この特定方向にカメラを配置することにより、マークMK1で反射される反射光の光量の低下を抑制できる。このため、カメラに入射するマークMK1からの反射光と背景領域からの反射光の差が大きくなり、マークMK1と背景領域とのコントラスト差が向上する。したがって、カメラによるアライメントマークの視認性低下を抑制することができ、半導体チップの位置きめ精度を向上することができる。
特に、本実施の形態1では、マークMK1の直下にもパターンP1a、P1b、P2、P3を配置している点が有効に作用する。例えば、第1のメカニズムおよび第2のメカニズムの観点からは、背景領域の直下にパターンP1a、P1b、P2、P3を設けるだけでも背景領域から反射する反射光の光量を低減できる効果を得ることができる。これに対し、マークMK1の平坦性を向上する第3のメカニズムの観点からは、マークMK1の直下に、集積回路形成領域に形成されているパターンと同等のパターンを形成することに意義がある。このように構成することにより、マークMK1の直下に形成されている下地膜の平坦性を向上することができ、ひいてはマークMK1の平坦性を向上できるのである。つまり、第3のメカニズムの観点からは、アライメントマーク形成領域のうち、マークMK1の直下にパターンP1a、P1b、P2、P3を形成することにより、マークMK1の平坦性を向上できるという顕著な効果を得ることができるのである。
以上のことから、光の回折および干渉を利用する第1のメカニズムと、光の散乱および光の遮蔽を利用する第2のメカニズムと、下地パターンの均一性を利用する第3のメカニズムによって、本実施の形態1では、アライメントマークのコントラスト差を大きくすることができる。このため、アライメントマークの視認性が向上し、半導体チップの位置きめ精度を向上することができる。つまり、本実施の形態1では、半導体チップごとにアライメントマークのコントラスト差に変動が生じても、その変動を上回るコントラスト差を得ることができる。このことから、異なる半導体ウェハから取得される半導体チップや、同一の半導体チップの異なるチップ領域から取得される半導体チップであっても、すべての半導体チップで、アライメントマークの視認性を向上することができ、半導体チップの位置きめ精度を向上することができる。
次に、本実施の形態1における技術的思想と、背景技術の欄で説明した先行技術文献に記載されている技術との差異について説明する。
特許文献1(特開平11−330247号公報)には、チップ内部にレーザートリミング用のアライメントマークを形成する場合において、アライメントマークの検出が的確に行うことができる技術が記載されている。具体的には、SOI基板からなる半導体基板の表面は、少なくともアライメントマークの周辺領域において、法線方向に対して斜めとなるテーパ部を有しており、このテーパ部にてレーザ光が法線方向とは異なる方向に反射するようになっている。このため、アライメントマークの周辺領域において、半導体基板の法線方向へのレーザ光の反射を少なくすることができるため、アライメントマークとその周辺領域とを的確に区別することができる。これにより、チップ内にアライメントマークを形成する場合にも、アライメントマークの検出を的確に行うことができるとしている。このとき、テーパ部は半導体基板に形成されている素子分離領域と同層で形成されている。この特許文献1では、素子分離領域はLOCOS(Local Oxidation of Silicon)で形成されており、アライメントマークの周辺領域にもLOCOSと同様のパターンを形成している。そして、LOCOSの両端がテーパ部になっていることを利用して、レーザ光の反射方向を半導体基板の法線方向からずらすことができるとしている。したがって、特許文献1に記載された技術によれば、レーザ光を半導体基板に入射し、アライメントマークでの反射光と背景領域(アライメントマークの周辺領域)での反射光との強度差に基づいて、アライメントマークの検出精度を向上させることができる。この技術は、レーザ光を入射することを前提としているものであり、例えば、キセノンランプなどのランダムな方向を有する一般照明では効果は薄いものとなる。つまり、キセノンランプでは、入射光の方向はランダムであるので、反射光もランダム方向に射出される。このとき、単に、半導体基板の主面上にテーパ部を設けているとしても、ランダム方向の入射光をランダム方向の反射光に変換するだけであり、テーパ部を設ける効果は少ない。特許文献1に記載されている技術は、半導体基板の法線方向からレーザ光を入射し、半導体基板の法線方向からレーザ光が反射する場合に適用される技術である。
これに対し、本実施の形態1に記載されている技術的思想は、アライメントマーク形成領域に形成されているマークMK1と背景領域の下層に複数層にわたるパターンP1a、P1b、P2、P3を設けているものである。これにより、光の回折および干渉を利用した第1のメカニズムによる効果を得ることができるものである。この作用については、特許文献1に記載された技術には記載も示唆もされていない。特に、特許文献1では、テーパ部を設けただけであり、半導体基板の法線方向からレーザ光を照射する場合にだけ有効なものである。一方、本実施の形態1では、レーザ光だけでなくランダム方向の入射光を有するキセノンランプなどを使用する場合も効果が得られる。キセノンランプを使用する場合であっても、本実施の形態1における構成によれば、光の回折および干渉現象が生じるので、第1のメカニズムによって背景領域からの反射光を低減することができるのである。
さらに、集積回路形成領域の配線層と同層にパターンP1a、P1bを設けることにより、上述した光の回折・干渉の他に、光の遮光効果を利用した第2のメカニズムが実現される。この光の遮蔽効果について、特許文献1には記載も示唆もされていない。特に、集積回路形成領域の配線層と同層にパターンP1a、P1bを設けるとともに、ゲート電極Gと同層にパターンP2を設け、かつ、素子分離領域STIと同層にパターンP3を設けることにより、半導体基板1Sの主面上での光の散乱も利用しているのである。すなわち、半導体基板1Sの主面での光の散乱を利用することにより、パターンP1a、P1bによる反射光の遮蔽効果を向上できる利点がある。この点についても、特許文献1には記載も示唆もされていない。
また、本実施の形態3では、第3のメカニズムによってマークMK1の平坦性を向上できるので、この観点からも、アライメントマークの視認性を向上できるとしている。これに対し、特許文献1では、アライメントマークの平坦性に関しては、何ら記載も示唆もされていない。
以上のことから、光の回折および干渉を利用する第1のメカニズムと、光の散乱および光の遮蔽を利用する第2のメカニズムと、下地パターンの均一性を利用する第3のメカニズムによって、アライメントマークの視認性を向上できるという本実施の形態1における特徴は、特許文献1に記載も示唆もされておらず、かつ、本実施の形態1における技術的思想を想到する動機付けとなる記載も存在していない。このため、特許文献1に記載されている技術から本実施の形態1における技術的思想を想到することは、たとえ、当業者といえども困難であると考えられる。
続いて、特許文献2(特開2000−182914号公報)と本実施の形態1における技術的思想との差異について説明する。特許文献2には、アルミニウム層のベタパターンとして形成された十字形状のマーク本体部の周辺領域に、アルミニウムから成る拡散反射層が形成されている。拡散反射層としては、例えば、アルミニウム層により形成されたストライプ状または格子状またはドット状の微細パターンを用いることができるとしている。このとき、十字形状のマーク本体部の周辺領域に形成される拡散反射層は、マーク本体部と同層で形成されている。
特許文献2に記載されている技術は、マーク本体部と同層の周辺領域に拡散反射層を形成し、この拡散反射層による光の散乱や干渉によって拡散反射層からの反射光を低減するものである。
これに対し、本実施の形態1では、マークMK1および背景領域と同層ではなく、マークMK1および背景領域の下層にパターンP1a、P1b、P2、P3を設けている点が相違する。このように本実施の形態1では、マークMK1および背景領域の下層にパターンP1a、P1b、P2、P3を設ける点に特徴があり、本実施の形態1は、マーク本体部と同層に拡散反射層を形成する特許文献2の構成では得られない顕著な効果を奏するのである。
この点について説明する。まず、第1にLCDドライバである半導体チップには、位置合わせのため、アライメントマークが形成されている。このアライメントマークは、マークとマークに周囲を囲む背景領域から形成されている。このとき、一般的なアライメントマークの仕様では、マークと同層である背景領域には、なにも形成しないこととなっている。これは、マーク自体の視認性を向上させるためであり、マークと同層の背景領域に余計なパターンが形成されていると視認性低下を招くおそれが高くなるからである。したがって、特許文献2のように、マーク本体部と同層に拡散反射層を形成する技術は仕様を満足せず、仕様を満たす観点からは現実的な構成ということはできなくなる。一方、本実施の形態1では、マークMK1と同層には何も形成せずに、マークMK1および背景領域の下層にパターンP1a、P1b、P2、P3を形成している。この場合、マークMK1と同層の背景領域には何も形成していないので、本実施の形態1は特許文献2と異なり、仕様を満足する構成となっている。
第2に、特許文献2では、マーク本体部と同層で拡散反射層を形成している。マーク本体部は、最上層配線で形成されており、このマーク本体部と同層で形成されている拡散反射層も最上層配線で形成される。しかし、一般的に、最上層配線の膜厚はその他の層の配線の膜厚よりも遥かに厚くなっており、この厚い最上層配線を微細加工することは困難である。すなわち、特許文献2では、マーク本体部と同層に格子状またはドット状の微細パターンからなる拡散反射層を形成するが、この拡散反射層が最上層配線を加工して形成するものであり、光の散乱や干渉を充分に実現できるほどの微細パターンに加工することは困難である。これに対し、本実施の形態1では、最上層配線ではなく、最上層配線よりも下層に形成されている膜厚の薄い配線を使用して加工できるので、可視光サイズの間隔をもつ微細パターンも容易に形成することができるのである。
第3に、特許文献2では、配線層の最上層に拡散反射層を形成するので、最上層における金属膜の残存率が上昇する。つまり、拡散反射層を形成しなければ、アライメントマーク形成領域の配線の最上層にはマーク本体部だけが形成されることになる。これに対し、特許文献2では、マーク本体部と同層に金属膜よりなる拡散反射層を形成することになるので、金属膜の被覆率が上昇する。通常のパターニングでマーク本体部および拡散反射層を形成することになるが、通常のパターニングでは、金属膜のエッチングが行なわれる。このエッチングでは、プラズマ発光による終点検出が行なわれている。つまり、成膜した金属膜をエッチングすることにより、マーク本体部および拡散反射層の加工が行なわれる。このとき、拡散反射層を形成する場合には、拡散反射層を形成する分だけ、金属膜を残存させることになる。言い換えれば、不要な金属膜はエッチングにより除去するが、拡散反射層を形成するので、その分、エッチングする領域が減少する。
エッチングの最中ではエッチングによる生成物が多く、この生成物からの発光強度が大きい。これに対し、エッチングの終点近傍ではエッチングによる生成物が少なくなるので、生成物からの発光強度が小さくなる。この生成物からの発光強度差をモニタリングすることにより、終点検出を行なっている。すなわち、エッチングによる生成物からの発光強度差が大きくなることを利用してエッチングの終点検出を行なうことができるのである。
ところが、拡散反射層を形成する場合、エッチングする領域の面積が減少することから、エッチングの最中であっても、生成物からの発光強度が少なくなる。このことは、エッチングの最中とエッチングの終点付近で、生成物による発光強度差が小さくなることを意味している。生成物の発光強度差が小さくなると、エッチングの終点検出が困難になるのである。つまり、拡散反射層を形成して最上層の金属膜残存率が大きくなると、マーク本体部および拡散反射層を加工するエッチングの終点検出が正確にできなくなるおそれが高まるのである。エッチングの終点検出が正確にできなくなると、エッチング残りによる加工不良や、オーバエッチングによる加工寸法の減少などの不都合が発生する。したがって、最上層に形成されるマーク本体部の加工を正確に実施する観点からは、マーク本体部と同層に金属膜による拡散反射層を形成しない方が望ましいことがわかる。この点に関し、本実施の形態1では、マークと同層の背景領域には、パターンを形成しないので、上述した不都合を回避できる。この結果、アライメントマークの視認性を向上することにつながるマークの加工精度の向上を図ることができる利点がある。
第4に、光の回折および干渉を利用する第1のメカニズムと、光の散乱および光の遮蔽を利用する第2のメカニズムと、下地パターンの均一性を利用する第3のメカニズムによって、アライメントマークの視認性を向上できるという本実施の形態1における特徴は、特許文献2に記載も示唆もされておらず、かつ、本実施の形態1における技術的思想を想到する動機付けとなる記載も存在していない。以上のことから、特許文献2に記載されている技術から本実施の形態1における技術的思想を想到することは、たとえ、当業者といえども困難であると考えられる。
本実施の形態1における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。なお、本実施の形態1における半導体装置の構成は、図6〜図8に示すように構成されているが、説明をわかりやすくするために、図7と図8を組み合わせた図9も形成している。本実施の形態1における半導体装置の製造方法では、アライメントマーク形成領域に形成されるパターンP1a、P1b、P2、P3の位置関係をわかりやすくするために、図9に対応した断面図で説明する。
まず、図11に示すように、ホウ素(B)などのp型不純物を導入したシリコン単結晶よりなる半導体基板1Sを用意する。このとき、半導体基板1Sは、略円盤形状をした半導体ウェハの状態になっている。そして、図12に示すように、半導体基板1Sの集積回路形成領域に素子間を分離する素子分離領域STIを形成する。素子分離領域STIは、素子が互いに干渉しないようにするために設けられる。この素子分離領域STIは、例えば、STI(shallow trench isolation)法を用いて形成することができる。例えば、STI法では、以下のようにして素子分離領域STIを形成している。すなわち、半導体基板1Sにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板1S上に酸化シリコン膜を形成し、その後、化学的機械的研磨法(CMP;chemical mechanical polishing)により、半導体基板1S上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域STIを形成することができる。本実施の形態1では、集積回路形成領域に素子分離領域STIを形成する工程で、ガードリング領域にも素子分離領域STIを形成し、かつ、アライメントマーク形成領域にもパターンP3を形成する。このアライメントマーク形成領域に形成されるパターンP3も、集積回路形成領域に形成される素子分離領域STIと同様に、溝に酸化シリコン膜を埋め込んだ構造をしている。本実施の形態1では、アライメントマーク形成領域にパターンP3を形成する点に特徴の1つがあるが、このパターンP3を素子分離領域STIと同じ工程で形成することにより、工程の簡略化を図ることができる。
次に、素子分離領域STIで分離された集積回路形成領域の活性領域に不純物を導入してp型ウェルPWLを形成する。p型ウェルPWLは、例えばホウ素などのp型不純物をイオン注入法により半導体基板1Sに導入することで形成される。
続いて、p型ウェルPWLの表面領域にチャネル形成用の半導体領域(図示せず)を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
次に、図13に示すように、半導体基板1S上にゲート絶縁膜2を形成する。ゲート絶縁膜2は、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜2は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜2を酸窒化シリコン膜(SiON)としてもよい。すなわち、ゲート絶縁膜2と半導体基板1Sとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜2のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜2に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板1SをNO、NOまたはNHといった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板1Sの表面に酸化シリコン膜からなるゲート絶縁膜2を形成した後、窒素を含む雰囲気中で半導体基板1Sを熱処理し、ゲート絶縁膜2と半導体基板1Sとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
また、ゲート絶縁膜2は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜2として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜2の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜2として使用すると、MISFETのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜(HfO膜)が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、HfON膜(ハフニウムオキシナイトライド膜)、HfSiO膜(ハフニウムシリケート膜)、HfSiON膜(ハフニウムシリコンオキシナイトライド膜)、HfAlO膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
続いて、ゲート絶縁膜2上にポリシリコン膜3を形成する。ポリシリコン膜3は、例えば、CVD法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、nチャネル型MISFET形成領域に形成されているポリシリコン膜3中にリンや砒素などのn型不純物を導入する。
次に、図14に示すように、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜3を加工して、集積回路形成領域にゲート電極Gを形成する。このときのパターニングで、アライメントマーク形成領域には、ゲート電極Gと同層で形成されるパターンP2を形成する。本実施の形態1では、アライメントマーク形成領域にパターンP2を形成する点に特徴の1つがあるが、このパターンP2をゲート電極Gと同じ工程で形成することにより、工程の簡略化を図ることができる。
ここで、集積回路形成領域のゲート電極Gには、ポリシリコン膜3中にn型不純物が導入されている。このため、ゲート電極Gの仕事関数値をシリコンの伝導帯近傍(4.15eV)の値にすることができるので、nチャネル型MISFETのしきい値電圧を低減することができる。
続いて、図15に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、nチャネル型MISFETのゲート電極Gに整合した浅い低濃度n型不純物拡散領域4を形成する。浅い低濃度n型不純物拡散領域4は、半導体領域である。
次に、半導体基板1S上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、CVD法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォール5をゲート電極Gの側壁に形成する。サイドウォール5は、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールを形成してもよい。
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、nチャネル型MISFET形成領域にサイドウォール5に整合した深い高濃度n型不純物拡散領域6を形成する。深い高濃度n型不純物拡散領域6は、半導体領域である。この深い高濃度n型不純物拡散領域6と浅い低濃度n型不純物拡散領域4によってソース領域が形成される。同様に、深い高濃度n型不純物拡散領域6と浅い低濃度n型不純物拡散領域4によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いn型不純物拡散領域4と深いn型不純物拡散領域6で形成することにより、ソース領域およびドレイン領域をLDD(Lightly Doped Drain)構造とすることができる。
このようにして、深い高濃度n型不純物拡散領域6を形成した後、1000℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
その後、図示はしないが、例えば、半導体基板上にコバルト膜を形成する。このとき、ゲート電極Gに直接接するようにコバルト膜が形成される。同様に、深い高濃度n型不純物拡散領域6にもコバルト膜が直接接する。
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、ゲート電極Gを構成するポリシリコン膜3とコバルト膜を反応させて、コバルトシリサイド膜(図示せず)を形成する。これにより、ゲート電極Gはポリシリコン膜3とコバルトシリサイド膜(図示せず)の積層構造となる。コバルトシリサイド膜(図示せず)は、ゲート電極Gの低抵抗化のために形成される。同様に、上述した熱処理により、深い高濃度n型不純物拡散領域6の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜(図示せず)が形成される。このため、深い高濃度n型不純物拡散領域6においても低抵抗化を図ることができる。
そして、未反応のコバルト膜は、半導体基板1S上から除去される。なお、本実施の形態1では、コバルトシリサイド膜(図示せず)を形成するように構成しているが、例えば、コバルトシリサイド膜(図示せず)に代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。
次に、図16に示すように、半導体基板1Sの主面上に層間絶縁膜となる窒化シリコン膜7を形成する。この窒化シリコン膜7は、例えば、CVD法により形成することができ、その後の工程で形成するコンタクトホールをセルフアライン(SAC)で形成するために形成される膜である。そして、図17に示すように、窒化シリコン膜7上に層間絶縁膜となる酸化シリコン膜8を形成する。この酸化シリコン膜8は、例えばTEOS(tetra ethyl ortho silicate)を原料としたCVD法を使用して形成することができる。その後、酸化シリコン膜8の表面を、例えばCMP(Chemical Mechanical Polishing)法を使用して平坦化する。このとき、層間絶縁膜である酸化シリコン膜8の下層には、ゲート電極Gの他にパターンP2も形成されている。したがって、集積回路形成領域からアライメントマーク形成領域にわたって、酸化シリコン膜8の下地パターン(ゲート電極GとパターンP2)が均一となっているので、アライメントマーク形成領域において、酸化シリコン膜8の平坦性が向上する。
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜8にコンタクトホールを形成する。そして、コンタクトホールの底面および内壁を含む酸化シリコン膜上にチタン/窒化チタン膜を形成する。チタン/窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン/窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。その後、コンタクトホールを埋め込むように、半導体基板1Sの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばCVD法を使用して形成することができる。そして、酸化シリコン膜8上に形成された不要なチタン/窒化チタン膜およびタングステン膜を例えばCMP法を除去することにより、プラグPLG1を形成することができる。プラグPLG1は、例えば、集積回路形成領域とガードリング領域に形成される。
次に、図18に示すように、酸化シリコン膜8およびプラグPLG1上にチタン/窒化チタン膜、銅を含有するアルミニウム膜、チタン/窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、第1層配線L1を形成する。このときの工程で、ガードリング領域に配線GR1を形成し、かつ、アライメントマーク形成領域にパターンP1bを形成する。本実施の形態1では、アライメントマーク形成領域にパターンP1bを形成する点に特徴の1つがあるが、このパターンP1bを第1層配線L1と同じ工程で形成することにより、工程の簡略化を図ることができる。パターンP1bは、下層に形成されているパターンP2と同じパターンで形成されており、パターンP1bとパターンP2とは平面的に重なるように形成される。
続いて、図19に示すように、第1層配線L1、パターンP1bおよび配線GR1上を含む酸化シリコン膜8上に酸化シリコン膜9を形成する。この酸化シリコン膜9は、例えばTEOS(tetra ethyl ortho silicate)を原料としたCVD法を使用して形成することができる。その後、酸化シリコン膜9の表面を、例えばCMP(Chemical Mechanical Polishing)法を使用して平坦化する。このとき、層間絶縁膜である酸化シリコン膜9の下層には、第1層配線L1の他にパターンP1bも形成されている。したがって、集積回路形成領域からアライメントマーク形成領域にわたって、酸化シリコン膜9の下地パターン(第1層配線L1とパターンP1b)が均一となっているので、アライメントマーク形成領域において、酸化シリコン膜9の平坦性が向上する。
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜9にコンタクトホールを形成する。そして、コンタクトホールの底面および内壁を含む酸化シリコン膜上にチタン/窒化チタン膜を形成する。チタン/窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン/窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。その後、コンタクトホールを埋め込むように、酸化シリコン膜9の全面にタングステン膜を形成する。このタングステン膜は、例えばCVD法を使用して形成することができる。そして、酸化シリコン膜9上に形成された不要なチタン/窒化チタン膜およびタングステン膜を例えばCMP法を除去することにより、プラグPLG2を形成することができる。プラグPLG2は、例えば、集積回路形成領域とガードリング領域に形成される。
次に、図20に示すように、酸化シリコン膜9およびプラグPLG2上にチタン/窒化チタン膜、銅を含有するアルミニウム膜、チタン/窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、第2層配線L2を形成する。このときの工程で、ガードリング領域に配線GR2を形成し、かつ、アライメントマーク形成領域にパターンP1aを形成する。本実施の形態1では、アライメントマーク形成領域にパターンP1aを形成する点に特徴の1つがあるが、このパターンP1aを第2層配線L2と同じ工程で形成することにより、工程の簡略化を図ることができる。パターンP1aは、下層に形成されているパターンP1bとずれたパターンで形成されており、パターンP1aとパターンP1bとは平面的に重ならないように形成される。
続いて、図21に示すように、第2層配線L2、パターンP1aおよび配線GR2上を含む酸化シリコン膜9上に酸化シリコン膜10を形成する。この酸化シリコン膜10は、例えばTEOS(tetra ethyl ortho silicate)を原料としたCVD法を使用して形成することができる。その後、酸化シリコン膜10の表面を、例えばCMP(Chemical Mechanical Polishing)法を使用して平坦化する。このとき、層間絶縁膜である酸化シリコン膜10の下層には、第2層配線L2の他にパターンP1aも形成されている。したがって、集積回路形成領域からアライメントマーク形成領域にわたって、酸化シリコン膜10の下地パターン(第2層配線L2とパターンP1a)が均一となっているので、アライメントマーク形成領域において、酸化シリコン膜10の平坦性が向上する。
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜10にコンタクトホールを形成する。そして、コンタクトホールの底面および内壁を含む酸化シリコン膜上にチタン/窒化チタン膜を形成する。チタン/窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン/窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。その後、コンタクトホールを埋め込むように、酸化シリコン膜10の全面にタングステン膜を形成する。このタングステン膜は、例えばCVD法を使用して形成することができる。そして、酸化シリコン膜10上に形成された不要なチタン/窒化チタン膜およびタングステン膜を例えばCMP法を除去することにより、プラグPLG3を形成することができる。プラグPLG3は、例えば、集積回路形成領域とガードリング領域に形成される。
次に、酸化シリコン膜10およびプラグPLG3上にチタン/窒化チタン膜、銅を含有するアルミニウム膜、チタン/窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、第3層配線L3を形成する。このときの工程で、ガードリング領域に配線GR3を形成し、かつ、アライメントマーク形成領域にマークMK1を形成する。アライメントマーク形成領域においては、マークMK1およびこのマークMK1を囲む背景領域の下層にパターンP1a、P1b、P2、P3が配置されている。以上のようにして、半導体基板1Sの集積回路形成領域にMISFETおよび多層配線を形成し、かつ、アライメントマーク形成領域にパターンP1a、P1b、P2、P3およびマークMK1を形成することができる。さらに、ガードリング領域にガードリング構造を形成することができる。
次に、集積回路形成領域にバンプ電極を形成する工程について説明する。まず、図22に示すように、第3層配線L3、マークMK1および配線GR3上を含む酸化シリコン膜10上に酸化シリコン膜11を形成し、この酸化シリコン膜11上に窒化シリコン膜12を形成する。酸化シリコン膜11および窒化シリコン膜12は、例えば、プラズマCVD法により形成することができる。このようにして、最上層配線層(第3層配線L3)上に酸化シリコン膜11および窒化シリコン膜12よりなる表面保護膜を形成することができる。
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、表面保護膜に開口部13を形成する。この開口部13は、第3層配線L3(パッド)上に形成され、第3層配線L3の表面を露出している。なお、開口部13の大きさは第3層配線L3(パッド)の大きさに比べて小さくなるように形成される。
次に、図23に示すように、開口部13内を含む表面保護膜上にUBM(Under Bump Metal)膜14を形成する。UBM膜14は、例えば、スパッタリング法を使用して形成でき、例えば、チタン膜、ニッケル膜、パラジウム膜、チタン・タングステン合金膜、窒化チタン膜あるいは金膜などの単層膜または積層膜により形成されている。ここで、UBM膜14は、バンプ電極とパッドや表面保護膜との接着性を向上させる機能の他、この後の工程で形成される金膜の金属元素が第3層配線L3等に移動することや、反対に第3層配線L3等の金属元素が金膜側に移動するのを抑制または防止するバリア機能を有する膜である。
続いて、UBM膜14上にレジスト膜15を塗布した後、このレジスト膜15に対して露光・現像処理を施すことによりパターニングする。パターニングは、バンプ電極形成領域にレジスト膜15が残らず開口部16が形成されるように行なわれる。そして、図24に示すように、めっき法を使用して開口部16内に金膜17を形成する。このとき、金膜17は、表面保護膜(窒化シリコン膜12)上に形成されるとともに、開口部13にも埋め込まれる。開口部13に金膜17を埋め込むことにより、プラグが形成される。
その後、パターニングしたレジスト膜15およびレジスト膜15で覆われていたUBM膜14を除去することにより、図9に示すような金膜17およびUBM膜14からなるバンプ電極BP1を形成する。その後、半導体基板1Sをダイシングすることにより、図1に示すような個片化した半導体チップCHPを得ることができる。
次に、上述するようにして形成された半導体チップCHPを実装基板に接着して実装する工程について説明する。図25は、半導体チップCHPをガラス基板20に実装する場合(COG:Chip On Glass)を示したものである。図25に示すように、ガラス基板20にはガラス基板21が搭載されており、これによりLCDの表示部が形成される。そして、LCDの表示部の近傍のガラス基板20上には、LCDドライバである半導体チップCHPが搭載される領域となっている。半導体チップCHPにはバンプ電極BP1、BP2が形成されており、バンプ電極BP1、BP2とガラス基板20上に形成された電極20a(ITO電極)とは異方性導電フィルム(Anisotropic Conductive Film)ACFを介して接続されるようになっている。異方性導電フィルムACFは絶縁層22と金属粒子23を有するように構成されている。
この工程で、カメラCを使用して、半導体チップCHPとガラス基板20に形成されている電極20aとの位置合わせが行なわれる。この位置合わせでは、半導体チップCHPに形成されているアライメントマークをカメラCで認識することにより、半導体チップCHPの正確な位置を把握することが行なわれる。本実施の形態1では、アライメントマークのマークと、マークを囲む背景領域とのコントラスト差を充分にとることができるため、カメラCによるアライメントマークの視認性を向上することができる。したがって、半導体チップCHPに形成されているバンプ電極BP1、BP2と、ガラス基板20に形成されている電極20aとの正確な位置合わせを行なうことができる。
図26は、カメラCによる位置合わせを行なった後、異方性導電フィルムACF上に半導体チップCHPを搭載した様子を示す断面図である。このとき、半導体チップCHPとガラス基板20とは正確な位置合わせが行なわれているので、電極20a上にバンプ電極BP1、BP2が位置する。
続いて、図27に示すように、バンプ電極BP1、BP2と端子20aとを異方性導電フィルムACFを介して接続する。異方性導電フィルムACFは、熱硬化性樹脂に導電性を持つ微細な金属粒子を混ぜ合わせ、膜状に成型したフィルムである。金属粒子は、主に内側からニッケル層と金めっき層が形成され、最も外側に絶縁層を重ねた直径3μm〜5μmの球体から構成されている。この状態で、半導体チップCHPをガラス基板20に実装する際、異方性導電フィルムACFは、ガラス基板20の端子20aと半導体チップCHPのバンプ電極BP1、BP2の間に挟みこまれる。そして、ヒータなどで熱をかけながら半導体チップCHPを加圧するとバンプ電極BP1、BP2にあたる部位にだけ圧力がかかる。すると、異方性導電フィルムACF内に分散している金属粒子が接触しながら重なり、金属粒子が互いに押し付けられる。この結果、金属粒子を介して異方性導電フィルムACFに導電経路が形成される。圧力がかからなかった異方性導電フィルムACFの部位にある金属粒子は、金属粒子の表面に形成されている絶縁層を保持しているため、横に並ぶバンプ電極BP1間および横に並ぶバンプ電極BP2間の絶縁性は保持される。このため、バンプ電極BP1間あるいはバンプ電極BP2間の間隔が狭くても、短絡を起こさずに、半導体チップCHPをガラス基板20に実装できるメリットがある。
続いて、図28に示すように、ガラス基板20とフレキシブルプリント基板(Flexible Printed Circuit)FPCも異方性導電フィルムACFによって接続する。このようにガラス基板20上に搭載された半導体チップCHPにおいて、出力用のバンプ電極BP2はLCDの表示部に電気的に接続され、入力用のバンプ電極BP1はフレキシブルプリント基板FPCに接続される。
図29は、LCD(液晶表示装置25)の全体構成を示した図である。図29に示すように、ガラス基板上にLCDの表示部24が形成されており、この表示部24に画像が表示される。表示部24の近傍のガラス基板上にはLCDドライバである半導体チップCHPが搭載されている。半導体チップCHPの近傍にはフレキシブルプリント基板FPCが搭載されており、フレキシブルプリント基板FPCとLCDの表示部24の間にドライバである半導体チップCHPが搭載されている。このようにして、半導体チップCHPをガラス基板上に搭載することができる。以上のようにして、液晶表示装置25にLCDドライバである半導体チップCHPを実装することができる。
(実施の形態2)
前記実施の形態1では、図7および図8に示すように、異なる層に形成されているパターンP1aとパターンP3を平面的に重なるように配置し(図7参照)、かつ、異なる層に形成されているパターンP1bとパターンP2を平面的に重なるように配置している(図8参照)。これに対し、本実施の形態2では、異なる層に形成されているパターンP1a、P1b、P2を平面的に重なるように配置し、かつ、パターンP3とは平面的に重ならないように配置する例について説明する。
図30は、本実施の形態2におけるアライメントマークAMの構成を示す平面図である。図30に示すように、本実施の形態2におけるアライメントマークAMは、矩形形状の背景領域BGの中央部に十字形状のマークMK1が形成されている。そして、マークMK1の下層を含む背景領域BGの下層には、ドットパターンが形成されている。図30に示すドットパターンは、マークMK1と同層ではなく、マークMK1の下層と背景領域BGの下層にわたって形成されている。図30に示すドットパターンは、同一層で形成されているのではなく、複数の層にわたって形成されているものを平面的に重ね合わせて図示している。例えば、図30のA−A線が横切っているドットパターンは、パターンP3を示している。つまり、図30のA−A線は、ドットパターンを構成するパターンP3の配置領域を切断する線である。一方、図30のB−B線が横切っているドットパターンは、パターンP1aを示している。さらに、このパターンP1aと異なる層に形成されているが、パターンP1aと同様の平面パターンであるパターンP1bも示している。そして、このパターンP1bと異なる層に形成されているが、パターンP1bと同様の平面パターンであるパターンP2も示している。つまり、図30のB−B線は、ドットパターンを構成するパターンP1a、P1bおよびパターンP2の配置領域を切断する線である。このように図30のアライメントマークAMに形成されているドットパターンは、A−A線上のパターン(P3)とB−B線上のパターン(P1aとP1bとP2)が交互に配置されて構成されていることになる。
図31は、図30のA−A線で切断した断面図である。図31に示すように、アライメントマーク形成領域の半導体基板1S上には、パターンP3が形成されていることがわかる。このパターンP3は前記実施の形態1と同様に、集積回路形成領域に形成されている素子分離領域STIと同層、かつ、同じ構造で形成されている。
図32は、図30のB−B線で切断した断面図である。図32に示すように、アライメントマーク形成領域にパターンP2、P1b、P1aが形成されていることがわかる。そして、パターンP1a、P1b、P2は、異なる層に形成されているが、平面的に同じパターンで形成されていることがわかる。
図33は、図31と図32とを重ね合わせた図面である。これにより、本実施の形態2におけるパターンP1a、P1b、P2、P3の位置関係がわかりやすくなっている。図33に示すように、パターンP1a、P1b、P2は、マークMK1およびマークMK1を囲む背景領域の下層に形成されており、平面的に同じパターンとなっている。一方、パターンP3は、パターンP1a、P1b、P2とはずれて配置されており、パターンP3と、パターンP1a、P1b、P2とは平面的に重ならないように配置されている。このように本実施の形態2では、前記実施の形態1と同様に4層にわたってパターンP1a、P1b、P2、P3が形成されているが、それぞれのパターンの平面的な配置関係が異なっている。このような場合であっても、前記実施の形態1と同様の効果を得ることができる。
つまり、光の回折および干渉を利用する第1のメカニズムと、光の散乱および光の遮蔽を利用する第2のメカニズムと、下地パターンの均一性を利用する第3のメカニズムによって、本実施の形態2でも、アライメントマークのコントラスト差を大きくすることができる。このため、アライメントマークの視認性が向上し、半導体チップの位置きめ精度を向上することができる。つまり、本実施の形態2でも、半導体チップごとにアライメントマークのコントラスト差に変動が生じても、その変動を上回るコントラスト差を得ることができる。このことから、異なる半導体ウェハから取得される半導体チップや、同一の半導体チップの異なるチップ領域から取得される半導体チップであっても、すべての半導体チップで、アライメントマークの視認性を向上することができ、半導体チップの位置きめ精度を向上することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
1S 半導体基板
2 ゲート絶縁膜
3 ポリシリコン膜
4 低濃度n型不純物拡散領域
5 サイドウォール
6 高濃度n型不純物拡散領域
7 窒化シリコン膜
8 酸化シリコン膜
9 酸化シリコン膜
10 酸化シリコン膜
11 酸化シリコン膜
12 窒化シリコン膜
13 開口部
14 UBM膜
15 レジスト膜
16 開口部
17 金膜
20 ガラス基板
20a 電極
21 ガラス基板
22 絶縁層
23 金属粒子
24 表示部
25 液晶表示装置
ACF 異方性導電フィルム
AM アライメントマーク
BG 背景領域
BP1 バンプ電極
BP2 バンプ電極
C カメラ
CHP 半導体チップ
FPC フレキシブルプリント基板
G ゲート電極
GR ガードリング
GR1 配線
GR2 配線
GR3 配線
L1 第1層配線
L2 第2層配線
L3 第3層配線
MK1 マーク
MK2 マーク
MK3 マーク
P1a パターン
P1b パターン
P2 パターン
P3 パターン
PLG1 プラグ
PLG2 プラグ
PLG3 プラグ
PWL p型ウェル
STI 素子分離領域

Claims (14)

  1. (a)アライメントマーク形成領域と、集積回路が形成されている集積回路形成領域とを含む半導体基板と、
    (b)前記半導体基板上であって、前記集積回路形成領域中に形成されたMISFETと、
    (c)前記MISFET上であって、前記集積回路形成領域中に形成された第1層配線と、
    (d)前記半導体基板上に前記第1層配線と同層で形成され、かつ、前記アライメントマーク形成領域中に形成された複数の第1パターンと、
    (e)前記半導体基板上に、前記第1層配線及び前記複数の第1パターンを覆うように形成された第1層間絶縁膜と、
    (f)前記第1層間絶縁膜上であって、前記集積回路形成領域中に形成された第2層配線と、
    (g)前記第1層間絶縁膜上に前記第2層配線と同層で形成され、かつ、前記アライメントマーク形成領域に形成されたアライメントマークと、
    を有し、
    前記第2層配線は最上層の配線であり、
    前記アライメントマーク形成領域は、前記アライメントマークが配置されたマーク領域と前記マーク領域を囲む背景領域を有し、
    前記複数の第1パターンは、平面的に前記マーク領域と前記背景領域の両方に配置され、
    前記複数の第1パターンのそれぞれは、他の配線と接続しておらず、
    平面視において、前記複数の第1パターンのそれぞれの平面サイズは、前記アライメントマークの平面サイズよりも小さく、
    前記MISFETは、ゲート電極を有し、
    前記半導体基板上であって前記アライメントマーク形成領域中には、前記ゲート電極と同層の導電膜で形成された複数の第3パターンが形成されており、
    前記複数の第3パターンは、他の配線と接続しておらず、
    平面視において、前記複数の第3パターンのそれぞれの平面サイズは、前記アライメントマークの平面サイズよりも小さい、半導体装置。
  2. (a)アライメントマーク形成領域と、集積回路が形成されている集積回路形成領域とを含む半導体基板と、
    (b)前記半導体基板上であって、前記集積回路形成領域中に形成されたMISFETと、
    (c)前記MISFET上であって、前記集積回路形成領域中に形成された第1層配線と、
    (d)前記半導体基板上に前記第1層配線と同層で形成され、かつ、前記アライメントマーク形成領域中に形成された複数の第1パターンと、
    (e)前記半導体基板上に、前記第1層配線及び前記複数の第1パターンを覆うように形成された第1層間絶縁膜と、
    (f)前記第1層間絶縁膜上であって、前記集積回路形成領域中に形成された第2層配線と、
    (g)前記第1層間絶縁膜上に前記第2層配線と同層で形成され、かつ、前記アライメントマーク形成領域に形成されたアライメントマークと、
    を有し、
    前記第2層配線は最上層の配線であり、
    前記アライメントマーク形成領域は、前記アライメントマークが配置されたマーク領域と前記マーク領域を囲む背景領域を有し、
    前記複数の第1パターンは、平面的に前記マーク領域と前記背景領域の両方に配置され、
    前記複数の第1パターンのそれぞれは、他の配線と接続しておらず、
    平面視において、前記複数の第1パターンのそれぞれの平面サイズは、前記アライメントマークの平面サイズよりも小さく、
    前記集積回路形成領域には、前記半導体基板上に形成され、前記MISFETが形成される活性領域を区画する複数の素子分離領域が形成され、
    前記半導体基板上であって前記アライメントマーク形成領域中には、前記素子分離領域と同層の絶縁層で形成された複数の第4パターンが形成されており、
    平面視において、前記複数の第4パターンのそれぞれの平面サイズは、前記アライメントマークの平面サイズよりも小さい、半導体装置。
  3. 請求項2に記載の半導体装置であって、
    前記素子分離領域及び前記複数の第4パターンは、前記半導体基板に形成された溝内に絶縁膜を埋め込んだ構造をしている、半導体装置。
  4. 請求項1または2に記載の半導体装置であって、
    前記第2層配線上には、開口部を有する絶縁膜がさらに形成され、
    前記絶縁膜上には、前記開口部を介して前記第2層配線と電気的に接続するバンプ電極が形成される、半導体装置。
  5. 請求項に記載の半導体装置であって、
    前記アライメントマークは、電極を有するガラス基板に前記半導体装置を搭載するときに、前記バンプ電極と前記ガラス基板の前記電極の位置決めに使用される、半導体装置。
  6. 請求項1または2に記載の半導体装置であって、
    前記第1層配線及び前記複数の第1パターンの下層に形成された第2層間絶縁膜と、
    前記第2層間絶縁膜に覆われるように前記集積回路形成領域中に形成された第3層配線と、
    前記第3層配線と同層で形成され、かつ、前記第2層間絶縁膜に覆われるように前記アライメントマーク形成領域中に形成された複数の第2パターンと、
    を有し、
    平面視において、前記複数の第2パターンのそれぞれの平面サイズは、前記アライメントマークの平面サイズよりも小さい、半導体装置。
  7. 請求項に記載の半導体装置であって、
    前記複数の第1パターンと前記複数の第2パターンは平面的にずれるように配置される、半導体装置。
  8. 請求項1または2に記載の半導体装置であって、
    前記複数の第1パターンは、各々ドット状に形成されている、半導体装置。
  9. 請求項に記載の半導体装置であって、
    前記複数の第1パターンと前記複数の第2パターンは、各々ドット状に形成されている、半導体装置。
  10. 請求項1または2に記載の半導体装置であって、
    前記MISFETは、液晶表示装置用のLCDドライバを構成する、半導体装置。
  11. 請求項1または2に記載の半導体装置であって、
    前記半導体装置は、前記集積回路形成領域に形成された前記第1層配線及び前記第2層配線と同層で形成されるガードリングを含み、
    前記ガードリングは、平面的に前記アライメントマーク形成領域及び前記集積回路形成領域を内包するように、半導体チップの外縁に形成され、
    前記アライメントマーク形成領域は、平面的に前記ガードリングと前記集積回路形成領域との間に形成されており、
    前記アライメントマーク形成領域と前記ガードリングとの間には、前記集積回路形成領域は設けられていない、半導体装置。
  12. 請求項1または2に記載の半導体装置であって、
    前記アライメントマークの膜厚は、前記複数の第1パターンのそれぞれの膜厚よりも厚い、半導体装置。
  13. 請求項に記載の半導体装置であって、
    前記アライメントマークの膜厚は、前記複数の第2パターンのそれぞれの膜厚よりも厚い、半導体装置。
  14. 請求項に記載の半導体装置であって、
    前記バンプ電極は、金膜を含む、半導体装置。
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