KR100714264B1 - 게이트 폴리용 더미 패턴 형성 방법 - Google Patents
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Abstract
본 발명은 트랜지스터의 특성과 밀접한 관련이 있는 게이트 폴리를 형성할 때, 트랜지스터의 전류 특성 및 전압 특성을 저하시키는 원인인 ADI 크리티컬 디멘젼(After Developing Inspection CD) 및 ACI 크리티컬 디멘젼(After Cleaning Inspection CD)를 보상하여 수율 저하, 전류 특성 및 전압 특성을 보상받도록 게이트 폴리의 주변에 형성되는 게이트 폴리용 더미 패턴 형성 방법에 관한 것으로, 본 발명에 의하면, 게이트 폴리의 주위에 2 종류의 게이트 폴리 더미 패턴을 조밀하게 형성함으로써 ACI 크리티컬 디멘젼과 ADI 크리티컬 디멘젼이 최소화된 게이트 폴리를 형성할 수 있다.
ACI CD, ADI CD, 게이트 폴리
Description
도 1은 종래 게이트 폴리를 형성할 때 ACI 크리티컬 디멘젼 및 ADI 크리티컬 디멘젼의 차이를 도시한 그래프.
도 2는 본 발명에 의한 게이트 폴리용 더미 패턴의 형태 및 형성 방법을 도시한 개념도.
본 발명은 게이트 폴리용 더미 패턴 형성 방법에 관한 것으로, 더욱 상세하게는 트랜지스터의 특성과 밀접한 관련이 있는 게이트 폴리를 형성할 때, 트랜지스터의 전류 특성 및 전압 특성을 저하시키는 원인인 ADI 크리티컬 디멘젼(After Developing Inspection CD) 및 ACI 크리티컬 디멘젼(After Cleaning Inspection CD)를 보상하여 수율 저하, 전류 특성 및 전압 특성을 보상받도록 게이트 폴리의 주변에 형성되는 게이트 폴리용 더미 패턴 형성 방법에 관한 것이다.
통상, 반도체 제조 공정은 게이트 전극을 형성하기 위하여 웨이퍼 상에 도전성 물질을 도포한 후, 포토레지스트 도포 - 노광 - 현상 - 에칭 공정을 반복적으로 진행함으로써 고유한 특성을 갖는 반도체 제품이 생산된다.
특히, 종래 반도체 제조 공정 중 게이트 폴리 패턴을 형성하는 방법은 먼저, 웨이퍼 상에 열산화법 등을 이용하여 게이트 산화막(Gate Oxide layer)을 형성하고, 게이트 산화막 상에 화학기상증착 공정에 의하여 폴리실리콘 박막(Poly-silicon layer)을 형성한다.
이어서, 포토레지스트 도포-노광-현상을 거쳐 포토레지스트 패턴이 형성되도록 한다.
이후, 포토레지스트 패턴이 형성된 웨이퍼를 에칭 챔버 내부에 투입한 후, 특정 플라즈마 식각 가스를 에칭 챔버에서 생성하여 개방된 폴리실리콘 박막을 에칭함으로써, 게이트 폴리 패턴을 형성한다.
이와 같은 공정을 진행하여 게이트 폴리 패턴을 형성하는 공정 중 가장 중요한 불량 요인은 현상 후 검사된 크리티컬 디멘젼인 ADI 크리티컬 디멘젼과 에칭이 수행된 후 검사된 크리티컬 디멘젼인 ACI 크리티컬 디멘젼의 차이에 관련있다.
이와 같은 공정을 진행하여 게이트 폴리 패턴을 형성하는 공정 중 가장 중요한 불량 요인은 현상 후 검사된 크리티컬 디멘젼인 ADI 크리티컬 디멘젼과 에칭이 수행된 후 검사된 크리티컬 디멘젼인 ACI 크리티컬 디멘젼의 차이에 관련있다.
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이처럼 ADI 크리티컬 디멘젼과 ACI 크리티컬 디멘젼의 차이가 발생한 상태에서 트랜지스터가 제작될 경우 전류 특성 저하 및 전압 특성 저하가 발생하여 결국 반도체 칩의 수율이 저하되는 문제점을 갖는다.
이와 같은 ACI 크리티컬 디멘젼 및 ADI 크리티컬 디멘젼의 차이는 도 1에 도시된 바와 같이 패턴과 패턴의 사이 간격과 밀접한 관련이 있다.
즉, 도 1의 그래프에서와 같이 패턴과 패턴 간의 간격(pattern to pattern space)이 650㎚이상일 경우 ADI 크리티컬 디멘젼(10)이 약 0.27㎛에 불과하지만 ACI 크리티컬 디멘젼(20)은 0.3㎛ 가까이 되고 이와 같은 상태에서 제작된 트랜지스터는 전압 특성 저하 및 전류 특성 저하가 발생하게 된다.
따라서, 본 발명의 목적은 ACI 크리티컬 디멘젼 및 ADI 크리티컬 디멘젼의 차이를 극복하여 트랜지스터의 특성 저하 및 수율 저하를 방지함에 있다.
상기 목적을 구현하기 위하여 본 발명에서는, 게이트 폴리로부터 최소 제 1 간격만큼 이격된 곳에 제 2 간격을 벗어나지 않도록 제 1 면적을 갖는 제 1 게이트 폴리 더미 패턴을 형성하는 단계와, 제 1 게이트 폴리 더미 패턴으로부터 제 1 간격만큼 이격된 곳에 제 1 면적보다 큰 제 2 면적을 갖는 제 2 게이트 폴리 더미 패턴을 형성하는 단계를 포함하는 게이트 폴리용 더미 패턴 형성방법이 제공된다.
이하, 게이트 폴리용 더미 패턴 형성 방법을 첨부된 도 2를 참조하여 설명하면 다음과 같다.
먼저, 도 2의 도면부호 110은 액티브 패턴이고, 도면부호 120은 게이트 폴리이며, 도면부호 130은 게이트 폴리 더미 패턴이다.
이때, 상기 게이트 폴리 더미 패턴(130)은 액티브 패턴(110)의 주위에 형성되는데, 상기 게이트 폴리 더미 패턴(130)은 게이트 폴리(120)와 액티브 영역을 더한 영역을 기준으로 2가지 종류가 형성된다.
이때, 2가지 종류의 게이트 폴리 더미 패턴(132,135)을 각각 제 1 게이트 폴리 더미 패턴(132) 및 제 2 게이트 폴리 더미 패턴(135)이라 정의하기로 한다.
먼저, 상기 제 1 게이트 폴리 더미 패턴(132)은 게이트 폴리(120)와 액티브 영역을 더한 영역으로부터 최소 0.5㎛ 이상 이격된 곳으로부터 사방으로 복수개가 형성되며, 상기 제 1 게이트 폴리 더미 패턴(132)이 형성되는 영역은 상기 게이트 폴리(120)와 액티브 영역을 더한 영역으로부터 20㎛ 이내이다.
한편, 인접한 제 1 게이트 폴리 더미 패턴(132) 사이의 간격은 0.4 ~ 0.5㎛ 사이이며, 각각의 제 1 게이트 폴리 더미 패턴(132)은 일실시예로 1×1㎛의 크기를 갖는다.
이와 같이 구성된 제 1 게이트 폴리 더미 패턴(132)의 외곽으로는 제 2 게이트 폴리 더미 패턴(135)이 형성되는데, 이러한 제 2 게이트 폴리 더미 패턴(135)은 제 1 게이트 폴리 더미 패턴(132)과 최소 0.5㎛ 이상 이격 되도록 형성되며, 각각의 제 2 게이트 폴리 더미 패턴(135)은 4×4㎛의 크기 부터 3×3㎛의 크기를 갖도록 한다.
이와 같이 형성된 상기 제 1 게이트 폴리 더미 패턴(132) 및 제 2 게이트 폴리 더미 패턴(135)은 앞서 본 발명의 문제점으로 지적한 ACI 크리티컬 디멘젼 및 ADI 크리티컬 디멘젼의 차이를 크게 감소시킴은 물론, 스텝 커버리지를 크게 향상시키는 역할을 한다. 이를 첨부된 도표를 참조하여 설명하기로 한다.
| A | B | |
| 게이트 폴리에서 20㎛ 이내 | 4×4㎛, 1㎛의 간격 | 1×1㎛, 0.4㎛의 간격 |
| 게이트 폴리에서 20㎛ 이내 | 4×4㎛, 0.4㎛의 크기 | |
| 패턴 밀도 | 29% | 37% |
| 칩 내 ACI CD 범위 | <35㎚ | <20㎚ |
A는 대조구이고 B는 본 발명에 의한 게이트 폴리 더미 패턴의 영향을 시뮬레이션 결과로 이는 게이트 폴리 더미 패턴에 의한 칩 내 ACI 크리티컬 디멘젼 범위를 산출하기 위함이다.
A의 대조구는 게이트 폴리로부터 20㎛ 이내 및 게이트 폴리에서 20㎛ 이상에 게이트 폴리 더미 패턴을 동일하게 4×4㎛의 크기로 지정하고, 게이트 폴리 더미 패턴과 게이트 폴리 더미 패턴의 사이 간격을 1㎛로 하였을 때, 패턴 밀도는 약 29%이고 칩내 ACI 크리티컬 디멘젼은 35㎛ 정도 되었다.
이와 대조되는 본 발명에 의한 B는 게이트 폴리(120)에서 20㎛ 이내에는 제 1 게이트 폴리 더미 패턴(132)을 1×1㎛의 크기로 지정하고, 게이트 폴리(120)에서 20㎛ 이외에는 제 2 게이트 폴리 더미 패턴(135)을 동일하게 4×4㎛의 크기로 지정하며, 제 1 게이트 폴리 더미 패턴(132)과 제 1 게이트 폴리 더미 패턴(132)의 사이 간격을 0.4㎛로 하였을 때, 패턴 밀도는 약 37%이고, 칩 내 ACI 크리티컬 디멘젼은 약 20㎛로 앞서 설명한 대조구 A에 비하여 ACI 크리티컬 디멘젼이 매우 작아짐으로써 박막 트랜지스터의 전류 특성 저하 및 전압 특성 저하를 극복할 수 있음을 알 수 있다.
이와 같은 결론은 게이트 폴리(120)에서 20㎛ 이내에 형성되는 제 1 게이트 폴리 더미 패턴(132)을 매우 조밀하게 함으로써 에칭 중 패턴과 패턴 사이 거리에 따라서 증가되는 ACI 크리티컬 디멘젼을 크게 감소시킬 수 있음을 의미한다.
| C | D | |
| 게이트 폴리에서 20㎛ 이내 | 1×1㎛, 0.5㎛의 간격 | 1×1㎛, 0.4㎛의 간격 |
| 게이트 폴리에서 20㎛ 이내 | 4×4㎛, 0.4㎛의 크기 | |
| 패턴 밀도 | 32% | 38% |
| 웨이퍼내 ACI CD 범위 | 25~30㎚ | 15~20㎚ |
C는 대조구이고 D는 본 발명에 의한 시뮬레이션 결과로 칩을 포함한 웨이퍼 내 ACI 크리티컬 디멘젼 범위를 산출한 것이다.
C의 대조구는 게이트 폴리에서 20㎛ 이내 및 게이트 폴리에서 20㎛ 이상에서 게이트 폴리 더미 패턴을 동일하게 1×1㎛의 크기로 지정하고 게이트 폴리 더미 패턴과 게이트 폴리 더미 패턴의 사이 간격을 0.5㎛로 하였을 때, 패턴 밀도는 약 32%이고 웨이퍼내 ACI 크리티컬 디멘젼은 25~30㎛ 정도 되었다.
이와 대조되는 본 발명에 의한 D는 게이트 폴리(120)에서 20㎛ 이내에는 제 1 게이트 폴리 더미 패턴(132)을 동일하게 1×1㎛의 크기로 지정하고 게이트 폴리(120)에서 20㎛ 이외에는 제 2 게이트 폴리 더미 패턴(135)을 4×4㎛의 크기로 지정하고 제 1 게이트 폴리 더미 패턴(132)과 제 1 게이트 폴리 더미 패턴(132)의 사이 간격을 모두 0.4㎛로 하였을 때, 패턴 밀도는 약 38%이고, 웨이퍼 내 ACI 크리티컬 디멘젼은 약 15~20㎛로 앞서 설명한 대조구 C에 비하여 웨이퍼내 ACI 크리티컬 디멘젼이 매우 작아짐으로써 박막 트랜지스터의 전류 특성 저하 및 전압 특성 저하를 극복할 수 있음을 알 수 있다.
이와 같은 결론은 게이트 폴리(120)에서 20㎛ 이내에 형성되는 제 1 게이트 폴리 더미 패턴(132)을 매우 조밀하게 함은 물론 칩 내 패턴 밀도를 40%에 근접되 게 할수록 에칭 중 패턴과 패턴 사이 거리에 따라서 증가되는 전체 웨이퍼의 ACI 크리티컬 디멘젼을 크게 감소시킬 수 있음을 의미한다.
따라서, 제 1 및 제 2 게이트 폴리 더미 패턴의 사이즈는 아래의 식(1)을 만족하는 범위 내에서 그 증·감이 가능하게 된다.
"게이트 폴리 패턴 밀도"+"제 1, 제 2 게이트 폴리 더미 패턴 밀도"
=40% 패턴(게이트 폴리 패턴과 제 1 및 제 2 게이트 폴리 더미 패턴을 합한 패턴) 밀도 -----------------식(1)
즉, 칩 내의 게이트 폴리 패턴 밀도가 30%이면 여기에 2 종류의 게이트 더미 패턴(제 1 게이트 폴리 더미 패턴과 제 2 게이트 폴리 더미 패턴)을 더한 밀도가 40%가 되도록 사이즈를 조절하면 되는 것이다.
이상에서 상세하게 설명한 바에 의하면, 게이트 폴리의 주위에 2 종류의 게이트 폴리 더미 패턴을 조밀하게 형성함으로써 ACI 크리티컬 디멘젼과 ADI 크리티컬 디멘젼이 최소화된 게이트 폴리를 형성할 수 있다.
Claims (3)
- 게이트 폴리로부터 최소 제 1 간격만큼 이격된 곳에 제 2 간격을 벗어나지 않도록 제 1 면적을 갖는 제 1 게이트 폴리 더미 패턴을 형성하는 단계와;상기 제 1 게이트 폴리 더미 패턴으로부터 상기 제 1 간격만큼 이격된 곳에 상기 제 1 면적보다 큰 제 2 면적을 갖는 제 2 게이트 폴리 더미 패턴을 형성하는 단계를 포함하는 게이트 폴리용 더미 패턴 형성 방법.
- 제 1 항에 있어서, 상기 제 1 간격은 0.5㎛ 이하이고, 상기 제 2 간격은 20㎛이며, 상기 제 1 게이트 폴리 더미 패턴은 1 ×1㎛ 이하의 상기 제 1 면적을 갖고, 상기 제 2 게이트 폴리 더미 패턴은 4 ×4㎛ 이상의 상기 제 2 면적을 갖는 것을 특징으로 하는 게이트 폴리용 더미 패턴 형성 방법.
- 제 1 항에 있어서, 상기 제 1, 제 2 게이트 폴리 더미 패턴의 사이즈는 아래식을 만족하는 범위 내에서 그 증·감이 가능한 것을 특징으로 하는 게이트 폴리용 더미 패턴 형성방법."게이트 폴리 패턴 밀도"+"제 1, 제 2 게이트 폴리 더미 패턴 밀도"= 40% 패턴(게이트 폴리 패턴과 제 1 및 제 2 게이트 폴리 더미 패턴을 합한 패턴) 밀도
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