KR970077332A - 반도체소자의 절연막 평탄화 방법 - Google Patents

반도체소자의 절연막 평탄화 방법 Download PDF

Info

Publication number
KR970077332A
KR970077332A KR1019960019017A KR19960019017A KR970077332A KR 970077332 A KR970077332 A KR 970077332A KR 1019960019017 A KR1019960019017 A KR 1019960019017A KR 19960019017 A KR19960019017 A KR 19960019017A KR 970077332 A KR970077332 A KR 970077332A
Authority
KR
South Korea
Prior art keywords
film
deposited
thickness
teos usg
silicon rich
Prior art date
Application number
KR1019960019017A
Other languages
English (en)
Other versions
KR100197662B1 (ko
Inventor
최기식
이승무
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019960019017A priority Critical patent/KR100197662B1/ko
Publication of KR970077332A publication Critical patent/KR970077332A/ko
Application granted granted Critical
Publication of KR100197662B1 publication Critical patent/KR100197662B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819Smoothing of the dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 반도체소자의 금속 배선간의 절연막이 평탄화 방법에 관한 것으로, 하부의 금속 배선을 형성하고, 그 상부에 실리콘 리치산화막을 얇은 두께로 증착하고, CF4또는 C2F6플라즈마 처리를 한 다음, 상기 금속 배선이 없는 지역의 실리콘 산화막 상부에서 금속 배선 상부에 있는 실리콘 리치 산화막 상부보다 빠르게 증착되는 O3-TEOS-O3TEOS USG막을 두껍게 증착하고 케미칼 메카니칼 폴리싱으로 평탄화 공정을 진행하는 기술이다.

Description

반도체소자의 절연막 평탄화 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명에 의해 금속 배선 상부에 절연막을 형성하고, 절연막의 일정 두께를 케미칼 메카니칼 폴리싱 공정으로 평탄화 작업을 실시한 단면도.

Claims (11)

  1. 하부 절연막 상부에 일정 간격 이격된 금속 배선을 형성하는 단계와, 전체적으로 실리콘리치 산화막을 얇은 두께로 증착하고, CF4또는 C2F6플라즈마 처리를 하는 단계와, 상기 금속 배선이 없는 지역의 실리콘 리치 산화막 상부에서 금속 배선 상부에 있는 실리콘 리치 산화막 상부보다 빠르게 증착되며, 넓은 금속 배선의 가장자리 부위가 더 빠르게 증착되는 O3-TEOS USG막을 두껍게 증착하는 단계와, 상기 O3TEOS USG막의 일정 두께를 CMP공정으로 제거하여 상부 표면이 평탄한 O3TEOS USG막을 형성하는 단계를 포함하는 반도체소자의 절연막 평탄화 방법.
  2. 제1항에 있어서, 상기 실리콘 리치 산화막은 700-1500Å의 두께로 증착하는 것을 특징으로 하는 반도체소자의 절연막 평탄화 방법.
  3. 제1항에 있어서, 상기 플라즈마 처리 조건은 주파수가 13.56MHz, 전력 : 1-3KW, 온도는 300-500℃, 압력은 1-3Torr, 시간은 1-5분인 것을 특징으로 하는 반도체소자의 절연막 평탄화 방법.
  4. 제1항에 있어서, 상기 O3TEOS USG막은 6000-15000Å의 두께로 증착하는 것을 특징으로 하는 반도체소자의 절연막 평탄화 방법.
  5. 제1항에 있어서, 상기 CMP 공정의 조건은 연마헤드 압력 5-10psi, 연마 테이블 회전수 20-80rpm, 헤드 회전수는 20-80rpm, 슬러리 투입량 150-250ml/min, 공정 시간 20-60초인 것을 특징으로 하는 반도체소자의 절연막 평탄화 방법.
  6. 하부 절연막 상부에 일정 간격 이격된 금속 배선을 형성하는 단계와, 전체적으로 실리콘 리치 산화막을 얇은 두께로 증착하고, CF4또는 C2F6플라즈마 처리를 하는 단계와, 상기 금속 배선이 없는 지역의 실리콘 리치 산화막 상부에서 금속 배선 상부에 있는 실리콘 리치 산화막 상부보다 빠르게 증착되며 넓은 금속 배선의 가장자리 부위가 더 빠르게 증착되는 O3-TEOS USG막을 두껍게 증착하는 단계와, O3TEOS USG막의 일정 두께를 CMP공정으로 제거하여 상부 표면이 평탄한 O3TEOS USG막을 형성하는 단계와, 상기 O3TEOS USG막 상부에 PE-CVD 산화막을 증착하는 것을 특징으로 하는 반도체소자의 절연막 평탄화 방법.
  7. 제1항에 있어서, 상기 PE-CVD 산화막은 1000-3000Å의 두께로 증착하는 것을 특징으로 하는 반도체소자의 절연막 평탄화 방법.
  8. 제6항에 있어서, 상기 실리콘 리치 산화막은 700-1500Å의 두께로 증착하는 것을 특징으로 하는 반도체소자의 절연막 평탄화 방법.
  9. 제6항에 있어서, 상기 플라즈마 처리 조건을 주파수가 13.56MHz, 전력 : 1-3KW, 온도는 300-500℃, 압력은 1-3Torr, 시간은 1-5분인 것을 특징으로 하는 반도체소자의 절연막 평탄화 방법.
  10. 제6항에 있어서, 상기 O3TEOS USG막은 6000-15000Å의 두께로 증착하는 것을 특징으로 하는 반도체소자의 절연막 평탄화 방법.
  11. 제6항에 있어서, 상기 CMP 공정의 조건은 연마헤드 압력 5-10psi, 연마 테이블 회전수 20-80rpm, 헤드 회전수는 20-80rpm, 슬러리 투입양 150-250ml/min, 공정 시간 20-60초인 것을 특징으로 하는 반도체소자의 절연막 평탄화 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960019017A 1996-05-31 1996-05-31 반도체 소자의 절연막 평탄화방법 KR100197662B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960019017A KR100197662B1 (ko) 1996-05-31 1996-05-31 반도체 소자의 절연막 평탄화방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960019017A KR100197662B1 (ko) 1996-05-31 1996-05-31 반도체 소자의 절연막 평탄화방법

Publications (2)

Publication Number Publication Date
KR970077332A true KR970077332A (ko) 1997-12-12
KR100197662B1 KR100197662B1 (ko) 1999-06-15

Family

ID=19460331

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960019017A KR100197662B1 (ko) 1996-05-31 1996-05-31 반도체 소자의 절연막 평탄화방법

Country Status (1)

Country Link
KR (1) KR100197662B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100224706B1 (ko) * 1996-07-25 1999-10-15 윤종용 반도체 소자의 층간 절연층 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100224706B1 (ko) * 1996-07-25 1999-10-15 윤종용 반도체 소자의 층간 절연층 형성방법

Also Published As

Publication number Publication date
KR100197662B1 (ko) 1999-06-15

Similar Documents

Publication Publication Date Title
US5624868A (en) Techniques for improving adhesion of silicon dioxide to titanium
US5665635A (en) Method for forming field oxide film in semiconductor device
KR940022682A (ko) 절연막의 평탄화 방법
JPH07230940A (ja) 直接ウェハ結合構造および方法
KR960019591A (ko) 반도체 소자 및 이의 형성 방법
KR20050114035A (ko) 커패시터 상부에 유동성 절연막을 갖는 반도체소자 및 그제조 방법
US6319847B1 (en) Semiconductor device using a thermal treatment of the device in a pressurized steam ambient as a planarization technique
TWI228958B (en) Method for capping over a copper layer
TW200515534A (en) Improved chemical planarization performance for copper/low-k interconnect structures
KR970072315A (ko) 반도체소자의 다층배선 형성방법
JP3827056B2 (ja) 層間絶縁膜の形成方法及び半導体装置
US20050067702A1 (en) Plasma surface modification and passivation of organo-silicate glass films for improved hardmask adhesion and optimal RIE processing
JPH05198572A (ja) 半導体ウエハーをパッシベーション化する方法
US5930677A (en) Method for reducing microloading in an etchback of spin-on-glass or polymer
KR970052338A (ko) 반도체 소자의 제조방법
US6967158B2 (en) Method for forming a low-k dielectric structure on a substrate
KR970077332A (ko) 반도체소자의 절연막 평탄화 방법
US5885894A (en) Method of planarizing an inter-layer dielectric layer
US20050064699A1 (en) Method of manufacturing semiconductor device
JP2000223485A (ja) 複合絶縁膜の製造方法及びこれを用いた半導体装置の製造方法
JPH05291415A (ja) 半導体装置の製造方法
US6753607B1 (en) Structure for improving interlevel conductor connections
JP3102214B2 (ja) 半導体装置の製造方法
JP2005117026A (ja) 半導体装置の製造方法
KR100596430B1 (ko) 반도체소자의 층간절연막의 화학적 기계적 연마방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20061211

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee