JP2005117026A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 ＣＭＰのスループットを下げず、低誘電率膜の比誘電率ｋを増加することなく、ＣＭＰによる低誘電率膜の剥離を防ぐことができる半導体装置の製造方法を得る。
【解決手段】 まず、半導体基板上に第１のＣＶＤ絶縁膜を堆積する。次に、第１のＣＶＤ絶縁膜上に、ビア層絶縁膜と配線層絶縁膜の何れか一方を形成するために低誘電率膜を２回以上に分割して塗布し、各塗布の直後に熱処理を行う。そして、低誘電率膜上に第２のＣＶＤ絶縁膜を堆積する。次に、第２のＣＶＤ絶縁膜及び低誘電率膜に溝部を形成する。そして、全面に金属膜を堆積して溝部を埋め込む。次に、第２のＣＶＤ絶縁膜上の金属膜を化学的機械研磨で除去する。
【選択図】 図２

Description

本発明は、半導体基板上の低誘電率膜にＣｕ等の埋め込み配線を形成する半導体装置の製造方法に関するものである。

近年、半導体集積回路（以下ＬＳＩと記す）の高集積化、高性能化に伴って新たな微細加工技術が開発されている。化学的機械研磨（以下ＣＭＰと記す）もその１つであり、ＬＳＩ製造工程、特に多層配線形成工程における層間絶縁膜の平坦化、金属プラグ形成、埋め込み配線形成において頻繁に利用される（例えば、特許文献１参照）。

最近は、ＬＳＩを高速性能化するため、配線材料を従来のＡｌ合金から低抵抗のＣｕ又はＣｕ合金（以下、ＣｕとＣｕ合金を総称してＣｕと記す）に代える動きが進んでいる。しかし、ＣｕにはＡｌ合金配線の形成で頻繁に用いられたドライエッチング法による微細加工が困難である。そこで、溝部が形成された絶縁膜上にＣｕ膜を堆積し、溝部内に埋め込まれた部分以外のＣｕ膜をＣＭＰにより除去して埋め込み配線を形成する、いわゆるダマシン法が主に採用されている。

また、配線間の寄生容量を低減するため、層間絶縁膜として比誘電率ｋが約４．２のＳｉＯ_２膜に代えてｋが３．５以下の低誘電率膜（Ｌｏｗ−ｋ膜）を用いたＬＳＩが実用化されつつある。また、ｋが２．５以下の低誘電率材料の開発も進められており、これらは材料中に空孔（ポア）が入ったポーラス材料となっているものが多い。このような低誘電率膜又はポーラス低誘電率膜とＣｕ配線を組み合わせた従来の半導体装置を図１１に示す。そして、その製造方法を以下に説明する。

まず、半導体基板１上にＳｉＣ膜からなる下地絶縁膜２をＣＶＤ法で形成する。次に、その上に低誘電率膜３を成膜する。そして、その上にキャップ絶縁膜４をＣＶＤ法で形成する。そして、フォトリソグラフィ及びドライエッチングにより、キャップ絶縁膜４及び低誘電率膜３をパターニングして溝部に形成する。次に、全面にバリアメタル膜５及びＣｕ膜６を形成して溝部を埋め込む。最後に、キャップ絶縁膜４上のＣｕ膜６及びバリアメタル膜５をＣＭＰで除去することにより、溝部内に埋め込み配線を形成する。なお、多層配線を形成する場合はこのプロセスを繰り返して積層していく。

ところが、低誘電率膜３の機械的強度がＳｉＯ_２膜と比べて弱いため、ＣＭＰの研磨荷重によって構造的な破壊が起こり、キャップ絶縁膜４と低誘電率膜３の界面や、低誘電率膜３と下地絶縁膜２の界面で剥離が発生するという問題があった。この剥離は弾性率や硬度が低い低誘電率材料を用いた場合、及び、キャップ絶縁膜と低誘電率膜の接着強度が低い材料を用いた場合に顕著である。特に低誘電率膜の弾性率が５ＧＰａ以下になると剥離が発生し易いことが報告されている（例えば、非特許文献２参照）。これに対し、従来はＣＭＰの研磨荷重を下げたり、弾性率や硬度が高い低誘電率膜を用いたりして対処していた。

米国特許Ｎｏ．４９４４８３６ Simon Lin et al., "Low-k Dielectric Characterization for Damascene Integration"，2001 IEEE, International Interconnect Technology Conference 2001, pp.146-148

しかし、従来のように研磨荷重を下げると、研磨速度が低下してＣＭＰのスループットが下がるという問題があった。また、弾性率や硬度が高い低誘電率材料を用いると、比誘電率ｋが増加するという問題があった。

本発明は、上述のような課題を解決するためになされたもので、その目的は、ＣＭＰのスループットを下げず、低誘電率膜の比誘電率ｋを増加することなく、ＣＭＰによる低誘電率膜の剥離を防ぐことができる半導体装置の製造方法を得るものである。

本発明に係る半導体装置の製造方法は、まず、半導体基板上に第１のＣＶＤ絶縁膜を堆積する。次に、第１のＣＶＤ絶縁膜上に、ビア層絶縁膜と配線層絶縁膜の何れか一方を形成するために低誘電率膜を２回以上に分割して塗布し、各塗布の直後に熱処理を行う。そして、低誘電率膜上に第２のＣＶＤ絶縁膜を堆積する。次に、第２のＣＶＤ絶縁膜及び低誘電率膜に溝部を形成する。そして、全面に金属膜を堆積して溝部を埋め込む。次に、第２のＣＶＤ絶縁膜上の金属膜を化学的機械研磨で除去する。本発明のその他の特徴は以下に明らかにする。

本発明により、ＣＭＰのスループットを下げず、低誘電率膜の比誘電率ｋを増加することなく、ＣＭＰによる低誘電率膜の剥離を防ぐことができる。

実施の形態１．
本実施の形態に係る半導体装置の製造方法について図１及び図２を参照しながら説明する。まず、図１（ａ）に示すように、直径３００ｍｍのシリコンウェハからなる半導体基板１１上に、下地絶縁膜として、膜厚５０ｎｍのＳｉＣ膜からなる第１のＣＶＤ絶縁膜１２をＣＶＤ法により形成する。ここで、第１のＣＶＤ絶縁膜１２として、ＳｉＯ_２膜、ＳｉＣＮ膜，ＳｉＣＯ膜，ＳｉＮ膜等を用いることもできる。また、第１のＣＶＤ絶縁膜１２の膜厚は３０ｎｍ〜１００ｎｍが望ましい。特に、３０ｎｍ〜７０ｎｍとするのが実効的な比誘電率を低減する上で望ましい。なお、半導体基板１１には不純物ドープ層が形成されていてもよい。

次に、第１のＣＶＤ絶縁膜１２の上に、膜厚２５０ｎｍのＭＳＱ（メチルシルセスキオキサン樹脂：Methyl Silsesquioxane）からなる第１の低誘電率膜１３をスピン塗布法で塗布する。ここで、スピナーの回転数を９００ｒｐｍとする。そして、塗布直後にウェハ外周にＮ−メチル−２−ピロリジノン（ＣＨ_３ＮＣ_４Ｈ_６Ｏ）を滴下してウェハエッジ部分の第１の低誘電率膜１３をウェハエッジから５ｍｍの幅で除去する（図示せず）。次に、ウェハをホットプレートに載せ、第１の熱処理として、窒素雰囲気中１５０℃で７５秒間ベークを行い、さらに２５０℃で７５秒間ベークを行った後、ホットプレート上で窒素雰囲気中４５０℃の温度で１０分間のキュアを行う。

次に、図１（ｂ）に示すように、第１の低誘電率膜１３の上に、膜厚２５０ｎｍのＭＳＱからなる第２の低誘電率膜１４を同様にスピン塗布法で塗布する。この第２の低誘電率膜１４も第１の低誘電率膜１３と同様にして、ウェハエッジから５ｍｍの幅で除去する（図示せず）。その直後、第２の熱処理として、同様にベーク及びキュアを行う。ここで、第１の低誘電率膜１３と第２の低誘電率膜１４は、同一の薬品を用いて形成し、何れも密度を０．７ｇ／ｃｍ^３とする。また、組成比は、シリコン３０％、酸素５３％、炭素１７％とする。ただし、シリコン２０％〜４０％、酸素４０％〜６０％、炭素１０％〜３０％とすることが望ましい。

なお、第１の低誘電率膜１３及び第２の低誘電率膜１４として、ＨＳＱ（水素シルセスキオキサン樹脂：Hydrogen Silsesquioxane）、ＣＶＤにより形成したＳｉＯＣ又は塗布により形成したポリマーを用いてもよい。

次に、ＣＶＤ装置内でヘリウムプラズマ照射を行って、第２の低誘電率膜１４の表面を改質する。これは第２の低誘電率膜１４とその上に堆積させる膜との接着性を改善するためである。ここで、ガス流量を１０００ｓｃｃｍ、ガス圧力を１０００Ｐａ、高周波パワーを５００Ｗ、低周波パワーを４００Ｗ、温度を４００℃、時間を１５秒とする。また、プラズマガスとして、Ｈｅガス以外に、ＮＨ_３，Ｎ_２Ｏ，Ｈ_２，Ｏ_２，ＳｉＨ_４，Ａｒ，Ｎ_２等を用いることができる。ただし、ヘリウムプラズマは低誘電率膜へのダメージが少ないために特に有効である。また、これらのガスを混合したものを用いても良い。例えば、Ｈｅガスを他のガスと混合して用いると効果的である。

次に、図１（ｃ）に示すように、第２の低誘電率膜１４上に、キャップ絶縁膜として、膜厚５０ｎｍの第２のＣＶＤ絶縁膜１５をＣＶＤ法で堆積させる。ここで、第２のＣＶＤ絶縁膜１５として、ＳｉＯ_２膜，ＳｉＣ膜，ＳｉＣＮ膜，ＳｉＣＯ膜，ＳｉＮ膜のいずれか、又はこれらの積層膜を用いることができる。また、第２のＣＶＤ絶縁膜１５の膜厚は３０ｎｍ〜２００ｎｍが望ましい。特に、４０ｎｍ〜１２０ｎｍとするのが実効的な比誘電率を低減する上で望ましい。

次に、フォトリソグラフィ及びドライエッチングにより、第２のＣＶＤ絶縁膜１５、第２の低誘電率膜１４及び第１の低誘電率膜１３をパターニングして、ダマシン配線を形成するための溝部１６を形成する。

次に、図１（ｄ）に示すように、スパッタリング装置内で、膜厚１０ｎｍのＴａＮ膜、膜厚１５ｎｍのＴａ膜、膜厚７５ｎｍのシードＣｕ膜からなるバリアメタル膜１７を堆積する。このバリアメタル膜１７としてＴａ，ＴａＮ，ＴｉＮ，Ｔｉ，ＷＮ，ＷＳｉＮ等を用いることができる。特に、ＴａとＴａＮが望ましく、その中でもＴａとＴａＮの積層膜がより望ましい。そして、全面に、膜厚８００ｎｍのＣｕ膜からなる金属膜１８を電解メッキ法で堆積させて、溝部１６を埋め込む。そして、ウェハエッジ部分の金属膜１８を除去する（図示せず）。ただし、除去幅を低誘電率膜の除去幅より２ｍｍ少なくする。その後、アニール処理を２５０℃で３０分間行う。

最後に、第２のＣＶＤ絶縁膜１５上の金属膜１８及びバリアメタル膜１７をＣＭＰで除去する。ここで、ＣＭＰ装置として、オービタル方式を採用しているノベラスシステムズ社のＭｏｍｅｎｔｕｍ３００を用いる。また、ＣＭＰ荷重は１．５ｐｓｉ、オービタル回転数は６００ｒｐｍ、ヘッド回転数は２４ｒｐｍ、スラリ供給速度は３００ｃｃ／分、研磨パッドは発泡ポリウレタン製の単層パッド（ロデール社のＩＣｌ０００）とする。そして、ＣＭＰスラリとして、Ｃｕ用に砥粒フリースラリ（日立化成工業製のＨＳ−Ｃ４３０−ＴＵ）、ＴａＮ用に砥粒スラリ（日立化成工業製のＨＳ−Ｔ６０５）を用いる。また、この研磨の際に第２のＣＶＤ絶縁膜１５の一部又は全てがＣＭＰで除去されても良い。以上の工程により図２に示す半導体装置が製造される。

次に、ＣＭＰによる低誘電率膜の剥離実験について説明する。図３は、ＣＭＰによる研磨時間とウェハ面内での低誘電率膜の剥離率の測定結果を示す図である。５００ｎｍの低誘電率膜を１回で形成し、ベーク及びキュアも１回だけ行う従来の半導体装置（図１１に対応）と、５００ｎｍの低誘電率膜を２５０ｎｍずつ２回に分けて形成し、それぞれにベーク及びキュアを行う本実施の形態１に係る半導体装置（図２に対応）について測定している。双方とも研磨時間とともに剥離面積が増加するが、実施の形態１に係る半導体装置では、従来の半導体装置に比べて剥離耐性の大幅な改善が見られる。

また、従来の半導体装置を上述のＣＭＰ条件で３分間ＣＭＰで研磨したところ、ウェハ内の多数の部分で低誘電率膜の剥離が見られた。そこで剥離の界面を透過電子顕微鏡（Transmission Electron Microscope: TEM）で分析すると、キャップ絶縁膜と低誘電率膜との界面から低誘電率膜側に１０ｎｍ〜３０ｎｍだけ離れた部分で構造的破壊、すなわち凝集剥離が発生していた。これは、低誘電率膜中の空孔（ポア）がキャップ絶縁膜との界面付近に移動するためである。

一方、本実施の形態１に係る半導体装置を同様に３分間ＣＭＰで研磨したが、剥離は全く見られなかった。このように、同一の薬品から塗布・成膜される低誘電率膜であっても、低誘電率膜を２回以上に分割して積層塗布し、かつベークとキュアも分割して行うことで、ポーラス低誘電率膜中の空孔がキャップ絶縁膜との界面付近に移動するのを防止することができ、剥離耐性を向上することができる。

ここで、基板上に塗布した低誘電率膜をフーリエ変換赤外分光光度計（FTIR (Fourier Transform Infrared) Spectroscopy）で測定したスペクトルを図４に示す。図４から、塗布後では水分のピークがあるが、２５０℃又は４５０℃で熱処理した後には水分のピークが無いことが分かる。また、熱処理温度に対する低誘電率膜の水分のピーク（３３００ｃｍ^−１）の強度の測定結果を図５に示す。ただし、塗布直後の室温で測定した強度を１００としている。図５から、熱処理温度を１００℃以上にすると低誘電率膜から効率的に水分を蒸発できることが分かる。また、低誘電率膜の耐熱性から、熱処理温度は５００℃以下にする必要がある。従って、第１の熱処理及び第２の熱処理において、熱処理温度を１００℃以上５００℃以下とすることが好ましい。また、この場合、熱処理時間を１分間以上３時間以下とすることが好ましい。

また、熱処理温度に対する低誘電率膜の弾性率（Modulus）の測定結果を図６に示す。図６から、熱処理温度を３００℃以上にすると低誘電率膜の弾性率を向上させ、接着性を改善できることが分かる。従って、第１の熱処理及び第２の熱処理において、熱処理温度を３００℃以上５００℃以下とすることが好ましい。また、この場合、熱処理時間を１分間以上３時間以下とすることが好ましい。

また、熱処理温度に対する低誘電率膜の比誘電率の測定結果を図７に示す。図７から、熱処理温度を３５０℃以上にすると比誘電率を低減できることが分かる。従って、第１の熱処理及び第２の熱処理において、熱処理温度を３５０℃以上５００℃以下とすることが好ましい。また、この場合、熱処理時間を３分間以上３時間以下とすることが好ましい。

以上、低誘電率膜を２回に分割して塗布する場合について説明した。しかし、これに限らず、低誘電率膜を２回以上に分割して塗布し、各塗布の直後に熱処理を行ってもよい。これにより、ＣＭＰのスループットを下げず、低誘電率膜の比誘電率ｋを増加することなく、ＣＭＰによるＣＶＤ絶縁膜と低誘電率膜の界面での剥離を防ぐことができる。ただし、半導体装置の製造のスループットをあまり下げないようにするため、低誘電率膜を２〜３回に分割して塗布するのが好ましい。

また、実施の形態１は、配線層絶縁膜を形成する場合に限らず、ビア層絶縁膜を形成する場合に適用することができる。即ち、実施の形態１は、ビア層絶縁膜と配線層絶縁膜の何れか一方を形成する場合に適用することができる。

本発明を用いて製造したデュアルダマシン構造を図８に示す。半導体基板１１に形成された下層配線２０に、バリアメタル膜２１を介してビア２２と上層配線２３が接続されている。そして、ビア２２に対するビア層絶縁膜として、ＣＶＤ絶縁膜２４、低誘電率膜２５，２６、ＣＶＤ絶縁膜２７が形成されている。また、上層配線２３に対する配線層絶縁膜として、低誘電率膜２８，２９、ＣＶＤ絶縁膜３０が形成されている。このように、ビア層絶縁膜を形成する場合と配線層絶縁膜を形成する場合のそれぞれにおいて、低誘電率膜を２回以上に分割して塗布し、各塗布の直後に熱処理を行う。即ち、ビア層絶縁膜の形成と配線層絶縁膜の形成のそれぞれについて本発明を適用することができる。なお、ビア層絶縁膜を形成する場合には本発明を適用せず、配線層間絶縁を形成する場合のみ本発明を適用してもよい。

実施の形態２．
本発明の実施の形態２に係る半導体装置の製造方法について図９を参照しながら説明する。図２と同様の構成要素には同じ番号を付す。

まず、直径３００ｍｍのシリコンウェハからなる半導体基板１１上に、下地絶縁膜として、膜厚５０ｎｍのＳｉＣ膜からなる第１のＣＶＤ絶縁膜１２をＣＶＤ法により形成する。ここで、第１のＣＶＤ絶縁膜１２として、ＳｉＯ_２膜、ＳｉＣＮ膜，ＳｉＣＯ膜，ＳｉＮ膜等を用いることもできる。また、第１のＣＶＤ絶縁膜１２の膜厚は３０ｎｍ〜１００ｎｍが望ましい。特に、３０ｎｍ〜７０ｎｍとするのが実効的な比誘電率を低減する上で望ましい。なお、半導体基板１１には不純物ドープ層が形成されていてもよい。

次に、第１のＣＶＤ絶縁膜１２の上に膜厚２５０ｎｍ、密度０．７ｇ／ｃｍ^３のＭＳＱからなる第１の低誘電率膜３１をスピン塗布法で塗布する。ここで、第１の低誘電率膜３１の膜厚は１００ｎｍ〜５００ｎｍとすることが望ましい。また、スピナーの回転数を９００ｒｐｍとする。そして、塗布直後にウェハ外周にＮ−メチル−２−ピロリジノンを滴下してウェハエッジ部分の第１の低誘電率膜３１をウェハエッジから５ｍｍの幅で除去する（図示せず）。次に、ウェハをホットプレートに載せ、第１の熱処理として、窒素雰囲気中１５０℃で７５秒間ベークを行い、さらに２５０℃で７５秒間ベークを行った後、ホットプレート上で窒素雰囲気中４５０℃の温度で１０分間のキュアを行う。

次に、第１の低誘電率膜３１の上に、膜厚５０ｎｍ、密度１．７ｇ／ｃｍ^３のＭＳＱからなる第２の低誘電率膜３２を同様にスピン塗布法で塗布する。この第２の低誘電率膜３２も第１の低誘電率膜３１と同様にして、ウェハエッジから５ｍｍの幅で除去する（図示せず）。そして、この直後に、第２の熱処理として、同様にベーク及びキュアを行う。ここで、第１の低誘電率膜３１の組成比と第２の低誘電率膜３２の組成比はほぼ同じで、シリコン２０％〜４０％、酸素４０％〜６０％、炭素１０％〜３０％である。そして、第２の低誘電率膜３２の厚さは１ｎｍ〜２００ｎｍとするのが望ましい。１ｎｍより薄いと剥離防止の効果が低くなり、２００ｎｍを超えると実効的な比誘電率が高くなるからである。ただし、第２の低誘電率膜３２の厚さは１ｎｍ〜５０ｎｍであることが更に望ましく、１ｎｍ〜２０ｎｍであることが最も望ましい。また、第２の低誘電率膜３２の厚さは第１の低誘電率膜３１の厚さよりも薄いことが望ましい。第２の低誘電率膜３２の厚さが第１の低誘電率膜３１の厚さよりも厚いと実効的な比誘電率が増加するからである。

なお、第１の低誘電率膜３１及び第２の低誘電率膜３２として、ＨＳＱ、ＣＶＤにより形成したＳｉＯＣ又は塗布により形成したポリマーを用いてもよい。

次に、ＣＶＤ装置内でヘリウムプラズマ照射を行って、第２の低誘電率膜３２の表面を改質する。これは第２の低誘電率膜３２とその上に堆積させる膜との接着性を改善するためである。ここで、ガス流量を１０００ｓｃｃｍ、ガス圧力を１０００Ｐａ、高周波パワーを５００Ｗ、低周波パワーを４００Ｗ、温度を４００℃、時間を１５秒とする。また、プラズマガスとして、Ｈｅガス以外に、ＮＨ_３，Ｎ_２Ｏ，Ｈ_２，Ｏ_２，ＳｉＨ_４，Ａｒ，Ｎ_２等を用いることができる。ただし、ヘリウムプラズマは低誘電率膜へのダメージが少ないために特に有効である。また、これらのガスを混合したものを用いても良い。例えば、Ｈｅガスを他のガスと混合して用いると効果的である。

次に、第２の低誘電率膜３２上に、キャップ絶縁膜として、膜厚５０ｎｍの第２のＣＶＤ絶縁膜１５をＣＶＤ法で堆積させる。ここで、第２のＣＶＤ絶縁膜１５として、ＳｉＯ_２膜，ＳｉＣ膜，ＳｉＣＮ膜，ＳｉＣＯ膜，ＳｉＮ膜のいずれか、又はこれらの積層膜を用いることができる。また、第２のＣＶＤ絶縁膜１５の膜厚は３０ｎｍ〜２００ｎｍが望ましい。特に、４０ｎｍ〜１２０ｎｍとするのが実効的な比誘電率を低減する上で望ましい。

次に、フォトリソグラフィ及びドライエッチングにより、第２のＣＶＤ絶縁膜１５、第２の低誘電率膜３２及び第１の低誘電率膜３１をパターニングして、ダマシン配線を形成するための溝部を形成する。そして、スパッタリング装置内で、膜厚１０ｎｍのＴａＮ膜、膜厚１５ｎｍのＴａ膜、膜厚７５ｎｍのシードＣｕ膜からなるバリアメタル膜１７を堆積する。このバリアメタル膜１７としてＴａ，ＴａＮ，ＴｉＮ，Ｔｉ，ＷＮ，ＷＳｉＮ等を用いることができる。特に、ＴａとＴａＮが望ましく、その中でもＴａとＴａＮの積層膜がより望ましい。そして、全面に、膜厚５００ｎｍのＣｕ膜からなる金属膜１８を電解メッキ法で堆積させて、溝部を埋め込む。その後、アニール処理を２５０℃で３０分間行う。そして、ウェハエッジ部分の金属膜１８を除去する（図示せず）。ただし、除去幅を低誘電率膜の除去幅より２ｍｍ少なくする。

最後に、第２のＣＶＤ絶縁膜１５上の金属膜１８及びバリアメタル膜１７をＣＭＰで除去する。ここで、ＣＭＰ装置として、オービタル方式を採用しているノベラスシステムズ社のＭｏｍｅｎｔｕｍ３００を用いる。また、ＣＭＰ荷重は１．５ｐｓｉ、オービタル回転数は６００ｒｐｍ、ヘッド回転数は２４ｒｐｍ、スラリ供給速度は３００ｃｃ／分、研磨パッドは発泡ポリウレタン製の単層パッド（ロデール社のＩＣｌ０００）とする。そして、ＣＭＰスラリとして、Ｃｕ用に砥粒フリースラリ（日立化成工業製のＨＳ−Ｃ４３０−ＴＵ）、ＴａＮ用に砥粒スラリ（日立化成工業製のＨＳ−Ｔ６０５）を用いる。また、この研磨の際に第２のＣＶＤ絶縁膜１５の一部又は全てがＣＭＰで除去されても良い。以上の工程により図９に示す半導体装置が形成される。

次に、ＣＭＰによる低誘電率膜の剥離実験について説明する。まず、第２の低誘電率膜３２を有していない従来の半導体装置（図１１に対応）を上記のＣＭＰ条件で３分間ＣＭＰで研磨したところ、ウェハ面積の半分で低誘電率膜の剥離が見られた。そこで剥離の界面を透過電子顕微鏡（Transmission Electron Microscope: TEM）で分析すると、キャップ絶縁膜と低誘電率膜との界面から低誘電率膜側に１０ｎｍ〜３０ｎｍだけ離れた部分で構造的破壊、すなわち凝集剥離が発生していた。

一方、第２の低誘電率膜３２を有する本実施の形態に係る半導体装置（図９に対応）を同様に３分間ＣＭＰで研磨したが、剥離は全く見られなかった。これは、第２のＣＶＤ絶縁膜１５と第１の低誘電率膜３１の間に、第１の低誘電率膜３１よりも機械的強度が強い第２の低誘電率膜３２を設けたことで、剥離が発生し易い部分の剥離耐性が向上したためである。

このように剥離耐性を向上し、かつ低誘電率膜としての性能も確保するためには、第２の低誘電率膜３２として、第１の低誘電率膜３１よりも弾性率が１．２倍〜４０倍高いものを用いることが望ましい。そして、第１の低誘電率膜３１の弾性率は０．３ＧＰａ〜１５ＧＰａ、第２の低誘電率膜３２の弾性率は３ＧＰａ〜３０ＧＰａであることが望ましい。ここで、第１の低誘電率膜３１として弾性率が２ＧＰａのものを用い、第２の低誘電率膜３２として弾性率が６ＧＰａのものを用いた場合について同様の剥離実験を行ったところ、前述の実験結果と同様の良好な剥離耐性を示す結果が得られた。

また、第２の低誘電率膜３２として、第１の低誘電率膜３１よりも硬度が１．０５倍〜１．５倍高いものを用いることが望ましい。そして、第１の低誘電率膜３１の硬度は０．０５ＧＰａ〜１．５ＧＰａ、第２の低誘電率膜３２の硬度は０．３ＧＰａ〜３ＧＰａであることが望ましい。ここで、第１の低誘電率膜３１として硬度が０．２ＧＰａのものを用い、第２の低誘電率膜３２として硬度が０．６ＧＰａのものを用いた場合について同様の剥離実験を行ったところ、前述の実験結果と同様の良好な剥離耐性を示す結果が得られた。

また、第２の低誘電率膜３２として、第１の低誘電率膜３１よりも密度が１．１倍〜５倍高いものを用いることが望ましい。そして、第１の低誘電率膜３１の密度は０．４ｇ／ｃｍ^３〜１．３ｇ／ｃｍ^３、第２の低誘電率膜３２の密度は０．９ｇ／ｃｍ^３〜２．０ｇ／ｃｍ^３であることが望ましい。

また、第２の低誘電率膜３２として、第１の低誘電率膜３１よりも空孔率が低いものを用いることが望ましい。そして、第１の低誘電率膜３１の空孔率は１０％〜７０％、第２の低誘電率膜３２の空孔率は０％〜４０％であることが望ましい。ここで、第１の低誘電率膜３１として空孔率が５５％のものを用い、第２の低誘電率膜３２として空孔率が２６％のものを用いた場合について同様の剥離実験を行ったところ、前述の実験結果と同様の良好な剥離耐性を示す結果が得られた。

また、第２の低誘電率膜３２として、第１の低誘電率膜３１よりも比誘電率が１．１倍〜３倍高いものを用いることが望ましい。そして、第１の低誘電率膜３１の比誘電率は１．３〜３．０、第２の低誘電率膜３２の比誘電率は２．５〜３．５であることが望ましい。ここで、第１の低誘電率膜３１として比誘電率が１．８のものを用い、第２の低誘電率膜３２として比誘電率が２．６のものを用いた場合について同様の剥離実験を行ったところ、前述の実験結果と同様の良好な剥離耐性を示す結果が得られた。

また、第２の低誘電率膜３２として、第１の低誘電率膜３１よりも屈折率が１．０５倍〜１．５倍高いものを用いることが望ましい。そして、第１の低誘電率膜３１の屈折率は１．１〜１．３５、第２の低誘電率膜３２の屈折率は１．２５〜２．０であることが望ましい。ここで、第１の低誘電率膜３１として屈折率が１．１９のものを用い、第２の低誘電率膜３２として屈折率が１．２９のものを用いた場合について同様の剥離実験を行ったところ、前述の実験結果と同様の良好な剥離耐性を示す結果が得られた。

以上説明したように、本実施の形態２に係る半導体装置の製造方法は、第１の低誘電率膜３１と第２のＣＶＤ絶縁膜の間に、第１の低誘電率膜３１よりも機械的強度が強い第２の低誘電率膜３２を形成する。これにより、ＣＭＰのスループットを下げず、低誘電率膜の比誘電率ｋを増加することなく、ＣＭＰ工程における低誘電率膜の剥離を防ぐことができる。

また、実施の形態２は、配線層絶縁膜を形成する場合に限らず、ビア層絶縁膜を形成する場合に適用することができる。即ち、実施の形態２は、ビア層絶縁膜と配線層絶縁膜の何れか一方を形成する場合に適用することができる。

実施の形態３．
本発明の実施の形態３に係る半導体装置の製造方法について図１０を参照しながら説明する。図９と同様の構成要素には同じ番号を付す。この第３の実施の形態は、第２の実施の形態と比べて、第１のＣＶＤ絶縁膜１２と第１の低誘電率膜３１の間に、第１の低誘電率膜３１よりも機械的強度が強い第３の低誘電率膜３３を更に形成する点で相違する。

まず、直径３００ｍｍのシリコンウェハからなる半導体基板１１上に、下地絶縁膜として、膜厚５０ｎｍのＳｉＣ膜からなる第１のＣＶＤ絶縁膜１２をＣＶＤ法により形成する。ここで、第１のＣＶＤ絶縁膜１２として、ＳｉＯ_２膜、ＳｉＣＮ膜，ＳｉＣＯ膜，ＳｉＮ膜等を用いることもできる。また、第１のＣＶＤ絶縁膜１２の膜厚は３０ｎｍ〜１００ｎｍが望ましい。特に、３０ｎｍ〜７０ｎｍとするのが実効的な比誘電率を低減する上で望ましい。なお、半導体基板１１には不純物ドープ層が形成されていてもよい。

次に、ＣＶＤ絶縁膜１２の上に膜厚５０ｎｍ、密度１．１ｇ／ｃｍ^３のＭＳＱからなる第３の低誘電率膜３３を同様にスピン塗布法で塗布する。また、スピナーの回転数を９００ｒｐｍとする。そして、塗布直後にウェハ外周にＮ−メチル−２−ピロリジノンを滴下してウェハエッジ部分の第３の低誘電率膜３３をウェハエッジから５ｍｍの幅で除去する（図示せず）。次に、ウェハをホットプレートに載せ、第１の熱処理として、窒素雰囲気中１５０℃で７５秒間ベークを行い、さらに２５０℃で７５秒間ベークを行った後、ホットプレート上で窒素雰囲気中４５０℃の温度で１０分間のキュアを行う。

そして、この上に膜厚２５０ｎｍ、密度０．７ｇ／ｃｍ^３のＭＳＱからなる第１の低誘電率膜３１をスピン塗布法で塗布する。この第１の低誘電率膜３１も第３の低誘電率膜３３と同様にして、ウェハエッジから５ｍｍの幅で除去する（図示せず）。そして、この直後に、第２の熱処理として、第１の熱処理と同様のベーク及びキュアを行う。ここで、第１の低誘電率膜３１の膜厚は１００ｎｍ〜５００ｎｍとすることが望ましい。さらに、この上に、膜厚５０ｎｍ、密度１．７ｇ／ｃｍ^３のＭＳＱからなる第２の低誘電率膜３２を同様にスピン塗布法で塗布する。この第２の低誘電率膜３２も第３の低誘電率膜３３と同様にして、ウェハエッジから５ｍｍの幅で除去する（図示せず）。そして、この直後に、第３の熱処理として、第１，第２の熱処理と同様のベーク及びキュアを行う。

ここで、第３の低誘電率膜３３及び第２の低誘電率膜３２の厚さはそれぞれ１ｎｍ〜２００ｎｍとするのが望ましい。１ｎｍより薄いと剥離防止の効果が低くなり、２００ｎｍを超えると実効的な比誘電率が高くなるからである。ただし、第３の低誘電率膜３３及び第２の低誘電率膜３２の厚さはそれぞれ１ｎｍ〜５０ｎｍであることが更に望ましく、１ｎｍ〜２０ｎｍであることが最も望ましい。また、第３の低誘電率膜３３、第１の低誘電率膜３１及び第２の低誘電率膜３２の組成比はほぼ同じで、Ｓｉが２０％〜４０％、０が４０％〜６０％、Ｃが１０％〜３０％である。

なお、第３の低誘電率膜３３、第１の低誘電率膜３１及び第２の低誘電率膜３２として、ＨＳＱ、ＣＶＤにより形成したＳｉＯＣ又は塗布により形成したポリマーを用いてもよい。

次に、ＣＶＤ装置内でヘリウムプラズマ照射を行って、第２の低誘電率膜３２の表面を改質する。これは第２の低誘電率膜３２とその上に堆積させる膜との接着性を改善するためである。ここで、ガス流量を１０００ｓｃｃｍ、ガス圧力を１０００Ｐａ、高周波パワーを５００Ｗ、低周波パワーを４００Ｗ、温度を４００℃、時間を１５秒とする。また、プラズマガスとして、Ｈｅガス以外に、ＮＨ_３，Ｎ_２Ｏ，Ｈ_２，Ｏ_２，ＳｉＨ_４，Ａｒ，Ｎ_２等を用いることができる。ただし、ヘリウムプラズマは低誘電率膜へのダメージが少ないために特に有効である。また、これらのガスを混合したものを用いても良い。例えば、Ｈｅガスを他のガスと混合して用いると効果的である。

次に、第２の低誘電率膜３２上に、キャップ絶縁膜として、膜厚５０ｎｍの第２のＣＶＤ絶縁膜１５をＣＶＤ法で堆積させる。ここで、第２のＣＶＤ絶縁膜１５として、ＳｉＯ_２膜，ＳｉＣ膜，ＳｉＣＮ膜，ＳｉＣＯ膜，ＳｉＮ膜のいずれか、又はこれらの積層膜を用いることができる。また、第２のＣＶＤ絶縁膜１５の膜厚は３０ｎｍ〜２００ｎｍが望ましい。特に、４０ｎｍ〜１２０ｎｍとするのが実効的な比誘電率を低減する上で望ましい。

次に、フォトリソグラフィ及びドライエッチングにより、第２のＣＶＤ絶縁膜１５、第２の低誘電率膜３２、第１の低誘電率膜３１及び第３の低誘電率膜３３をパターニングして、ダマシン配線を形成するための溝部を形成する。そして、スパッタリング装置内で、膜厚１０ｎｍのＴａＮ膜、膜厚１５ｎｍのＴａ膜、膜厚７５ｎｍのシードＣｕ膜からなるバリアメタル膜１７を堆積する。このバリアメタル膜１７としてＴａ，ＴａＮ，ＴｉＮ，Ｔｉ，ＷＮ，ＷＳｉＮ等を用いることができる。特に、ＴａとＴａＮが望ましく、その中でもＴａとＴａＮの積層膜がより望ましい。そして、全面に、膜厚５００ｎｍのＣｕ膜からなる金属膜１８を電解メッキ法で堆積させて、溝部を埋め込む。そして、ウェハエッジ部分の金属膜１８を除去する（図示せず）。ただし、除去幅を低誘電率膜の除去幅より２ｍｍ少なくする。その後、アニール処理を２５０℃で３０分間行う。

最後に、第２のＣＶＤ絶縁膜１５上の金属膜１８及びバリアメタル膜１７をＣＭＰで除去する。ここで、ＣＭＰ装置として、オービタル方式を採用しているノベラスシステムズ社のＭｏｍｅｎｔｕｍ３００を用いる。また、ＣＭＰ荷重は１．５ｐｓｉ、オービタル回転数は６００ｒｐｍ、ヘッド回転数は２４ｒｐｍ、スラリ供給速度は３００ｃｃ／分、研磨パッドは発泡ポリウレタン製の単層パッド（ロデール社のＩＣｌ０００）とする。そして、ＣＭＰスラリとして、Ｃｕ用に砥粒フリースラリ（日立化成工業製のＨＳ−Ｃ４３０−ＴＵ）、ＴａＮ用に砥粒スラリ（日立化成工業製のＨＳ−Ｔ６０５）を用いる。また、この研磨の際に第２のＣＶＤ絶縁膜１５の一部又は全てがＣＭＰで除去されても良い。以上の工程により図１０に示す半導体装置が形成される。

次に、本実施の形態に係る半導体装置（図１０に対応）について、実施の形態２と同様に低誘電率膜の剥離実験を行った。まず、３分間ＣＭＰで研磨したところ、実施の形態２に係る半導体装置と同様に、剥離は全く見られなかった。

次に、１０分間ＣＭＰで研磨したところ、実施の形態２に係る半導体装置では、ウェハエッジでわずかな剥離が見られた。そこで、剥離の界面をＴＥＭで分析すると、第１のＣＶＤ絶縁膜１２と第１の低誘電率膜３１との界面から第１の低誘電率膜３１側へ１０ｎｍ〜３０ｎｍだけ離れた部分で凝集剥離が発生していた。一方、実施の形態３に係る半導体装置では低誘電率膜の剥離は全く見られなかった。これは、第１のＣＶＤ絶縁膜１２と第１の低誘電率膜３１の間に機械的強度が高い第３の低誘電率膜３３を設けたことで、剥離が発生し易い部分の剥離耐性が更に向上したためである。

このように剥離耐性を向上し、かつ低誘電率膜としての性能も確保するためには、第３の低誘電率膜３３及び第２の低誘電率膜３２として、第１の低誘電率膜３１よりも弾性率が１．２倍〜４０倍高いものを用いることが望ましい。そして、第１の低誘電率膜３１の弾性率は０．３ＧＰａ〜１５ＧＰａ、第３の低誘電率膜３３及び第２の低誘電率膜３２の弾性率は３ＧＰａ〜３０ＧＰａであることが望ましい。ここで、第１の低誘電率膜３１として弾性率が２ＧＰａのものを用い、第３の低誘電率膜３３及び第２の低誘電率膜３２として弾性率が６ＧＰａのものを用いた場合について同様の剥離実験を行ったところ、前述の実験結果と同様の良好な剥離耐性を示す結果が得られた。

また、第３の低誘電率膜３３及び第２の低誘電率膜３２として、第１の低誘電率膜３１よりも硬度が１．０５倍〜１．５倍高いものを用いることが望ましい。そして、第１の低誘電率膜３１の硬度は０．０５ＧＰａ〜１．５ＧＰａ、第３の低誘電率膜３３及び第２の低誘電率膜３２の硬度は０．３ＧＰａ〜３ＧＰａであることが望ましい。ここで、第１の低誘電率膜３１として硬度が０．２ＧＰａのものを用い、第３の低誘電率膜３３及び第２の低誘電率膜３２として硬度が０．６ＧＰａのものを用いた場合について同様の剥離実験を行ったところ、前述の実験結果と同様の良好な剥離耐性を示す結果が得られた。

また、第３の低誘電率膜３３及び第２の低誘電率膜３２として、第１の低誘電率膜３１よりも密度が１．１倍〜５倍高いものを用いることが望ましい。そして、第１の低誘電率膜３１の密度は０．４ｇ／ｃｍ^３〜１．３ｇ／ｃｍ^３、第３の低誘電率膜３３及び第２の低誘電率膜３２の密度は０．９ｇ／ｃｍ^３〜２．０ｇ／ｃｍ^３であることが望ましい。

また、第３の低誘電率膜３３及び第２の低誘電率膜３２として、第１の低誘電率膜３１よりも空孔率が低いものを用いることが望ましい。そして、第１の低誘電率膜３１の空孔率は１０％〜７０％、第３の低誘電率膜３３及び第２の低誘電率膜３２の空孔率は０％〜４０％であることが望ましい。ここで、第１の低誘電率膜３１として空孔率が５５％のものを用い、第３の低誘電率膜３３及び第２の低誘電率膜３２として空孔率が２６％のものを用いた場合について同様の剥離実験を行ったところ、前述の実験結果と同様の良好な剥離耐性を示す結果が得られた。

また、第３の低誘電率膜３３及び第２の低誘電率膜３２として、第１の低誘電率膜３１よりも比誘電率が１．１倍〜３倍高いものを用いることが望ましい。そして、第１の低誘電率膜３１の比誘電率は１．３〜３．０、第３の低誘電率膜３３及び第２の低誘電率膜３２の比誘電率は２．５〜３．５であることが望ましい。ここで、第１の低誘電率膜３１として比誘電率が１．８のものを用い、第３の低誘電率膜３３及び第２の低誘電率膜３２として比誘電率が２．６のものを用いた場合について同様の剥離実験を行ったところ、前述の実験結果と同様の良好な剥離耐性を示す結果が得られた。

また、第３の低誘電率膜３３及び第２の低誘電率膜３２として、第１の低誘電率膜３１よりも屈折率が１．０５倍〜１．５倍高いものを用いることが望ましい。そして、第１の低誘電率膜３１の屈折率は１．１〜１．３５、第３の低誘電率膜３３及び第２の低誘電率膜３２の屈折率は１．２５〜２．０であることが望ましい。ここで、第１の低誘電率膜３１として屈折率が１．１９のものを用い、第３の低誘電率膜３３及び第２の低誘電率膜３２として屈折率が１．２９のものを用いた場合について同様の剥離実験を行ったところ、前述の実験結果と同様の良好な剥離耐性を示す結果が得られた。

以上説明したように、本実施の形態に係る半導体装置の製造方法は、第１の低誘電率膜３１と第１のＣＶＤ絶縁膜の間に第３の低誘電率膜３３を形成し、第１の低誘電率膜３１と第２のＣＶＤ絶縁膜の間に第２の低誘電率膜３２を形成する。そして、第３の低誘電率膜３３及び第２の低誘電率膜３２として、第１の低誘電率膜３１よりも機械的強度が強いものを用いる。これにより、実施の形態２よりも更に確実に、ＣＭＰ工程における低誘電率膜の剥離を防ぐことができる。

また、実施の形態３は、配線層絶縁膜を形成する場合に限らず、ビア層絶縁膜を形成する場合に適用することができる。即ち、実施の形態３は、ビア層絶縁膜と配線層絶縁膜の何れか一方を形成する場合に適用することができる。

本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。 本発明の実施の形態１に係る半導体装置を示す断面図である。 ＣＭＰによる研磨時間とウェハ面内での低誘電率膜の剥離率の測定結果を示す図である。 低誘電率膜をフーリエ変換赤外分光光度計で測定したスペクトルを示す図である。 熱処理温度に対する低誘電率膜の水分のピークの強度の測定結果を示す図である。 熱処理温度に対する低誘電率膜の弾性率の測定結果を示す図である。 熱処理温度に対する低誘電率膜の誘電率の測定結果を示す図である。 本発明を用いて製造したデュアルダマシン構造を示す断面図である。 本発明の実施の形態２に係る半導体装置を示す断面図である。 本発明の実施の形態３に係る半導体装置を示す断面図である。 従来の半導体装置を示す断面図である。

符号の説明

１１ 半導体基板
１２ 第１のＣＶＤ絶縁膜
１３ 第１の低誘電率膜
１４ 第２の低誘電率膜
１５ 第２のＣＶＤ絶縁膜
１６ 溝部
１８ 金属膜
３１ 第１の低誘電率膜
３２ 第２の低誘電率膜
３３ 第３の低誘電率膜

Claims (19)

1. 半導体基板上に第１のＣＶＤ絶縁膜を堆積する工程と、
   前記第１のＣＶＤ絶縁膜上に、ビア層絶縁膜と配線層絶縁膜の何れか一方を形成するために低誘電率膜を２回以上に分割して塗布し、各塗布の直後に熱処理を行う工程と、
   前記低誘電率膜上に第２のＣＶＤ絶縁膜を堆積する工程と、
   前記第２のＣＶＤ絶縁膜及び前記低誘電率膜に溝部を形成する工程と、
   全面に金属膜を堆積して前記溝部を埋め込む工程と、
   前記第２のＣＶＤ絶縁膜上の前記金属膜を化学的機械研磨で除去する工程とを有することを特徴とする半導体装置の製造方法。
2. 前記熱処理において、熱処理温度を１００℃以上５００℃以下とすることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記低誘電率膜として、シルセスキオキサン樹脂を用いることを特徴とする請求項１に記載の半導体装置の製造方法。
4. 前記低誘電率膜として、組成比がシリコン２０％〜４０％、酸素４０％〜６０％、炭素１０％〜３０％のものを用いることを特徴とする請求項１記載の半導体装置の製造方法。
5. 前記低誘電率膜を塗布した後にプラズマ処理を行う工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
6. 半導体基板上に第１のＣＶＤ絶縁膜を堆積する工程と、
   この第１のＣＶＤ絶縁膜上に第１の低誘電率膜を塗布する工程と、
   この第１の低誘電率膜上に第２の低誘電率膜を塗布する工程と、
   この第２の低誘電率膜上に第２のＣＶＤ絶縁膜を堆積する工程と、
   前記第２のＣＶＤ絶縁膜、前記第２の低誘電率膜及び前記第１の低誘電率膜に溝部を形成する工程と、
   全面に金属膜を堆積して前記溝部を埋め込む工程と、
   前記第２のＣＶＤ絶縁膜上の前記金属膜を化学的機械研磨で除去する工程とを有し、
   前記第２の低誘電率膜として、前記第１の低誘電率膜よりも機械的強度が強いものを用いることを特徴とする半導体装置の製造方法。
7. 前記第２の低誘電率膜として、前記第１の低誘電率膜よりも弾性率が１．２倍〜４０倍高いものを用いることを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記第２の低誘電率膜として、前記第１の低誘電率膜よりも硬度が１．０５倍〜１．５倍高いものを用いることを特徴とする請求項６に記載の半導体装置の製造方法。
9. 前記第２の低誘電率膜として、前記第１の低誘電率膜よりも密度が１．１倍〜５倍高いものを用いることを特徴とする請求項６に記載の半導体装置の製造方法。
10. 前記第２の低誘電率膜として、前記第１の低誘電率膜よりも空孔率が低く、かつ前記第２の低誘電率膜の空孔率が０％から４０％、前記第１の低誘電率膜の空孔率が１０％から７０％であるものを用いることを特徴とする請求項６に記載の半導体装置の製造方法。
11. 前記第２の低誘電率膜として、前記第１の低誘電率膜よりも比誘電率が１．１倍〜３倍高いものを用いることを特徴とする請求項６に記載の半導体装置の製造方法。
12. 前記第２の低誘電率膜を塗布した後にプラズマ処理を行う工程を更に有することを特徴とする請求項６に記載の半導体装置の製造方法。
13. 半導体基板上に第１のＣＶＤ絶縁膜を堆積する工程と、
    この第１のＣＶＤ絶縁膜上に第３の低誘電率膜を塗布する工程と、
    この第３の低誘電率膜上に第１の低誘電率膜を塗布する工程と、
    この第１の低誘電率膜上に第２の低誘電率膜を塗布する工程と、
    この第２の低誘電率膜上に第２のＣＶＤ絶縁膜を堆積する工程と、
    前記第２のＣＶＤ絶縁膜、前記第２の低誘電率膜、前記第１の低誘電率膜及び前記第３の低誘電率膜に溝部を形成する工程と、
    全面に金属膜を堆積して前記溝部を埋め込む工程と、
    前記第２のＣＶＤ絶縁膜上の前記金属膜を化学的機械研磨で除去する工程とを有し、
    前記第３の低誘電率膜及び前記第２の低誘電率膜として、前記第１の低誘電率膜よりも機械的強度が強いものを用いることを特徴とする半導体装置の製造方法。
14. 前記第３の低誘電率膜及び前記第２の低誘電率膜として、前記第１の低誘電率膜よりも弾性率が１．２倍〜４０倍高いものを用いることを特徴とする請求項１３に記載の半導体装置の製造方法。
15. 前記第３の低誘電率膜及び前記第２の低誘電率膜として、前記第１の低誘電率膜よりも硬度が１．０５倍〜１．５倍高いものを用いることを特徴とする請求項１３に記載の半導体装置の製造方法。
16. 前記第３の低誘電率膜及び前記第２の低誘電率膜として、前記第１の低誘電率膜よりも密度が１．１倍〜５倍高いものを用いることを特徴とする請求項１３に記載の半導体装置の製造方法。
17. 前記第３の低誘電率膜及び前記第２の低誘電率膜として、前記第１の低誘電率膜よりも空孔率が低く、かつ前記第３の低誘電率膜及び前記第２の低誘電率膜の空孔率が０％から４０％、前記第１の低誘電率膜の空孔率が１０％から７０％であるものを用いることを特徴とする請求項１３に記載の半導体装置の製造方法。
18. 前記第３の低誘電率膜及び前記第２の低誘電率膜として、前記第１の低誘電率膜よりも比誘電率が１．１倍〜３倍高いものを用いることを特徴とする請求項１３に記載の半導体装置の製造方法。
19. 前記第２の低誘電率膜を塗布した後にプラズマ処理を行う工程を更に有することを特徴とする請求項１３に記載の半導体装置の製造方法。

Images