JP2001024055A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 トレンチ分離による素子分離領域を有する半
導体装置において、ゲート電極形成前の半導体基板の素
子領域の表面と、素子分離領域の表面との段差を無く
す。 【解決手段】 半導体基板１１１上にパッド酸化膜１１
２及びシリコン窒化膜１１３を堆積し、パターニングを
行って溝（トレンチ）１１５を形成する。酸化膜１１６
を堆積して溝１１５を埋め込み、次にＣＭＰにより平坦
化を行い素子領域上の酸化膜１１６を除去する。シリコ
ン窒化膜１１３を除去後、熱酸化膜１１７及びフォトレ
ジスト１１９を堆積し、全面エッチバックを行って、素
子領域上の熱酸化膜１１７を露出する。ウエットエッチ
により熱酸化膜１１７を除去した後、ゲート酸化膜１２
０及びゲート電極用のポリシリコン膜１２１を堆積し、
エッチングを行って所望のゲート電極１２２を得る。
導体装置において、ゲート電極形成前の半導体基板の素
子領域の表面と、素子分離領域の表面との段差を無く
す。 【解決手段】 半導体基板１１１上にパッド酸化膜１１
２及びシリコン窒化膜１１３を堆積し、パターニングを
行って溝（トレンチ）１１５を形成する。酸化膜１１６
を堆積して溝１１５を埋め込み、次にＣＭＰにより平坦
化を行い素子領域上の酸化膜１１６を除去する。シリコ
ン窒化膜１１３を除去後、熱酸化膜１１７及びフォトレ
ジスト１１９を堆積し、全面エッチバックを行って、素
子領域上の熱酸化膜１１７を露出する。ウエットエッチ
により熱酸化膜１１７を除去した後、ゲート酸化膜１２
０及びゲート電極用のポリシリコン膜１２１を堆積し、
エッチングを行って所望のゲート電極１２２を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチ（溝）を
絶縁膜で埋め込んだ素子分離領域を有する半導体装置の
製造方法に関するものである。
絶縁膜で埋め込んだ素子分離領域を有する半導体装置の
製造方法に関するものである。
【０００２】
【従来の技術】従来の素子分離は、半導体基板の表面部
を選択酸化することにより形成した選択酸化膜（ＬＯＣ
ＯＳ）により行うのが普通であったが、ＬＯＣＯＳによ
る素子分離ではバーズビークが発生して寸法変換差が大
きくなるという欠点があるため、素子の微細化への対応
が難しくなりつつある。そこでバーズビークが発生せ
ず、寸法変換差が非常に小さいトレンチ分離法が注目さ
れている。トレンチ分離法は、半導体基板の表面部に溝
（トレンチ）を形成し、そのトレンチを絶縁膜で埋め込
むものである。
を選択酸化することにより形成した選択酸化膜（ＬＯＣ
ＯＳ）により行うのが普通であったが、ＬＯＣＯＳによ
る素子分離ではバーズビークが発生して寸法変換差が大
きくなるという欠点があるため、素子の微細化への対応
が難しくなりつつある。そこでバーズビークが発生せ
ず、寸法変換差が非常に小さいトレンチ分離法が注目さ
れている。トレンチ分離法は、半導体基板の表面部に溝
（トレンチ）を形成し、そのトレンチを絶縁膜で埋め込
むものである。
【０００３】このトレンチ分離法を用いた従来の半導体
装置の製造方法について図５を用いて説明する。図５は
従来の半導体装置の製造方法を示す工程断面図である。
装置の製造方法について図５を用いて説明する。図５は
従来の半導体装置の製造方法を示す工程断面図である。
【０００４】図５（ａ）に示すように、半導体基板５１
１の表面にパッド酸化膜５１２及びシリコン窒化膜５１
３を堆積し、フォトレジスト５１４を塗布し、リソグラ
フィーによって素子領域にパターニングする。次に図５
（ｂ）に示すように、フォトレジスト５１４をマスクと
してシリコン窒化膜５１３及び酸化膜５１２をエッチン
グした後、フォトレジスト５１４を除去し、シリコン窒
化膜５１３をマスクとして、半導体基板５１１を異方性
エッチングし、溝（トレンチ）５１５を形成する。
１の表面にパッド酸化膜５１２及びシリコン窒化膜５１
３を堆積し、フォトレジスト５１４を塗布し、リソグラ
フィーによって素子領域にパターニングする。次に図５
（ｂ）に示すように、フォトレジスト５１４をマスクと
してシリコン窒化膜５１３及び酸化膜５１２をエッチン
グした後、フォトレジスト５１４を除去し、シリコン窒
化膜５１３をマスクとして、半導体基板５１１を異方性
エッチングし、溝（トレンチ）５１５を形成する。
【０００５】次に図５（ｃ）に示すように、酸化膜５１
６を堆積して溝５１５を埋め込む。次に図５（ｄ）に示
すように、ＣＭＰ（Chemical Mechanical Polishing
；化学的機械的研磨）法により平坦化を行い、シリコ
ン窒化膜５１３が所望の膜厚になるまで研磨する。その
際、シリコン窒化膜５１３は、ＣＭＰのストッパー層と
して用いられる。次に図５（ｅ）に示すように、シリコ
ン窒化膜５１３を除去する。
６を堆積して溝５１５を埋め込む。次に図５（ｄ）に示
すように、ＣＭＰ（Chemical Mechanical Polishing
；化学的機械的研磨）法により平坦化を行い、シリコ
ン窒化膜５１３が所望の膜厚になるまで研磨する。その
際、シリコン窒化膜５１３は、ＣＭＰのストッパー層と
して用いられる。次に図５（ｅ）に示すように、シリコ
ン窒化膜５１３を除去する。
【０００６】次に図５（ｆ）に示すように、不純物の注
入を行った後、ゲート酸化膜５１７及びゲート電極用の
ポリシリコン膜５１８を堆積する。次に図５（ｇ）に示
すように、フォトレジスト（不図示）を塗布し、パター
ニングを行い、そのフォトレジストをマスクとして異方
性エッチングを行って所望のゲート電極５１９を形成す
る。
入を行った後、ゲート酸化膜５１７及びゲート電極用の
ポリシリコン膜５１８を堆積する。次に図５（ｇ）に示
すように、フォトレジスト（不図示）を塗布し、パター
ニングを行い、そのフォトレジストをマスクとして異方
性エッチングを行って所望のゲート電極５１９を形成す
る。
【０００７】
【発明が解決しようとする課題】しかしながら上記従来
の方法では、シリコン窒化膜５１３と酸化膜５１６のＣ
ＭＰの研磨レートの差から、図５（ｄ）のように酸化膜
５１６の表面がシリコン窒化膜５１３の表面よりも低い
位置になり、シリコン窒化膜５１３を除去すると、図５
（ｅ）のように酸化膜５１６が埋め込まれた素子分離領
域とそれ以外の素子領域とで表面に段差が生じる。この
段差が生じている上にゲート酸化膜５１７及びゲート電
極用のポリシリコン膜５１８を堆積するため、ゲート電
極５１９を形成する際のエッチング条件の最適化が困難
で、ゲート電極５１９間でエッチ残りが発生して、ショ
ートする可能性があった。上述の傾向は、メモリーセル
アレイのようなパターン密度が高い領域で発生しやす
い。
の方法では、シリコン窒化膜５１３と酸化膜５１６のＣ
ＭＰの研磨レートの差から、図５（ｄ）のように酸化膜
５１６の表面がシリコン窒化膜５１３の表面よりも低い
位置になり、シリコン窒化膜５１３を除去すると、図５
（ｅ）のように酸化膜５１６が埋め込まれた素子分離領
域とそれ以外の素子領域とで表面に段差が生じる。この
段差が生じている上にゲート酸化膜５１７及びゲート電
極用のポリシリコン膜５１８を堆積するため、ゲート電
極５１９を形成する際のエッチング条件の最適化が困難
で、ゲート電極５１９間でエッチ残りが発生して、ショ
ートする可能性があった。上述の傾向は、メモリーセル
アレイのようなパターン密度が高い領域で発生しやす
い。
【０００８】またＤＲＡＭ及びＤＲＡＭ混載ロジックを
形成する場合には、上記の段差が生じていると、メモリ
ーセル上にある第１配線から半導体基板へのコンタクト
の深さが非常に深くなり、コンタクトエッチングが非常
に困難であった。この場合の概略配置の断面図を図６に
示す。図６において、６０１は半導体基板、６０２は酸
化膜が埋め込まれた素子分離領域、６０３はゲート酸化
膜（図示せず）上に形成されたゲート電極、６０４は第
１配線（ビット線）である。素子分離領域６０２と素子
領域との表面に段差αがあると、素子分離領域６０２の
上に形成されたゲート電極６０３上のβの部分が律速
し、βの部分でマージンのある膜厚計算（ばらつきを考
慮した）を行う必要があり、メモリーセルと半導体基板
６０１間の層間膜厚が厚くなり、第１配線６０４のコン
タクトホールのアスペクト比が大きくなり、コンタクト
エッチングが困難になる。
形成する場合には、上記の段差が生じていると、メモリ
ーセル上にある第１配線から半導体基板へのコンタクト
の深さが非常に深くなり、コンタクトエッチングが非常
に困難であった。この場合の概略配置の断面図を図６に
示す。図６において、６０１は半導体基板、６０２は酸
化膜が埋め込まれた素子分離領域、６０３はゲート酸化
膜（図示せず）上に形成されたゲート電極、６０４は第
１配線（ビット線）である。素子分離領域６０２と素子
領域との表面に段差αがあると、素子分離領域６０２の
上に形成されたゲート電極６０３上のβの部分が律速
し、βの部分でマージンのある膜厚計算（ばらつきを考
慮した）を行う必要があり、メモリーセルと半導体基板
６０１間の層間膜厚が厚くなり、第１配線６０４のコン
タクトホールのアスペクト比が大きくなり、コンタクト
エッチングが困難になる。
【０００９】本発明は、このような問題点を解決するた
めになされたものであり、ゲート電極形成前の半導体基
板の素子領域の表面と、素子分離領域の表面との段差を
無くすことのできる半導体装置の製造方法を提供するこ
とを目的とする。
めになされたものであり、ゲート電極形成前の半導体基
板の素子領域の表面と、素子分離領域の表面との段差を
無くすことのできる半導体装置の製造方法を提供するこ
とを目的とする。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明では、以下に示すような各請求項に記載さ
れてある手段を講じている。
めに、本発明では、以下に示すような各請求項に記載さ
れてある手段を講じている。
【００１１】本発明の第１の半導体装置の製造方法は、
請求項１に記載されるように、半導体基板に形成した溝
に第１の絶縁膜が埋め込まれる素子分離領域を有する半
導体装置の製造方法であって、半導体基板上に酸化膜，
窒化膜をこの順に形成する工程と、第１のフォトレジス
トを素子分離領域を除く素子領域に形成する工程と、第
１のフォトレジストをマスクとして窒化膜及び酸化膜を
エッチングする工程と、第１のフォトレジストを除去し
た後に窒化膜をマスクとして半導体基板をエッチングし
て溝を形成する工程と、溝を第１の絶縁膜で埋め込む工
程と、第１の絶縁膜を窒化膜をストッパー層としてＣＭ
Ｐ法により平坦化し窒化膜を露出させる工程と、窒化膜
を除去する工程と、半導体基板及び第１の絶縁膜上に第
２の絶縁膜を形成し、この第２の絶縁膜上に第２のフォ
トレジストを形成する工程と、エッチバックして素子領
域上の第２の絶縁膜を露出させる工程と、第２の絶縁膜
を等方性エッチングして除去することにより、第１の絶
縁膜の表面の位置と素子領域表面の位置とをほぼ同じに
する工程と、半導体基板上にゲート絶縁膜，ゲート電極
用の膜をこの順に形成する工程と、異方性エッチングに
よりゲート電極用の膜をゲート電極にパターニングする
工程とを含むことを特徴とする。
請求項１に記載されるように、半導体基板に形成した溝
に第１の絶縁膜が埋め込まれる素子分離領域を有する半
導体装置の製造方法であって、半導体基板上に酸化膜，
窒化膜をこの順に形成する工程と、第１のフォトレジス
トを素子分離領域を除く素子領域に形成する工程と、第
１のフォトレジストをマスクとして窒化膜及び酸化膜を
エッチングする工程と、第１のフォトレジストを除去し
た後に窒化膜をマスクとして半導体基板をエッチングし
て溝を形成する工程と、溝を第１の絶縁膜で埋め込む工
程と、第１の絶縁膜を窒化膜をストッパー層としてＣＭ
Ｐ法により平坦化し窒化膜を露出させる工程と、窒化膜
を除去する工程と、半導体基板及び第１の絶縁膜上に第
２の絶縁膜を形成し、この第２の絶縁膜上に第２のフォ
トレジストを形成する工程と、エッチバックして素子領
域上の第２の絶縁膜を露出させる工程と、第２の絶縁膜
を等方性エッチングして除去することにより、第１の絶
縁膜の表面の位置と素子領域表面の位置とをほぼ同じに
する工程と、半導体基板上にゲート絶縁膜，ゲート電極
用の膜をこの順に形成する工程と、異方性エッチングに
よりゲート電極用の膜をゲート電極にパターニングする
工程とを含むことを特徴とする。
【００１２】また、請求項２に記載されるように、窒化
膜を除去したとき、第１の絶縁膜の表面の位置は、素子
領域表面の位置より高くなることを特徴とする。
膜を除去したとき、第１の絶縁膜の表面の位置は、素子
領域表面の位置より高くなることを特徴とする。
【００１３】また、請求項３に記載されるように、エッ
チバックして素子領域上の第２の絶縁膜を露出させると
き、第１の絶縁膜と第２の絶縁膜と第２のフォトレジス
トとがほぼ同じ速度でエッチバックされることを特徴と
する。
チバックして素子領域上の第２の絶縁膜を露出させると
き、第１の絶縁膜と第２の絶縁膜と第２のフォトレジス
トとがほぼ同じ速度でエッチバックされることを特徴と
する。
【００１４】また、請求項４に記載されるように、第２
の絶縁膜を等方性エッチングして除去するとき、第１の
絶縁膜と第２の絶縁膜とのエッチング速度がほぼ等しい
ことを特徴とする。
の絶縁膜を等方性エッチングして除去するとき、第１の
絶縁膜と第２の絶縁膜とのエッチング速度がほぼ等しい
ことを特徴とする。
【００１５】次に、本発明の第２の半導体装置の製造方
法は、請求項５に記載されるように、半導体基板に形成
した溝に第１の絶縁膜が埋め込まれる素子分離領域を有
する半導体装置の製造方法であって、半導体基板上に酸
化膜，窒化膜をこの順に形成する工程と、フォトレジス
トを素子分離領域を除く素子領域に形成する工程と、フ
ォトレジストをマスクとして窒化膜及び酸化膜をエッチ
ングする工程と、フォトレジストを除去した後に窒化膜
をマスクとして半導体基板をエッチングして溝を形成す
る工程と、溝を第１の絶縁膜で埋め込む工程と、第１の
絶縁膜を窒化膜をストッパー層としてＣＭＰ法により平
坦化し窒化膜を露出させる工程と、窒化膜を除去する工
程と、半導体基板及び第１の絶縁膜上に第２の絶縁膜を
形成し、この第２の絶縁膜上に第３の絶縁膜を形成する
工程と、ＣＭＰ法により平坦化して素子領域上の第２の
絶縁膜を露出させる工程と、第２の絶縁膜を等方性エッ
チングして除去することにより、第１の絶縁膜の表面の
位置と素子領域表面の位置とをほぼ同じにする工程と、
半導体基板上にゲート絶縁膜，ゲート電極用の膜をこの
順に形成する工程と、異方性エッチングによりゲート電
極用の膜をゲート電極にパターニングする工程とを含む
ことを特徴とする。
法は、請求項５に記載されるように、半導体基板に形成
した溝に第１の絶縁膜が埋め込まれる素子分離領域を有
する半導体装置の製造方法であって、半導体基板上に酸
化膜，窒化膜をこの順に形成する工程と、フォトレジス
トを素子分離領域を除く素子領域に形成する工程と、フ
ォトレジストをマスクとして窒化膜及び酸化膜をエッチ
ングする工程と、フォトレジストを除去した後に窒化膜
をマスクとして半導体基板をエッチングして溝を形成す
る工程と、溝を第１の絶縁膜で埋め込む工程と、第１の
絶縁膜を窒化膜をストッパー層としてＣＭＰ法により平
坦化し窒化膜を露出させる工程と、窒化膜を除去する工
程と、半導体基板及び第１の絶縁膜上に第２の絶縁膜を
形成し、この第２の絶縁膜上に第３の絶縁膜を形成する
工程と、ＣＭＰ法により平坦化して素子領域上の第２の
絶縁膜を露出させる工程と、第２の絶縁膜を等方性エッ
チングして除去することにより、第１の絶縁膜の表面の
位置と素子領域表面の位置とをほぼ同じにする工程と、
半導体基板上にゲート絶縁膜，ゲート電極用の膜をこの
順に形成する工程と、異方性エッチングによりゲート電
極用の膜をゲート電極にパターニングする工程とを含む
ことを特徴とする。
【００１６】また、請求項６に記載されるように、窒化
膜を除去したとき、第１の絶縁膜の表面の位置は、素子
領域表面の位置より高くなることを特徴とする。
膜を除去したとき、第１の絶縁膜の表面の位置は、素子
領域表面の位置より高くなることを特徴とする。
【００１７】また、請求項７に記載されるように、第２
の絶縁膜を等方性エッチングして除去するとき、第１の
絶縁膜と第２の絶縁膜とのエッチング速度がほぼ等しい
ことを特徴とする。
の絶縁膜を等方性エッチングして除去するとき、第１の
絶縁膜と第２の絶縁膜とのエッチング速度がほぼ等しい
ことを特徴とする。
【００１８】本発明の第３の半導体装置の製造方法は、
請求項８に記載されるように、半導体基板に形成した溝
に第１の絶縁膜が埋め込まれる素子分離領域を有する半
導体装置の製造方法であって、半導体基板上に酸化膜，
窒化膜をこの順に形成する工程と、フォトレジストを素
子分離領域を除く素子領域に形成する工程と、フォトレ
ジストをマスクとして窒化膜及び酸化膜をエッチングす
る工程と、フォトレジストを除去した後に窒化膜をマス
クとして半導体基板をエッチングして溝を形成する工程
と、溝を第１の絶縁膜で埋め込む工程と、第１の絶縁膜
を窒化膜をストッパー層としてＣＭＰ法により平坦化し
窒化膜を露出させる工程と、窒化膜をマスクとして第１
の絶縁膜をエッチングする工程と、窒化膜を除去するこ
とにより、第１の絶縁膜の表面の位置と素子領域表面の
位置とをほぼ同じにする工程と、半導体基板上にゲート
絶縁膜，ゲート電極用の膜をこの順に形成する工程と、
異方性エッチングによりゲート電極用の膜をゲート電極
にパターニングする工程とを含むことを特徴とする。
請求項８に記載されるように、半導体基板に形成した溝
に第１の絶縁膜が埋め込まれる素子分離領域を有する半
導体装置の製造方法であって、半導体基板上に酸化膜，
窒化膜をこの順に形成する工程と、フォトレジストを素
子分離領域を除く素子領域に形成する工程と、フォトレ
ジストをマスクとして窒化膜及び酸化膜をエッチングす
る工程と、フォトレジストを除去した後に窒化膜をマス
クとして半導体基板をエッチングして溝を形成する工程
と、溝を第１の絶縁膜で埋め込む工程と、第１の絶縁膜
を窒化膜をストッパー層としてＣＭＰ法により平坦化し
窒化膜を露出させる工程と、窒化膜をマスクとして第１
の絶縁膜をエッチングする工程と、窒化膜を除去するこ
とにより、第１の絶縁膜の表面の位置と素子領域表面の
位置とをほぼ同じにする工程と、半導体基板上にゲート
絶縁膜，ゲート電極用の膜をこの順に形成する工程と、
異方性エッチングによりゲート電極用の膜をゲート電極
にパターニングする工程とを含むことを特徴とする。
【００１９】また、請求項９に記載されるように、窒化
膜をマスクとして行う第１の絶縁膜のエッチングは、ド
ライエッチングまたはウエットエッチングであることを
特徴とする。
膜をマスクとして行う第１の絶縁膜のエッチングは、ド
ライエッチングまたはウエットエッチングであることを
特徴とする。
【００２０】また、請求項１０に記載されるように、窒
化膜をマスクとして第１の絶縁膜をエッチングしたと
き、エッチング後の第１の絶縁膜の表面の位置は、窒化
膜が除去された後の素子領域表面の位置より高くなるよ
うにすることを特徴とする。
化膜をマスクとして第１の絶縁膜をエッチングしたと
き、エッチング後の第１の絶縁膜の表面の位置は、窒化
膜が除去された後の素子領域表面の位置より高くなるよ
うにすることを特徴とする。
【００２１】本発明の第４の半導体装置の製造方法は、
請求項１１に記載されるように、半導体基板に形成した
溝に第１の絶縁膜が埋め込まれる素子分離領域を有する
半導体装置の製造方法であって、半導体基板上に酸化
膜，窒化膜をこの順に形成する工程と、第１のフォトレ
ジストを素子分離領域を除く素子領域に形成する工程
と、第１のフォトレジストをマスクとして窒化膜及び酸
化膜をエッチングする工程と、第１のフォトレジストを
除去した後に窒化膜をマスクとして半導体基板をエッチ
ングして溝を形成する工程と、溝を第１の絶縁膜で埋め
込む工程と、第１の絶縁膜を窒化膜をストッパー層とし
てＣＭＰ法により平坦化し窒化膜を露出させる工程と、
窒化膜を除去する工程と、半導体基板上の特定の領域以
外の領域をマスクして特定の領域の第１の絶縁膜をエッ
チングすることにより、特定の領域の第１の絶縁膜の表
面の位置を特定領域の素子領域表面の位置とほぼ同じに
する工程と、半導体基板上にゲート絶縁膜，ゲート電極
用の膜をこの順に形成する工程と、異方性エッチングに
よりゲート電極用の膜をゲート電極にパターニングする
工程とを含むことを特徴とする。
請求項１１に記載されるように、半導体基板に形成した
溝に第１の絶縁膜が埋め込まれる素子分離領域を有する
半導体装置の製造方法であって、半導体基板上に酸化
膜，窒化膜をこの順に形成する工程と、第１のフォトレ
ジストを素子分離領域を除く素子領域に形成する工程
と、第１のフォトレジストをマスクとして窒化膜及び酸
化膜をエッチングする工程と、第１のフォトレジストを
除去した後に窒化膜をマスクとして半導体基板をエッチ
ングして溝を形成する工程と、溝を第１の絶縁膜で埋め
込む工程と、第１の絶縁膜を窒化膜をストッパー層とし
てＣＭＰ法により平坦化し窒化膜を露出させる工程と、
窒化膜を除去する工程と、半導体基板上の特定の領域以
外の領域をマスクして特定の領域の第１の絶縁膜をエッ
チングすることにより、特定の領域の第１の絶縁膜の表
面の位置を特定領域の素子領域表面の位置とほぼ同じに
する工程と、半導体基板上にゲート絶縁膜，ゲート電極
用の膜をこの順に形成する工程と、異方性エッチングに
よりゲート電極用の膜をゲート電極にパターニングする
工程とを含むことを特徴とする。
【００２２】また、請求項１２に記載されるように、特
定の領域は、複数のメモリーセルを配置したメモリーセ
ルアレイ領域であることを特徴とする。
定の領域は、複数のメモリーセルを配置したメモリーセ
ルアレイ領域であることを特徴とする。
【００２３】また、請求項１３に記載されるように、特
定の領域の第１の絶縁膜のエッチングは、ウエットエッ
チングであることを特徴とする。
定の領域の第１の絶縁膜のエッチングは、ウエットエッ
チングであることを特徴とする。
【００２４】以上の本発明の第１，第２，第３及び第４
の半導体装置の製造方法によれば、ゲート電極形成前に
素子領域と素子分離領域との段差を無くすことができ、
その後で、ゲート絶縁膜及びゲート電極用の膜を形成す
るため、ゲート電極を形成する際のエッチング条件の最
適化が非常に容易となる。また、ＤＲＡＭ及びＤＲＡＭ
混載ロジックを形成する場合、メモリーセル上にある第
１配線から半導体基板へのコンタクトが浅くなり、コン
タクトエッチング条件の最適化が容易となる。
の半導体装置の製造方法によれば、ゲート電極形成前に
素子領域と素子分離領域との段差を無くすことができ、
その後で、ゲート絶縁膜及びゲート電極用の膜を形成す
るため、ゲート電極を形成する際のエッチング条件の最
適化が非常に容易となる。また、ＤＲＡＭ及びＤＲＡＭ
混載ロジックを形成する場合、メモリーセル上にある第
１配線から半導体基板へのコンタクトが浅くなり、コン
タクトエッチング条件の最適化が容易となる。
【００２５】
【発明の実施の形態】（第１の実施の形態）以下本発明
の第１の実施の形態について、図面を参照しながら説明
する。図１は本発明の第１の実施の形態における半導体
装置の製造方法を示す工程断面図である。
の第１の実施の形態について、図面を参照しながら説明
する。図１は本発明の第１の実施の形態における半導体
装置の製造方法を示す工程断面図である。
【００２６】図１（ａ）に示すように、Ｐ型シリコン基
板を用いた半導体基板１１１上にパッド酸化膜１１２及
びシリコン窒化膜１１３を堆積し、フォトレジスト１１
４を塗布して素子領域にリソグラフィーを用いてパター
ニングする。
板を用いた半導体基板１１１上にパッド酸化膜１１２及
びシリコン窒化膜１１３を堆積し、フォトレジスト１１
４を塗布して素子領域にリソグラフィーを用いてパター
ニングする。
【００２７】次に図１（ｂ）に示すように、フォトレジ
スト１１４をマスクとしてシリコン窒化膜１１３及びパ
ッド酸化膜１１２を異方性エッチングして、フォトレジ
スト１１４を除去後、シリコン窒化膜１１３をマスクと
して半導体基板１１１に異方性エッチングを用いて溝
（トレンチ）１１５を形成する。
スト１１４をマスクとしてシリコン窒化膜１１３及びパ
ッド酸化膜１１２を異方性エッチングして、フォトレジ
スト１１４を除去後、シリコン窒化膜１１３をマスクと
して半導体基板１１１に異方性エッチングを用いて溝
（トレンチ）１１５を形成する。
【００２８】次に図１（ｃ）に示すように、溝１１５を
埋め込むために、プラズマＣＶＤ法を用いて酸化膜１１
６を堆積する。
埋め込むために、プラズマＣＶＤ法を用いて酸化膜１１
６を堆積する。
【００２９】次に図１（ｄ）に示すように、素子領域に
堆積された酸化膜１１６を除去するために、ＣＭＰを適
用する。この時、シリコン窒化膜１１３はＣＭＰのスト
ッパー層として用いられており、シリコン窒化膜１１３
上の酸化膜１１６が除去されるまで研磨する。シリコン
窒化膜１１３と酸化膜１１６では、ＣＭＰの研磨レート
が異なっており、酸化膜１１６の方が研磨レートは大き
い。そのため、図１（ｄ）に示すように、酸化膜１１６
の表面がシリコン窒化膜１１３の表面よりも低い位置に
なる。ここで、従来の技術であれば、ＣＭＰによってシ
リコン窒化膜１１３の残膜厚を正確に制御する必要があ
ったが、本実施の形態では、厳密に制御する必要性はな
い。
堆積された酸化膜１１６を除去するために、ＣＭＰを適
用する。この時、シリコン窒化膜１１３はＣＭＰのスト
ッパー層として用いられており、シリコン窒化膜１１３
上の酸化膜１１６が除去されるまで研磨する。シリコン
窒化膜１１３と酸化膜１１６では、ＣＭＰの研磨レート
が異なっており、酸化膜１１６の方が研磨レートは大き
い。そのため、図１（ｄ）に示すように、酸化膜１１６
の表面がシリコン窒化膜１１３の表面よりも低い位置に
なる。ここで、従来の技術であれば、ＣＭＰによってシ
リコン窒化膜１１３の残膜厚を正確に制御する必要があ
ったが、本実施の形態では、厳密に制御する必要性はな
い。
【００３０】次に図１（ｅ）に示すように、例えば燐酸
系の溶液を用い、シリコン窒化膜１１３を除去する。
系の溶液を用い、シリコン窒化膜１１３を除去する。
【００３１】次に図１（ｆ）に示すように、熱酸化膜１
１７を堆積し、その上に、素子領域とトレンチ領域の段
差１１８よりも厚いフォトレジスト１１９を塗布する。
熱酸化膜１１７は基板表面の保護膜として用いられる。
１７を堆積し、その上に、素子領域とトレンチ領域の段
差１１８よりも厚いフォトレジスト１１９を塗布する。
熱酸化膜１１７は基板表面の保護膜として用いられる。
【００３２】次に図１（ｇ）に示すように、フォトレジ
スト１１９と熱酸化膜１１７と酸化膜１１６のエッチン
グレートがほぼ等しい条件でエッチバックを行い、素子
領域上の熱酸化膜１１７を露出させる。エッチングは時
間固定で行い、素子領域上の熱酸化膜１１７が露出した
直後にエッチングを止めることが望ましい。この段階で
は、素子領域表面には、熱酸化膜１１７が堆積された状
態になっている。
スト１１９と熱酸化膜１１７と酸化膜１１６のエッチン
グレートがほぼ等しい条件でエッチバックを行い、素子
領域上の熱酸化膜１１７を露出させる。エッチングは時
間固定で行い、素子領域上の熱酸化膜１１７が露出した
直後にエッチングを止めることが望ましい。この段階で
は、素子領域表面には、熱酸化膜１１７が堆積された状
態になっている。
【００３３】次に図１（ｈ）に示すように、弗酸系の溶
液を用い、ウエットエッチングを行う。弗酸系の溶液で
は、酸化膜１１６と熱酸化膜１１７のウエットエッチレ
ートはほぼ等しいため、均一に削れる。そのため素子領
域とトレンチ領域（素子分離領域）との段差は解消され
ることになる。
液を用い、ウエットエッチングを行う。弗酸系の溶液で
は、酸化膜１１６と熱酸化膜１１７のウエットエッチレ
ートはほぼ等しいため、均一に削れる。そのため素子領
域とトレンチ領域（素子分離領域）との段差は解消され
ることになる。
【００３４】次に図１（ｉ）に示すように、ＭＯＳトラ
ンジスタを形成するため、ウエル注入、チャネルストッ
パー注入、Ｖｔ注入（しきい値電圧制御のためのイオン
注入）を行う。
ンジスタを形成するため、ウエル注入、チャネルストッ
パー注入、Ｖｔ注入（しきい値電圧制御のためのイオン
注入）を行う。
【００３５】次に図１（ｊ）に示すように、パッド酸化
膜１１２を除去した後、ゲート酸化膜１２０、ゲート電
極用に例えばポリシリコン膜１２１を堆積する。
膜１１２を除去した後、ゲート酸化膜１２０、ゲート電
極用に例えばポリシリコン膜１２１を堆積する。
【００３６】次に図１（ｋ）に示すように、フォトレジ
スト（不図示）を塗布し、パターニングを行い、フォト
レジストをマスクとして異方性エッチングを行って所望
のゲート電極１２２を形成する。
スト（不図示）を塗布し、パターニングを行い、フォト
レジストをマスクとして異方性エッチングを行って所望
のゲート電極１２２を形成する。
【００３７】以上のように本実施の形態によれば、ゲー
ト電極形成前に、素子領域と素子分離領域との段差を無
くすことができ、その後で、ゲート酸化膜１２０及びゲ
ート電極用のポリシリコン膜１２１を形成するため、ゲ
ート電極１２２を形成する際のエッチング条件の最適化
が非常に容易となる。
ト電極形成前に、素子領域と素子分離領域との段差を無
くすことができ、その後で、ゲート酸化膜１２０及びゲ
ート電極用のポリシリコン膜１２１を形成するため、ゲ
ート電極１２２を形成する際のエッチング条件の最適化
が非常に容易となる。
【００３８】また、ＤＲＡＭ及びＤＲＡＭ混載ロジック
を形成する場合、メモリーセル上にある第１配線から半
導体基板へのコンタクトが浅くなり、コンタクトエッチ
ング条件の最適化が容易となる。例えば、図６の構成に
おいて、素子分離領域６０２と素子領域との表面に段差
αが０となるため、従来のように、素子分離領域６０２
の上に形成されたゲート電極６０３上のβの部分マージ
ンのある膜厚計算（ばらつきを考慮した）を行う必要が
なく、半導体基板６０１からの高さのみを考慮すればよ
いため、メモリーセルと半導体基板６０１間の層間膜厚
が薄くなり、第１配線（ビット線）６０４のコンタクト
ホールのアスペクト比を低減でき、コンタクトエッチン
グが容易になる。
を形成する場合、メモリーセル上にある第１配線から半
導体基板へのコンタクトが浅くなり、コンタクトエッチ
ング条件の最適化が容易となる。例えば、図６の構成に
おいて、素子分離領域６０２と素子領域との表面に段差
αが０となるため、従来のように、素子分離領域６０２
の上に形成されたゲート電極６０３上のβの部分マージ
ンのある膜厚計算（ばらつきを考慮した）を行う必要が
なく、半導体基板６０１からの高さのみを考慮すればよ
いため、メモリーセルと半導体基板６０１間の層間膜厚
が薄くなり、第１配線（ビット線）６０４のコンタクト
ホールのアスペクト比を低減でき、コンタクトエッチン
グが容易になる。
【００３９】（第２の実施の形態）以下本発明の第２の
実施の形態について、図面を参照しながら説明する。図
２は本発明の第２の実施の形態における半導体装置の製
造方法を示す工程断面図である。
実施の形態について、図面を参照しながら説明する。図
２は本発明の第２の実施の形態における半導体装置の製
造方法を示す工程断面図である。
【００４０】図２（ａ）に示すように、Ｐ型シリコン基
板を用いた半導体基板２１１上にパッド酸化膜２１２及
びシリコン窒化膜２１３を堆積し、フォトレジスト２１
４を塗布して素子領域にリソグラフィーを用いてパター
ニングする。
板を用いた半導体基板２１１上にパッド酸化膜２１２及
びシリコン窒化膜２１３を堆積し、フォトレジスト２１
４を塗布して素子領域にリソグラフィーを用いてパター
ニングする。
【００４１】次に図２（ｂ）に示すように、フォトレジ
スト２１４をマスクとしてシリコン窒化膜２１３及び酸
化膜２１２を異方性エッチングして、フォトレジスト２
１４を除去後、シリコン窒化膜２１３をマスクとして半
導体基板２１１に異方性エッチングを用いて溝（トレン
チ）２１５を形成する。
スト２１４をマスクとしてシリコン窒化膜２１３及び酸
化膜２１２を異方性エッチングして、フォトレジスト２
１４を除去後、シリコン窒化膜２１３をマスクとして半
導体基板２１１に異方性エッチングを用いて溝（トレン
チ）２１５を形成する。
【００４２】次に図２（ｃ）に示すように、溝２１５を
埋め込むために、プラズマＣＶＤ法を用いて酸化膜２１
６を堆積する。
埋め込むために、プラズマＣＶＤ法を用いて酸化膜２１
６を堆積する。
【００４３】次に図２（ｄ）に示すように、素子領域に
堆積された酸化膜２１６を除去するために、ＣＭＰを適
用する。この時、シリコン窒化膜２１３はＣＭＰのスト
ッパー層として用いられており、シリコン窒化膜２１３
上の酸化膜２１６が除去されるまで研磨する。シリコン
窒化膜２１３と酸化膜２１６では、ＣＭＰの研磨レート
が異なっており、酸化膜２１６の方が研磨レートは大き
い。そのため、図２（ｄ）に示すように、酸化膜２１６
の表面がシリコン窒化膜２１３の表面よりも低い位置に
なる。ここで、従来の技術であれば、ＣＭＰによってシ
リコン窒化膜２１３の残膜厚を正確に制御する必要があ
ったが、本実施の形態では、厳密に制御する必要性はな
い。
堆積された酸化膜２１６を除去するために、ＣＭＰを適
用する。この時、シリコン窒化膜２１３はＣＭＰのスト
ッパー層として用いられており、シリコン窒化膜２１３
上の酸化膜２１６が除去されるまで研磨する。シリコン
窒化膜２１３と酸化膜２１６では、ＣＭＰの研磨レート
が異なっており、酸化膜２１６の方が研磨レートは大き
い。そのため、図２（ｄ）に示すように、酸化膜２１６
の表面がシリコン窒化膜２１３の表面よりも低い位置に
なる。ここで、従来の技術であれば、ＣＭＰによってシ
リコン窒化膜２１３の残膜厚を正確に制御する必要があ
ったが、本実施の形態では、厳密に制御する必要性はな
い。
【００４４】次に図２（ｅ）に示すように、例えば燐酸
系の溶液を用い、シリコン窒化膜２１３を除去する。
系の溶液を用い、シリコン窒化膜２１３を除去する。
【００４５】次に図２（ｆ）に示すように、熱酸化膜２
１７とＢＰＳＧ膜２１８を堆積し、フロー処理を行って
ＢＰＳＧ膜２１８の平坦化を行う。
１７とＢＰＳＧ膜２１８を堆積し、フロー処理を行って
ＢＰＳＧ膜２１８の平坦化を行う。
【００４６】次に図２（ｇ）に示すように、ＣＭＰで研
磨することによって素子領域部の熱酸化膜２１７表面ま
で研磨する。この段階では、素子領域表面には、熱酸化
膜２１７が堆積された状態になっている。
磨することによって素子領域部の熱酸化膜２１７表面ま
で研磨する。この段階では、素子領域表面には、熱酸化
膜２１７が堆積された状態になっている。
【００４７】次に図２（ｈ）に示すように、弗酸系の溶
液を用い、ウエットエッチングを行う。弗酸系の溶液で
は、酸化膜２１６と熱酸化膜２１７のウエットエッチレ
ートはほぼ等しいため、均一に削れる。そのため素子領
域とトレンチ領域（素子分離領域）との段差は解消され
ることになる。
液を用い、ウエットエッチングを行う。弗酸系の溶液で
は、酸化膜２１６と熱酸化膜２１７のウエットエッチレ
ートはほぼ等しいため、均一に削れる。そのため素子領
域とトレンチ領域（素子分離領域）との段差は解消され
ることになる。
【００４８】次に図２（ｉ）に示すように、ＭＯＳトラ
ンジスタを形成するため、ウエル注入、チャネルストッ
パー注入、Ｖｔ注入を行う。
ンジスタを形成するため、ウエル注入、チャネルストッ
パー注入、Ｖｔ注入を行う。
【００４９】次に図２（ｊ）に示すように、パッド酸化
膜２１２を除去した後、ゲート酸化膜２１９、ゲート電
極用に例えばポリシリコン膜２２０を堆積する。
膜２１２を除去した後、ゲート酸化膜２１９、ゲート電
極用に例えばポリシリコン膜２２０を堆積する。
【００５０】次に図２（ｋ）に示すように、フォトレジ
スト（不図示）を塗布し、パターニングを行い、フォト
レジストをマスクとして異方性エッチングを行って所望
のゲート電極２２１を形成する。
スト（不図示）を塗布し、パターニングを行い、フォト
レジストをマスクとして異方性エッチングを行って所望
のゲート電極２２１を形成する。
【００５１】以上のように本実施の形態によれば、第１
の実施の形態同様、ゲート電極形成前に、素子領域と素
子分離領域との段差を無くすことができ、その後で、ゲ
ート酸化膜２１９及びゲート電極用のポリシリコン膜２
２０を形成するため、ゲート電極２２１を形成する際の
エッチング条件の最適化が非常に容易となる。また、Ｄ
ＲＡＭ及びＤＲＡＭ混載ロジックを形成する場合、メモ
リーセル上にある第１配線から半導体基板へのコンタク
トが浅くなり、コンタクトエッチング条件の最適化が容
易となる。
の実施の形態同様、ゲート電極形成前に、素子領域と素
子分離領域との段差を無くすことができ、その後で、ゲ
ート酸化膜２１９及びゲート電極用のポリシリコン膜２
２０を形成するため、ゲート電極２２１を形成する際の
エッチング条件の最適化が非常に容易となる。また、Ｄ
ＲＡＭ及びＤＲＡＭ混載ロジックを形成する場合、メモ
リーセル上にある第１配線から半導体基板へのコンタク
トが浅くなり、コンタクトエッチング条件の最適化が容
易となる。
【００５２】（第３の実施の形態）以下本発明の第３の
実施の形態について、図面を参照しながら説明する。図
３は本発明の第３の実施の形態における半導体装置の製
造方法を示す工程断面図である。
実施の形態について、図面を参照しながら説明する。図
３は本発明の第３の実施の形態における半導体装置の製
造方法を示す工程断面図である。
【００５３】図３（ａ）に示すように、Ｐ型シリコン基
板を用いた半導体基板３１１上にパッド酸化膜３１２及
びシリコン窒化膜３１３を形成し、フォトレジスト３１
４を塗布して素子領域にリソグラフィーを用いてパター
ニングする。
板を用いた半導体基板３１１上にパッド酸化膜３１２及
びシリコン窒化膜３１３を形成し、フォトレジスト３１
４を塗布して素子領域にリソグラフィーを用いてパター
ニングする。
【００５４】次に図３（ｂ）に示すように、フォトレジ
スト３１４をマスクとしてシリコン窒化膜３１３及びパ
ッド酸化膜３１２を異方性エッチングし、フォトレジス
ト３１４を除去後、シリコン窒化膜３１３をマスクとし
て半導体基板３１１に異方性エッチングを用いて溝（ト
レンチ）３１５を形成する。
スト３１４をマスクとしてシリコン窒化膜３１３及びパ
ッド酸化膜３１２を異方性エッチングし、フォトレジス
ト３１４を除去後、シリコン窒化膜３１３をマスクとし
て半導体基板３１１に異方性エッチングを用いて溝（ト
レンチ）３１５を形成する。
【００５５】次に図３（ｃ）に示すように、溝３１５を
埋め込むために、プラズマＣＶＤ法を用いて酸化膜３１
６を堆積する。
埋め込むために、プラズマＣＶＤ法を用いて酸化膜３１
６を堆積する。
【００５６】次に図３（ｄ）に示すように、素子領域に
堆積された酸化膜３１６を除去するために、ＣＭＰを適
用する。この時、シリコン窒化膜３１３はＣＭＰのスト
ッパー層として用いられており、シリコン窒化膜３１３
上の酸化膜３１６が除去されるまで研磨する。シリコン
窒化膜３１３と酸化膜３１６では、ＣＭＰの研磨レート
が異なっており、酸化膜３１６の方が研磨レートは大き
い。そのため、図３（ｄ）に示すように、酸化膜３１６
の表面がシリコン窒化膜３１３の表面よりも低い位置に
なる。ここで、従来の技術であれば、ＣＭＰによってシ
リコン窒化膜３１３の残膜厚を正確に制御する必要があ
ったが、本実施の形態では、厳密に制御する必要性はな
い。
堆積された酸化膜３１６を除去するために、ＣＭＰを適
用する。この時、シリコン窒化膜３１３はＣＭＰのスト
ッパー層として用いられており、シリコン窒化膜３１３
上の酸化膜３１６が除去されるまで研磨する。シリコン
窒化膜３１３と酸化膜３１６では、ＣＭＰの研磨レート
が異なっており、酸化膜３１６の方が研磨レートは大き
い。そのため、図３（ｄ）に示すように、酸化膜３１６
の表面がシリコン窒化膜３１３の表面よりも低い位置に
なる。ここで、従来の技術であれば、ＣＭＰによってシ
リコン窒化膜３１３の残膜厚を正確に制御する必要があ
ったが、本実施の形態では、厳密に制御する必要性はな
い。
【００５７】次に図３（ｅ）に示すように、シリコン窒
化膜３１３をマスクとして酸化膜３１６を少なくとも半
導体基板３１１の表面よりも高い位置までエッチングす
る。次工程で、シリコン窒化膜３１３をウエットエッチ
ングで除去するが、その際に、酸化膜３１６が若干削れ
てしまうため、その削れ量を考慮し、その差分だけ半導
体基板３１１の表面より高い位置までエッチングを行え
ばよい。具体的には、例えばウエットエッチングを用い
る場合は、弗酸系の溶液を用い、酸化膜３１６のみを選
択的にエッチングする。ドライエッチングを行う場合
は、Ｃ4 Ｆ8 系のガス種を用いシリコン窒化膜３１３と
酸化膜３１６の選択比を向上させ、シリコン窒化膜３１
３をマスクとして酸化膜３１６のみをエッチングする。
化膜３１３をマスクとして酸化膜３１６を少なくとも半
導体基板３１１の表面よりも高い位置までエッチングす
る。次工程で、シリコン窒化膜３１３をウエットエッチ
ングで除去するが、その際に、酸化膜３１６が若干削れ
てしまうため、その削れ量を考慮し、その差分だけ半導
体基板３１１の表面より高い位置までエッチングを行え
ばよい。具体的には、例えばウエットエッチングを用い
る場合は、弗酸系の溶液を用い、酸化膜３１６のみを選
択的にエッチングする。ドライエッチングを行う場合
は、Ｃ4 Ｆ8 系のガス種を用いシリコン窒化膜３１３と
酸化膜３１６の選択比を向上させ、シリコン窒化膜３１
３をマスクとして酸化膜３１６のみをエッチングする。
【００５８】次に図３（ｆ）に示すように、前述の通
り、例えば燐酸系の溶液を用い、シリコン窒化膜３１３
を除去する。この段階において、トレンチ領域（素子分
離領域）と素子領域との段差はほぼ解消されていること
になる。
り、例えば燐酸系の溶液を用い、シリコン窒化膜３１３
を除去する。この段階において、トレンチ領域（素子分
離領域）と素子領域との段差はほぼ解消されていること
になる。
【００５９】次に図３（ｇ）に示すように、ＭＯＳトラ
ンジスタを形成するため、ウエル注入、チャネルストッ
パー注入、Ｖｔ注入を行う。
ンジスタを形成するため、ウエル注入、チャネルストッ
パー注入、Ｖｔ注入を行う。
【００６０】次に図３（ｈ）に示すように、パッド酸化
膜３１２を除去した後、ゲート酸化膜３１７、ゲート電
極用に例えばポリシリコン膜３１８を堆積する。
膜３１２を除去した後、ゲート酸化膜３１７、ゲート電
極用に例えばポリシリコン膜３１８を堆積する。
【００６１】次に図３（ｉ）に示すように、フォトレジ
スト（不図示）を塗布し、パターニングを行い、フォト
レジストをマスクとして異方性エッチングを行って所望
のゲート電極３１９を形成する。
スト（不図示）を塗布し、パターニングを行い、フォト
レジストをマスクとして異方性エッチングを行って所望
のゲート電極３１９を形成する。
【００６２】以上のように本実施の形態によれば、第１
の実施の形態同様、ゲート電極形成前に、素子領域と素
子分離領域との段差を無くすことができ、その後で、ゲ
ート酸化膜３１７及びゲート電極用のポリシリコン膜３
１８を形成するため、ゲート電極３１９を形成する際の
エッチング条件の最適化が非常に容易となる。また、Ｄ
ＲＡＭ及びＤＲＡＭ混載ロジックを形成する場合、メモ
リーセル上にある第１配線から半導体基板へのコンタク
トが浅くなり、コンタクトエッチング条件の最適化が容
易となる。
の実施の形態同様、ゲート電極形成前に、素子領域と素
子分離領域との段差を無くすことができ、その後で、ゲ
ート酸化膜３１７及びゲート電極用のポリシリコン膜３
１８を形成するため、ゲート電極３１９を形成する際の
エッチング条件の最適化が非常に容易となる。また、Ｄ
ＲＡＭ及びＤＲＡＭ混載ロジックを形成する場合、メモ
リーセル上にある第１配線から半導体基板へのコンタク
トが浅くなり、コンタクトエッチング条件の最適化が容
易となる。
【００６３】（第４の実施の形態）以下本発明の第４の
実施の形態について、図面を参照しながら説明する。図
４はＤＲＡＭデバイスのメモリーセルアレイ領域に適用
した場合における本発明の第４の実施の形態における半
導体装置の製造方法を示す工程断面図である。
実施の形態について、図面を参照しながら説明する。図
４はＤＲＡＭデバイスのメモリーセルアレイ領域に適用
した場合における本発明の第４の実施の形態における半
導体装置の製造方法を示す工程断面図である。
【００６４】図４（ａ）に示すように、Ｐ型シリコン基
板を用いた半導体基板４１１上にパッド酸化膜４１２及
びシリコン窒化膜４１３を形成し、フォトレジスト４１
４を塗布して素子領域にリソグラフィーを用いてパター
ニングする。メモリーセルアレイ領域４１５には、複数
のメモリーセルに対応する素子領域がある。
板を用いた半導体基板４１１上にパッド酸化膜４１２及
びシリコン窒化膜４１３を形成し、フォトレジスト４１
４を塗布して素子領域にリソグラフィーを用いてパター
ニングする。メモリーセルアレイ領域４１５には、複数
のメモリーセルに対応する素子領域がある。
【００６５】次に図４（ｂ）に示すように、フォトレジ
スト４１４をマスクとしてシリコン窒化膜４１３及びパ
ッド酸化膜４１２を異方性エッチングし、フォトレジス
ト４１４を除去後、シリコン窒化膜４１３をマスクとし
て半導体基板４１１に異方性エッチングを用いて溝（ト
レンチ）４１６を形成する。
スト４１４をマスクとしてシリコン窒化膜４１３及びパ
ッド酸化膜４１２を異方性エッチングし、フォトレジス
ト４１４を除去後、シリコン窒化膜４１３をマスクとし
て半導体基板４１１に異方性エッチングを用いて溝（ト
レンチ）４１６を形成する。
【００６６】次に図４（ｃ）に示すように、溝４１６を
埋め込むために、プラズマＣＶＤ法を用いて酸化膜４１
７を堆積する。
埋め込むために、プラズマＣＶＤ法を用いて酸化膜４１
７を堆積する。
【００６７】次に図４（ｄ）に示すように、素子領域に
堆積された酸化膜４１７を除去するために、ＣＭＰを適
用する。この時、シリコン窒化膜４１３はＣＭＰのスト
ッパー層として用いられており、シリコン窒化膜４１３
上の酸化膜４１７が除去されるまで研磨する。シリコン
窒化膜４１３と酸化膜４１７では、ＣＭＰの研磨レート
が異なっており、酸化膜４１７の方が研磨レートは大き
い。そのため、図４（ｄ）に示すように、酸化膜４１７
の表面がシリコン窒化膜４１３の表面よりも低い位置に
なる。
堆積された酸化膜４１７を除去するために、ＣＭＰを適
用する。この時、シリコン窒化膜４１３はＣＭＰのスト
ッパー層として用いられており、シリコン窒化膜４１３
上の酸化膜４１７が除去されるまで研磨する。シリコン
窒化膜４１３と酸化膜４１７では、ＣＭＰの研磨レート
が異なっており、酸化膜４１７の方が研磨レートは大き
い。そのため、図４（ｄ）に示すように、酸化膜４１７
の表面がシリコン窒化膜４１３の表面よりも低い位置に
なる。
【００６８】次に図４（ｅ）に示すように、例えば燐酸
系の溶液を用い、シリコン窒化膜４１３を除去する。
系の溶液を用い、シリコン窒化膜４１３を除去する。
【００６９】次に図４（ｆ）に示すように、フォトレジ
スト４１８を塗布し、メモリーセルアレイ領域４１５以
外の領域に対して、リソグラフィーを用いてパターニン
グした後、メモリーセルトランジスタを形成するための
Ｖｔ注入を行う。
スト４１８を塗布し、メモリーセルアレイ領域４１５以
外の領域に対して、リソグラフィーを用いてパターニン
グした後、メモリーセルトランジスタを形成するための
Ｖｔ注入を行う。
【００７０】次に図４（ｇ）に示すように、フォトレジ
スト４１８をマスクとしてウエットエッチングを行い、
酸化膜４１７のみを等方性エッチングする。この段階
で、メモリーセルアレイ領域４１５において、素子領域
とトレンチ領域（素子分離領域）とはほぼ平坦化され、
段差がほとんどなくなっている。
スト４１８をマスクとしてウエットエッチングを行い、
酸化膜４１７のみを等方性エッチングする。この段階
で、メモリーセルアレイ領域４１５において、素子領域
とトレンチ領域（素子分離領域）とはほぼ平坦化され、
段差がほとんどなくなっている。
【００７１】次に図４（ｈ）に示すように、フォトレジ
スト４１８を除去した後、ウエル注入、チャネルストッ
パー注入、Ｖｔ注入を行う。
スト４１８を除去した後、ウエル注入、チャネルストッ
パー注入、Ｖｔ注入を行う。
【００７２】次に図４（ｉ）に示すように、パッド酸化
膜４１２を除去した後、ゲート酸化膜４１９、ゲート電
極用に例えばポリシリコン膜４２０を堆積する。
膜４１２を除去した後、ゲート酸化膜４１９、ゲート電
極用に例えばポリシリコン膜４２０を堆積する。
【００７３】次に図４（ｊ）に示すように、フォトレジ
スト（不図示）を塗布し、パターニングを行い、フォト
レジストをマスクとして異方性エッチングを行って所望
のゲート電極４２１を形成する。
スト（不図示）を塗布し、パターニングを行い、フォト
レジストをマスクとして異方性エッチングを行って所望
のゲート電極４２１を形成する。
【００７４】以上のように本実施の形態によれば、ゲー
ト電極形成前に、メモリーセルアレイ領域４１５におけ
る素子領域と素子分離領域との段差を無くすことがで
き、その後で、ゲート酸化膜４１９及びゲート電極用の
ポリシリコン膜４２０を形成するため、パターン密度の
大きいメモリーセルアレイ領域４１５でもゲート電極４
２１を形成する際のエッチング条件の最適化が非常に容
易となる。また、メモリーセル上にある第１配線から半
導体基板４１１へのコンタクトが浅くなり、コンタクト
エッチング条件の最適化が容易となる。
ト電極形成前に、メモリーセルアレイ領域４１５におけ
る素子領域と素子分離領域との段差を無くすことがで
き、その後で、ゲート酸化膜４１９及びゲート電極用の
ポリシリコン膜４２０を形成するため、パターン密度の
大きいメモリーセルアレイ領域４１５でもゲート電極４
２１を形成する際のエッチング条件の最適化が非常に容
易となる。また、メモリーセル上にある第１配線から半
導体基板４１１へのコンタクトが浅くなり、コンタクト
エッチング条件の最適化が容易となる。
【００７５】また、本実施の形態によれば、フォトレジ
スト４１８が、メモリーセルトランジスタのＶｔ注入を
行うためのマスクと、メモリーセルアレイ領域の酸化膜
４１７のみを等方性エッチングするためのマスクとを兼
ねているため、マスク枚数の増加がない。
スト４１８が、メモリーセルトランジスタのＶｔ注入を
行うためのマスクと、メモリーセルアレイ領域の酸化膜
４１７のみを等方性エッチングするためのマスクとを兼
ねているため、マスク枚数の増加がない。
【００７６】なお、本実施の形態において、メモリーセ
ルアレイ領域４１５だけについて見ると、溝４１６に酸
化膜４１７を埋め込んだ後、ＣＭＰによりシリコン窒化
膜４１３上の酸化膜４１７を除去し、次にシリコン窒化
膜４１３を除去した後、酸化膜４１７のみを等方性エッ
チングすることにより、ほぼ平坦化されるということで
あり、これを図１に適用した場合、図１（ｅ）に示すよ
うにシリコン窒化膜１１３を除去した後、酸化膜１１６
のみを等方性エッチングして平坦化することも可能であ
るが、この場合、半導体基板１１１表面において酸化膜
１１６との境界部分の側壁部の露出が顕著になり、トラ
ンジスタのハンプ現象が生じる恐れがある。なお、メモ
リセルトランジスタでは、活性領域のエッジ部分の占め
る割合が高いため、ハンプ現象が生じてもやむをえな
い。
ルアレイ領域４１５だけについて見ると、溝４１６に酸
化膜４１７を埋め込んだ後、ＣＭＰによりシリコン窒化
膜４１３上の酸化膜４１７を除去し、次にシリコン窒化
膜４１３を除去した後、酸化膜４１７のみを等方性エッ
チングすることにより、ほぼ平坦化されるということで
あり、これを図１に適用した場合、図１（ｅ）に示すよ
うにシリコン窒化膜１１３を除去した後、酸化膜１１６
のみを等方性エッチングして平坦化することも可能であ
るが、この場合、半導体基板１１１表面において酸化膜
１１６との境界部分の側壁部の露出が顕著になり、トラ
ンジスタのハンプ現象が生じる恐れがある。なお、メモ
リセルトランジスタでは、活性領域のエッジ部分の占め
る割合が高いため、ハンプ現象が生じてもやむをえな
い。
【００７７】
【発明の効果】以上のように本発明によれば、ゲート電
極形成前に素子領域と素子分離領域との段差を無くすこ
とができ、その後で、ゲート絶縁膜及びゲート電極用の
膜を形成するため、ゲート電極を形成する際のエッチン
グ条件の最適化が非常に容易となる。また、ＤＲＡＭ及
びＤＲＡＭ混載ロジックを形成する場合、メモリーセル
上にある第１配線から半導体基板へのコンタクトが浅く
なり、コンタクトエッチング条件の最適化が容易とな
る。
極形成前に素子領域と素子分離領域との段差を無くすこ
とができ、その後で、ゲート絶縁膜及びゲート電極用の
膜を形成するため、ゲート電極を形成する際のエッチン
グ条件の最適化が非常に容易となる。また、ＤＲＡＭ及
びＤＲＡＭ混載ロジックを形成する場合、メモリーセル
上にある第１配線から半導体基板へのコンタクトが浅く
なり、コンタクトエッチング条件の最適化が容易とな
る。
【図１】本発明の第１の実施の形態の半導体装置の製造
方法を示す工程断面図。
方法を示す工程断面図。
【図２】本発明の第２の実施の形態の半導体装置の製造
方法を示す工程断面図。
方法を示す工程断面図。
【図３】本発明の第３の実施の形態の半導体装置の製造
方法を示す工程断面図。
方法を示す工程断面図。
【図４】本発明の第４の実施の形態の半導体装置の製造
方法を示す工程断面図。
方法を示す工程断面図。
【図５】従来の半導体装置の製造方法を示す工程断面
図。
図。
【図６】従来のＤＲＡＭ及びＤＲＡＭ混載ロジックを形
成した場合の概略断面図。
成した場合の概略断面図。
１１１ 半導体基板 １１２ パッド酸化膜 １１３ シリコン窒化膜 １１４ フォトレジスト １１５ 溝（トレンチ） １１６ 酸化膜 １１７ 熱酸化膜 １１８ 素子領域とトレンチ分離領域の段差 １１９ フォトレジスト １２０ ゲート酸化膜 １２１ ゲート電極用ポリシリコン膜 １２２ ゲート電極 ２１１ 半導体基板 ２１２ パッド酸化膜 ２１３ シリコン窒化膜 ２１４ フォトレジスト ２１５ 溝（トレンチ） ２１６ 酸化膜 ２１７ 熱酸化膜 ２１８ ＢＰＳＧ膜 ２１９ ゲート酸化膜 ２２０ ゲート電極用ポリシリコン膜 ２２１ ゲート電極 ３１１ 半導体基板 ３１２ パッド酸化膜 ３１３ シリコン窒化膜 ３１４ フォトレジスト ３１５ 溝（トレンチ） ３１６ 酸化膜 ３１７ ゲート酸化膜 ３１８ ゲート電極用ポリシリコン膜 ３１９ ゲート電極 ４１１ 半導体基板 ４１２ パッド酸化膜 ４１３ シリコン窒化膜 ４１４ フォトレジスト ４１５ メモリーセルアレイ領域 ４１６ 溝（トレンチ） ４１７ 酸化膜 ４１８ フォトレジスト ４１９ ゲート酸化膜 ４２０ ゲート電極用ポリシリコン膜 ４２１ ゲート電極
Claims (13)
- 【請求項１】 半導体基板に形成した溝に第１の絶縁膜
が埋め込まれる素子分離領域を有する半導体装置の製造
方法であって、 前記半導体基板上に酸化膜，窒化膜をこの順に形成する
工程と、 前記第１のフォトレジストを前記素子分離領域を除く素
子領域に形成する工程と、 前記第１のフォトレジストをマスクとして前記窒化膜及
び酸化膜をエッチングする工程と、 前記第１のフォトレジストを除去した後に前記窒化膜を
マスクとして前記半導体基板をエッチングして前記溝を
形成する工程と、 前記溝を前記第１の絶縁膜で埋め込む工程と、 前記第１の絶縁膜を前記窒化膜をストッパー層として化
学的機械的研磨法により平坦化し前記窒化膜を露出させ
る工程と、 前記窒化膜を除去する工程と、 前記半導体基板及び前記第１の絶縁膜上に第２の絶縁膜
を形成し、この第２の絶縁膜上に第２のフォトレジスト
を形成する工程と、 エッチバックして前記素子領域上の前記第２の絶縁膜を
露出させる工程と、 前記第２の絶縁膜を等方性エッチングして除去すること
により、前記第１の絶縁膜の表面の位置と前記素子領域
表面の位置とをほぼ同じにする工程と、 前記半導体基板上にゲート絶縁膜，ゲート電極用の膜を
この順に形成する工程と、 異方性エッチングにより前記ゲート電極用の膜をゲート
電極にパターニングする工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項２】 窒化膜を除去したとき、第１の絶縁膜の
表面の位置は、素子領域表面の位置より高くなることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 エッチバックして素子領域上の第２の絶
縁膜を露出させるとき、第１の絶縁膜と前記第２の絶縁
膜と第２のフォトレジストとがほぼ同じ速度でエッチバ
ックされることを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項４】 第２の絶縁膜を等方性エッチングして除
去するとき、第１の絶縁膜と前記第２の絶縁膜とのエッ
チング速度がほぼ等しいことを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項５】 半導体基板に形成した溝に第１の絶縁膜
が埋め込まれる素子分離領域を有する半導体装置の製造
方法であって、 前記半導体基板上に酸化膜，窒化膜をこの順に形成する
工程と、 前記フォトレジストを前記素子分離領域を除く素子領域
に形成する工程と、 前記フォトレジストをマスクとして前記窒化膜及び酸化
膜をエッチングする工程と、 前記フォトレジストを除去した後に前記窒化膜をマスク
として前記半導体基板をエッチングして前記溝を形成す
る工程と、 前記溝を前記第１の絶縁膜で埋め込む工程と、 前記第１の絶縁膜を前記窒化膜をストッパー層として化
学的機械的研磨法により平坦化し前記窒化膜を露出させ
る工程と、 前記窒化膜を除去する工程と、 前記半導体基板及び前記第１の絶縁膜上に第２の絶縁膜
を形成し、この第２の絶縁膜上に第３の絶縁膜を形成す
る工程と、 化学的機械的研磨法により平坦化して前記素子領域上の
前記第２の絶縁膜を露出させる工程と、 前記第２の絶縁膜を等方性エッチングして除去すること
により、前記第１の絶縁膜の表面の位置と前記素子領域
表面の位置とをほぼ同じにする工程と、 前記半導体基板上にゲート絶縁膜，ゲート電極用の膜を
この順に形成する工程と、 異方性エッチングにより前記ゲート電極用の膜をゲート
電極にパターニングする工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項６】 窒化膜を除去したとき、第１の絶縁膜の
表面の位置は、素子領域表面の位置より高くなることを
特徴とする請求項５記載の半導体装置の製造方法。 - 【請求項７】 第２の絶縁膜を等方性エッチングして除
去するとき、第１の絶縁膜と前記第２の絶縁膜とのエッ
チング速度がほぼ等しいことを特徴とする請求項５記載
の半導体装置の製造方法。 - 【請求項８】 半導体基板に形成した溝に第１の絶縁膜
が埋め込まれる素子分離領域を有する半導体装置の製造
方法であって、 前記半導体基板上に酸化膜，窒化膜をこの順に形成する
工程と、 前記フォトレジストを前記素子分離領域を除く素子領域
に形成する工程と、 前記フォトレジストをマスクとして前記窒化膜及び酸化
膜をエッチングする工程と、 前記フォトレジストを除去した後に前記窒化膜をマスク
として前記半導体基板をエッチングして前記溝を形成す
る工程と、 前記溝を前記第１の絶縁膜で埋め込む工程と、 前記第１の絶縁膜を前記窒化膜をストッパー層として化
学的機械的研磨法により平坦化し前記窒化膜を露出させ
る工程と、 前記窒化膜をマスクとして前記第１の絶縁膜をエッチン
グする工程と、 前記窒化膜を除去することにより、前記第１の絶縁膜の
表面の位置と前記素子領域表面の位置とをほぼ同じにす
る工程と、 前記半導体基板上にゲート絶縁膜，ゲート電極用の膜を
この順に形成する工程と、 異方性エッチングにより前記ゲート電極用の膜をゲート
電極にパターニングする工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項９】 窒化膜をマスクとして行う第１の絶縁膜
のエッチングは、ドライエッチングまたはウエットエッ
チングであることを特徴とする請求項８記載の半導体装
置の製造方法。 - 【請求項１０】 窒化膜をマスクとして第１の絶縁膜を
エッチングしたとき、エッチング後の前記第１の絶縁膜
の表面の位置は、前記窒化膜が除去された後の素子領域
表面の位置より高くなるようにすることを特徴とする請
求項８記載の半導体装置の製造方法。 - 【請求項１１】 半導体基板に形成した溝に第１の絶縁
膜が埋め込まれる素子分離領域を有する半導体装置の製
造方法であって、 前記半導体基板上に酸化膜，窒化膜をこの順に形成する
工程と、 前記第１のフォトレジストを前記素子分離領域を除く素
子領域に形成する工程と、 前記第１のフォトレジストをマスクとして前記窒化膜及
び酸化膜をエッチングする工程と、 前記第１のフォトレジストを除去した後に前記窒化膜を
マスクとして前記半導体基板をエッチングして前記溝を
形成する工程と、 前記溝を前記第１の絶縁膜で埋め込む工程と、 前記第１の絶縁膜を前記窒化膜をストッパー層として化
学的機械的研磨法により平坦化し前記窒化膜を露出させ
る工程と、 前記窒化膜を除去する工程と、 前記半導体基板上の特定の領域以外の領域をマスクして
前記特定の領域の前記第１の絶縁膜をエッチングするこ
とにより、前記特定の領域の前記第１の絶縁膜の表面の
位置を前記特定領域の素子領域表面の位置とほぼ同じに
する工程と、 前記半導体基板上にゲート絶縁膜，ゲート電極用の膜を
この順に形成する工程と、 異方性エッチングにより前記ゲート電極用の膜をゲート
電極にパターニングする工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項１２】 特定の領域は、複数のメモリーセルを
配置したメモリーセルアレイ領域であることを特徴とす
る請求項１１記載の半導体装置の製造方法。 - 【請求項１３】 特定の領域の第１の絶縁膜のエッチン
グは、ウエットエッチングであることを特徴とする請求
項１１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11191799A JP2001024055A (ja) | 1999-07-06 | 1999-07-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11191799A JP2001024055A (ja) | 1999-07-06 | 1999-07-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001024055A true JP2001024055A (ja) | 2001-01-26 |
Family
ID=16280739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11191799A Pending JP2001024055A (ja) | 1999-07-06 | 1999-07-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001024055A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100743630B1 (ko) | 2005-11-08 | 2007-07-27 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US7256100B2 (en) | 2001-08-16 | 2007-08-14 | Oki Electric Industry Co., Ltd. | Manufacturing method of semiconductor device having trench type element isolation |
| JP2008251800A (ja) * | 2007-03-30 | 2008-10-16 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法、及び半導体装置 |
| CN100444354C (zh) * | 2004-12-17 | 2008-12-17 | 尔必达存储器股份有限公司 | 制造半导体器件的方法 |
| JP2009283969A (ja) * | 2001-08-10 | 2009-12-03 | Siliconix Inc | トレンチゲート電極を有する金属−絶縁体−半導体デバイスの製造方法 |
-
1999
- 1999-07-06 JP JP11191799A patent/JP2001024055A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009283969A (ja) * | 2001-08-10 | 2009-12-03 | Siliconix Inc | トレンチゲート電極を有する金属−絶縁体−半導体デバイスの製造方法 |
| US7256100B2 (en) | 2001-08-16 | 2007-08-14 | Oki Electric Industry Co., Ltd. | Manufacturing method of semiconductor device having trench type element isolation |
| CN100444354C (zh) * | 2004-12-17 | 2008-12-17 | 尔必达存储器股份有限公司 | 制造半导体器件的方法 |
| KR100743630B1 (ko) | 2005-11-08 | 2007-07-27 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2008251800A (ja) * | 2007-03-30 | 2008-10-16 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法、及び半導体装置 |
| US8039358B2 (en) | 2007-03-30 | 2011-10-18 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device on which a plurality of types of transistors are mounted |
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| A131 | Notification of reasons for refusal |
Effective date: 20090526 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
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