JP2009277774A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板上の素子領域上にトレンチエッチマスクを形成する工程と、前記トレンチエッチマスクを用いて、前記半導体基板をエッチングすることで、第1の傾斜部を有する第1の溝を形成する工程と、前記トレンチエッチマスクの側壁と、前記第1の傾斜部の少なくとも一部を覆うサイドウォールスペーサーを形成する工程と、前記トレンチエッチマスクとサイドウォールスペーサーとを用いて、前記半導体基板をエッチングし、前記第1の傾斜部より急な第2の傾斜部を有する第2の溝を形成する工程を経ることで、第1の傾斜部と第2の傾斜部とから構成されるトレンチを形成することを特徴とする半導体装置の製造方法により上記課題を解決する。
【選択図】図1
Description
次に、フォトリソグラフィー技術によりフォトレジストパターン305を形成する(図5(b)参照)。
更に、フォトレジストパターン305をマスクにシリコン窒化膜303とシリコン酸化膜302をドライエッチングし、フォトレジストパターン305を除去する(図5(c)参照)。
更に、トレンチ306の内壁を熱酸化した後、CVD(Chemical Vapor Deposition)技術によりトレンチ306を埋めるようにシリコン酸化膜307を形成する(図5(e)参照)。
次に、CMP(Chemical Mechanical Polishing)技術にてトレンチ306の内部のみにシリコン酸化膜が残るようにシリコン酸化膜307研磨する。更に、ウェットエッチングにてシリコン窒化膜303とシリコン酸化膜302を除去することでSTI(素子分離領域)が形成される(図5(f)参照)。
その後、素子の閾値を合わせ込むためのイオン注入工程、熱酸化によるゲート絶縁膜308を形成する工程、ゲート電極309を形成する工程等を経てMOSトランジスタを形成する(図5(g)参照)。
半導体基板301上の全面にシリコン酸化膜302を形成し、続いてシリコン窒化膜303を形成する。フォトレジストパターンをマスクにシリコン窒化膜303とシリコン酸化膜302をドライエッチングし、フォトレジストパターンを除去する(図4(a)参照)。
次に、反応生成物311とシリコン窒化膜303とをマスクに、第1の溝のテーパー角より急な側面を有する第2の溝をエッチングにより形成する(図4(c))。第1の溝と第2の溝とでトレンチが得られる。
反応生成物311とシリコン窒化膜303とをマスクに半導体基板301に第2の溝をエッチングにより形成する際、反応生成物もエッチングにより除去されることがある。図4(d)中、312は反応生成物が除去された部位を意味する。
除去された部位では、第2の溝のテーパー角が望む角度より急となり、この部位に形成されるMOSトランジスタにハンプ特性を生じさせることになる。
加えて、反応生成物を堆積させる役割も有する第1の溝のエッチングと、反応生成物をマスクとする第2の溝のエッチングとは、エッチングの性質が異なる。そのため、エッチング装置内(チャンバー内)の状態を安定させるのは困難となり、エッチング特性が処理されるロット内で変化してしまう。その結果、形成されるトレンチの形状がロット内でばらつくという問題がある。
かくして本発明によれば、半導体基板上の素子領域上にトレンチエッチマスクを形成する工程と、
前記トレンチエッチマスクを用いて、前記半導体基板をエッチングすることで、第1の傾斜部を有する第1の溝を形成する工程と、
前記トレンチエッチマスクの側壁と、前記第1の傾斜部の少なくとも一部を覆うサイドウォールスペーサーを形成する工程と、
前記トレンチエッチマスクとサイドウォールスペーサーとを用いて、前記半導体基板をエッチングし、前記第1の傾斜部より急な第2の傾斜部を有する第2の溝を形成する工程を経ることで、
第1の傾斜部と第2の傾斜部とから構成されるトレンチを形成することを特徴とする半導体装置の製造方法が提供される。
前記トレンチが、その上部側から、緩い傾斜の第1の傾斜部と、第1の傾斜部の下部に形成された第1の傾斜部より急な傾斜の第2の傾斜部と、第2の傾斜の下部に形成された第2の傾斜部より緩い傾斜の第3の傾斜部とから構成される側壁を有することを特徴とする半導体装置が提供される。
更に、第2の溝の形成を別個の工程で製造されたサイドウォールスペーサーを使用して行うため、第1の溝の形成時に生じる反応生成物を使用する従来方法と比べて、トレンチの形状のバラツキを抑制できる。
また、第2の溝の底面部領域を下方に凸のラウンド形状を示すように形成すれば、トレンチ内部を絶縁膜で埋設した後のストレスをより緩和でき、その結果、絶縁膜の結晶欠陥の発生を抑制できる。
半導体基板上の素子領域上にトレンチエッチマスクが形成される。
本発明で使用できる半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、GaAs、InGaAs、ZnSe、GaN等の化合物半導体によるバルク基板が挙げられる。なかでもシリコン基板が好ましい。半導体基板は、内部を流れる電流量に多少が生ずるが、単結晶、多結晶又はアモルファスのいずれであってもよい。
次に、素子領域に形成される素子としては、トランジスタ、キャパシタ、抵抗等が挙げられる。本発明では、ゲート電極のエッジ部の電解集中を抑制できる観点から、素子には、トランジスタが含まれていることが好ましい。
トレンチエッチマスクは、公知のフォトリソグラフィー法及びエッチング法により形成できる。
第1の傾斜部の半導体基板の表面に対する角度(第1のテーパー角)は、ハンプ効果を低減する観点から、45°〜89°であることが好ましく、45°〜75°であることがより好ましく、45°〜60°であることが更に好ましい。
また、第1の溝は、一対の第1の傾斜部からなるV字型の形状を有していてもよく、一対の第1の傾斜部と、それら傾斜部と下端で接続する平坦部とからなる形状を有していてもよい。
上記工程により、第1の傾斜部と第2の傾斜部とから構成されるトレンチを形成できる。
ラウンド形状は、トレンチに埋め込まれる絶縁膜の結晶欠陥の発生を抑制する観点から、20〜100nmの曲率半径を有する形状であることが好ましい。より好ましい局率半径は、60〜100nmである。
更に、第3のテーパー角(半導体基板の表面方向に対する)は、トレンチに埋め込まれる絶縁膜の結晶欠陥の発生を抑制する観点から、45°〜75°であることが好ましく、45°〜60°であることがより好ましい。
まず、サイドウォールスペーサーを、例えばウェットエッチングにより除去する。
次に、トレンチ内を少なくとも埋め込む絶縁膜を半導体基板全面に形成する。絶縁膜の形成方法は、特に限定されず、CVD法が挙げられる。
次に、CMP法により半導体基板の表面とトレンチ内の絶縁膜の表面とがほぼ同一高さとなるように、トレンチエッチマスクとトレンチ内を埋め込む絶縁膜とを研磨する。研磨後、残存するトレンチエッチマスクを公知のエッチング方法により除去できる。
上記では、素子としてMOSトランジスタの形成例を示したが、キャパシタや抵抗等の他の素子も公知の方法により上記素子領域内に形成可能である。
以下、本発明の第1の実施例について図1(a)〜(g)を参照しつつ詳細に説明する。
まず、図1(a)に示すように、P型シリコン基板101上に熱酸化膜(SiO2膜)102を14nm程度形成し、その後、減圧CVD法により厚さ160nm程度のシリコン窒化膜(Si3N4膜)103を形成した。次に、図1(b)に示すように、フォトリソグラフィー技術により、所望のSTIパターンに応じたフォトレジストパターン104を形成した。
ここでは、シリコン窒化膜103b及びサイドウォールスペーサー107をマスクにしてエッチングしているため、従来のように傾斜部の角度が急になることが防止できた。
以上の工程を経ることで、第1の傾斜部と第2の傾斜部とから構成されるSTIを得た。
得られたSTIは、MOSトランジスタのハンプ特性を抑制するために重要となるトレンチ開口部の緩やかな第1の傾斜部の角度ゆらぎが低減されているので、トランジスタ特性の劣化を防止できる。
以下、本発明の第2の実施例について図2(a)〜(g)を参照しつつ詳細に説明する。実施例2は、サイドウォールスペーサーを第1の傾斜部の一部のみを被覆する場合の例である。
図2(c)までは、実施例1の図1(c)までと同様にして、シリコン基板上にSTIパターンを有する熱酸化膜202b及びシリコン窒化膜203bを形成した。図2(a)〜(c)中、201はP型シリコン基板、202は熱酸化膜、203はシリコン窒化膜、204はフォトレジストパターンを意味する。
その後、実施例1と同様の条件で、サイドウォールスペーサー207を形成した(図2(e))。形成されたサイドウォールスペーサー207の幅は15〜19nmであるため、第1の傾斜部205には、サイドウォールスペーサー207で覆われていない領域が存在する。
まず、シリコントレンチエッチを行う部分のシリコン基板表面に形成されている自然酸化膜をプラズマガスを使用してドライエッチングした。具体的なドライエッチングの条件は、圧力を4mTorr、ICP−RFパワーを600W、バイアスRFパワーを40W、ガス流量をCF4=45sccmとした。更にその後、第2の溝の側壁(第2の傾斜部)とシリコン基板平面とがなす角度(第2のテーパー角)が85°、第2の溝の深さが380nm、第2の溝の幅が25nmになるようにシリコン基板201を混合プラズマガスを使用してドライエッチングした。具体的なドライエッチングの条件は、圧力を35mTorr、プラズマを生成するためのトップRFパワーを750W、イオンを引き込む為のボトムRFパワーを180W、ガス流量をHBr:Cl2:O2=100:50:2sccmとした。
以上の工程を経ることで、第1の溝と第2の溝とから構成されるSTIを得た。
得られたSTIは、MOSトランジスタのハンプ特性を抑制するために重要となるトレンチ開口部の緩やかな傾斜の角度ゆらぎが低減されているので、トランジスタ特性の劣化を防止できる。
なお、図2(g)において、第2の溝の底部のラウンド形状の曲率半径は70nmであり、第2の傾斜部と下端でつながる第3の傾斜部のシリコン基板表面に対する角度(第3のテーパー角)は75°であった。
実施例2で得られたSTIを備えたシリコン基板を用いて、図6(a)〜(c)に示すMOSトランジスタを下記の手順で形成する。図6(a)は概略平面図、図6(b)は図6(a)のA−A’線の概略断面図、図6(c)は図6(a)のB−B’線の概略断面図である。
図2(g)に示すトレンチを埋め込むように、CVD技術によりシリコン基板全面にシリコン酸化膜を堆積する。次に、CMP技術にてトレンチ内のみにシリコン酸化膜が残るようにシリコン酸化膜を研磨する。更に、ウェットエッチングにてシリコン窒化膜203bとシリコン酸化膜202bを除去することでSTI208を形成する。
更に、ゲート電極210及びサイドウォールスペーサー211をマスクとして不純物をシリコン基板201に注入することで、ソース領域212及びドレイン領域213を形成する。
更に、全面をパッシベーション膜217で覆うことで、図6(a)〜(c)に示すMOSトランジスタが得られる。
このMOSトランジスタでは、図6(c)に示すように、トレンチ開口部の角度が緩いため、ゲート電極210のエッジ部で、ゲート電極から電界が集中することが防止できる。その結果、ハンプ特性のないMOSトランジスタを得ることができる。
102、102b、202、202b 熱酸化膜
103、103b、203、203b、303 シリコン窒化膜
104、204、305 フォトレジストパターン
105、205 第1の傾斜部
107、207 サイドウォールスペーサー
208 STI
209、308 ゲート絶縁膜
210、309 ゲート電極
211 サイドウォールスペーサー
212 ソース領域
213 ドレイン領域
214 層間膜
215 コンタクト
216 配線
217 パッシベーション膜
301 半導体基板
302、307 シリコン酸化膜
306 トレンチ
310 エッジ部
311 反応生成物
312 反応生成物が除去された部位
Claims (12)
- 半導体基板上の素子領域上にトレンチエッチマスクを形成する工程と、
前記トレンチエッチマスクを用いて、前記半導体基板をエッチングすることで、第1の傾斜部を有する第1の溝を形成する工程と、
前記トレンチエッチマスクの側壁と、前記第1の傾斜部の少なくとも一部を覆うサイドウォールスペーサーを形成する工程と、
前記トレンチエッチマスクとサイドウォールスペーサーとを用いて、前記半導体基板をエッチングし、前記第1の傾斜部より急な第2の傾斜部を有する第2の溝を形成する工程を経ることで、
第1の傾斜部と第2の傾斜部とから構成されるトレンチを形成することを特徴とする半導体装置の製造方法。 - 前記第1の傾斜部が、半導体基板表面に対して、45°〜89°の第1のテーパー角を有する請求項1に記載の半導体装置の製造方法。
- 前記第1の溝が、フロロカーボンガスを含むプラズマガスを用いて前記半導体基板をエッチングすることにより形成される請求項1又は2に記載の半導体装置の製造方法。
- 前記第2の溝が、Cl2、O2及びHBrを含む混合プラズマガスを用いて前記半導体基板をエッチングすることにより形成される請求項1〜3のいずれか1つに記載の半導体装置の製造方法。
- 前記サイドウォールスペーサーがシリコン酸化膜からなり、トレンチエッチマスクがシリコン窒化膜を含む請求項1〜4のいずれか1つに記載の半導体装置の製造方法.
- 前記サイドウォールスペーサーが、CVD法でシリコン酸化膜を堆積し、次いで、フロロカーボンガスを含むプラズマガスを用いてエッチバックすることにより形成される請求項1〜5のいずれか1つ記載の半導体装置の製造方法。
- 前記第2の傾斜部が、半導体基板表面に対して、70°〜90°の第2のテーパー角を有する請求項1〜6のいずれか1つに記載の半導体装置の製造方法。
- 前記第2の溝が、Cl2、O2及びHBrを含む混合プラズマガスを用いて半導体基板をエッチングすることにより形成される請求項1〜7のいずれか1つに記載の半導体装置の製造方法。
- 前記第2の溝が、前記第2の傾斜部と、前記第2の傾斜部と下端でつながり前記第2の傾斜部より緩い第3の傾斜部とを備え、前記第2の傾斜部と第3の傾斜部が、第2の溝の底面部領域で、下方に凸のラウンド形状を示すように形成される請求項1〜8のいずれか1つに記載の半導体装置の製造方法。
- 前記ラウンド形状が、20〜100nmの曲率半径を有する形状である請求項9に記載の半導体装置の製造方法。
- 前記第3の傾斜部が、半導体基板表面に対して、60°〜85°の第3のテーパー角を有する請求項9又は10に記載の半導体装置の製造方法。
- 半導体基板と、前記半導体基板内に形成されたトレンチを具備し、
前記トレンチが、その上部側から、緩い傾斜の第1の傾斜部と、第1の傾斜部の下部に形成された第1の傾斜部より急な傾斜の第2の傾斜部と、第2の傾斜の下部に形成された第2の傾斜部より緩い傾斜の第3の傾斜部とから構成される側壁を有することを特徴とする半導体装置。
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