JPH10214887A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH10214887A JPH10214887A JP1427997A JP1427997A JPH10214887A JP H10214887 A JPH10214887 A JP H10214887A JP 1427997 A JP1427997 A JP 1427997A JP 1427997 A JP1427997 A JP 1427997A JP H10214887 A JPH10214887 A JP H10214887A
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- groove
- silicon
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】トレンチ上部にテーパー形状を付けかつ十分な
加工寸法精度を持たせる。 【解決手段】シリコン半導体基板１０１上にパッド酸化
膜１０２を形成し、その上に窒化シリコン膜１０３を一
定膜厚成長し、パターニングした後全面にポリシリコン
膜を一定膜厚成長し、ポリシリコン膜のエッチバックと
Ｓｉトレンチエッチングを同一ドライエッチング条件に
て連続して行う。
加工寸法精度を持たせる。 【解決手段】シリコン半導体基板１０１上にパッド酸化
膜１０２を形成し、その上に窒化シリコン膜１０３を一
定膜厚成長し、パターニングした後全面にポリシリコン
膜を一定膜厚成長し、ポリシリコン膜のエッチバックと
Ｓｉトレンチエッチングを同一ドライエッチング条件に
て連続して行う。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に素子分離用のトレンチの形成方法に関す
るものである。
法に関し、特に素子分離用のトレンチの形成方法に関す
るものである。
【０００２】
【従来の技術】ＬＳＩデバイスでは、ＭＯＳトランジス
タ等の素子領域およひ素子分離領域の幅を微細化して高
密度化を実現している。現状では、素子分離領域の形成
方法として選択酸化法が主流である。しかしながら、設
計ルール０．２μｍ以下のデバイスでは選択酸化法によ
る素子分離は困難である。そこで選択酸化法に代わる
０．２μｍ以下対応の素子分離技術としてトレンチ
（溝）を用いた素子分離法が検討されている。トレンチ
を用いた素子分離法の大きな問題点の一つに側壁が垂直
な（上端部がほぼ直角の）トレンチを形成すると、素子
の端部（ゲート電極とトレンチのオーバーラップ部）に
おいて電界集中が起き、これによりＭＯＳトランジスタ
のしきい値電圧の変動を引き起こすということが知られ
ている。この問題を解決するために上端部に丸みを持た
せたり、深さ方向に幅が狭くなる順テーパー状の溝を形
成することが考えられる。このような技術としては、例
えば特開平３−５３５２１号公報に開示されている第１
の従来例がある。図５（ａ）に示すように、Ｓｉ基板１
の上に熱酸化膜８を成長させ、レジスト膜パターン４を
形成し、エッチングを行なって、図５（ｂ）に示すよう
に、熱酸化膜パターン８ａを形成する。次に、図５
（ｃ）に示すように、全面に酸化シリコン膜６を形成
し、ＣＨＦ3 ガスを利用した反応性イオンエッチングを
行なって、図５（ｄ）に示すように、熱酸化膜パターン
８ａの側壁にスペーサ６ａを形成する。次にＣＦ4 等の
フロロカーボン系のガスを使用してエッチング行ない溝
７を形成する。エッチングの進行につれてスペーサ６ａ
の幅が減少していくことを利用して所定のマスクパター
ンよりも微細でかつ順テーパー形状のトレンチ（溝）を
形成する。
タ等の素子領域およひ素子分離領域の幅を微細化して高
密度化を実現している。現状では、素子分離領域の形成
方法として選択酸化法が主流である。しかしながら、設
計ルール０．２μｍ以下のデバイスでは選択酸化法によ
る素子分離は困難である。そこで選択酸化法に代わる
０．２μｍ以下対応の素子分離技術としてトレンチ
（溝）を用いた素子分離法が検討されている。トレンチ
を用いた素子分離法の大きな問題点の一つに側壁が垂直
な（上端部がほぼ直角の）トレンチを形成すると、素子
の端部（ゲート電極とトレンチのオーバーラップ部）に
おいて電界集中が起き、これによりＭＯＳトランジスタ
のしきい値電圧の変動を引き起こすということが知られ
ている。この問題を解決するために上端部に丸みを持た
せたり、深さ方向に幅が狭くなる順テーパー状の溝を形
成することが考えられる。このような技術としては、例
えば特開平３−５３５２１号公報に開示されている第１
の従来例がある。図５（ａ）に示すように、Ｓｉ基板１
の上に熱酸化膜８を成長させ、レジスト膜パターン４を
形成し、エッチングを行なって、図５（ｂ）に示すよう
に、熱酸化膜パターン８ａを形成する。次に、図５
（ｃ）に示すように、全面に酸化シリコン膜６を形成
し、ＣＨＦ3 ガスを利用した反応性イオンエッチングを
行なって、図５（ｄ）に示すように、熱酸化膜パターン
８ａの側壁にスペーサ６ａを形成する。次にＣＦ4 等の
フロロカーボン系のガスを使用してエッチング行ない溝
７を形成する。エッチングの進行につれてスペーサ６ａ
の幅が減少していくことを利用して所定のマスクパター
ンよりも微細でかつ順テーパー形状のトレンチ（溝）を
形成する。
【０００３】また、特開平７−２３５５９０号公報に開
示されている第２の従来例では、図６（ａ）に示すよう
に、Ｓｉ基板１上にパッド酸化膜２、ポリシリコン膜３
−１、ＳｉＯ2 膜３−２を順次に形成し、開孔部５を有
するレジストパターン４をマスクにしてエッチングを行
なう。こうして形成されたＳｉＯ2 膜３−２等の３層膜
パターンの側壁に、図６（ｂ）に示すように、ＳｉＯ2
からなるスペーサ６ｂを形成する。次に、Ｃｌ2 と酸素
の混合ガス系を用いたＥＣＲエッチング装置により、エ
ッチングを行なう。このときスペーサ６b がスパッタさ
れながらＳｉ基板１がエッチングされるように条件設定
を行なう。第１の従来技術と同様にエッチングの進行に
つれてスペーサ６b が後退することを利用して所定のマ
スクパターンよりも微細でかつ肩部に丸いテーパーを有
する（順テーパー状）トレンチ（溝７a ）を形成してい
る。
示されている第２の従来例では、図６（ａ）に示すよう
に、Ｓｉ基板１上にパッド酸化膜２、ポリシリコン膜３
−１、ＳｉＯ2 膜３−２を順次に形成し、開孔部５を有
するレジストパターン４をマスクにしてエッチングを行
なう。こうして形成されたＳｉＯ2 膜３−２等の３層膜
パターンの側壁に、図６（ｂ）に示すように、ＳｉＯ2
からなるスペーサ６ｂを形成する。次に、Ｃｌ2 と酸素
の混合ガス系を用いたＥＣＲエッチング装置により、エ
ッチングを行なう。このときスペーサ６b がスパッタさ
れながらＳｉ基板１がエッチングされるように条件設定
を行なう。第１の従来技術と同様にエッチングの進行に
つれてスペーサ６b が後退することを利用して所定のマ
スクパターンよりも微細でかつ肩部に丸いテーパーを有
する（順テーパー状）トレンチ（溝７a ）を形成してい
る。
【０００４】
【発明が解決しようとする課題】しかしながら、この様
な従来の半導体装置の製造方法では、最上層がＳｉＯ2
からなるエッチングマスクの側壁にＳｉＯ2 からなるス
ペーサを形成してエッチング時にこのスペーサが後退す
ることを利用して順テーパー状のトレンチ（溝）を形成
するので、Ｓｉエッチング時の対酸化膜選択比を極端に
低下させなければならない。この時、マスクの酸化シリ
コン膜もエッチングされてしまい、エッチング生成物が
再付着して主にＳｉ，Ｏを含む厚いデポジション膜を形
成しつつエッチングが進行する。このためエッチングの
寸法制御性が悪くなる問題点がある。更に、このエッチ
ング生成物はエッチングチャンバ壁等へも付着して、処
理枚数の増加に伴いパーティクル（ごみ）発生源となる
問題点がある。また、特開平３−５３５２１号公報に明
記されている用に、マスクのＳｉＯ2 とスペーサのＳｉ
Ｏ2 はエッチング特性がほぼ同等であるため、マスクの
酸化シリコン膜を残したままスペーサが除去されるまで
エッチングを行なうことは困難であり、マスク寸法どう
りの溝を形成する技術に利用できない。
な従来の半導体装置の製造方法では、最上層がＳｉＯ2
からなるエッチングマスクの側壁にＳｉＯ2 からなるス
ペーサを形成してエッチング時にこのスペーサが後退す
ることを利用して順テーパー状のトレンチ（溝）を形成
するので、Ｓｉエッチング時の対酸化膜選択比を極端に
低下させなければならない。この時、マスクの酸化シリ
コン膜もエッチングされてしまい、エッチング生成物が
再付着して主にＳｉ，Ｏを含む厚いデポジション膜を形
成しつつエッチングが進行する。このためエッチングの
寸法制御性が悪くなる問題点がある。更に、このエッチ
ング生成物はエッチングチャンバ壁等へも付着して、処
理枚数の増加に伴いパーティクル（ごみ）発生源となる
問題点がある。また、特開平３−５３５２１号公報に明
記されている用に、マスクのＳｉＯ2 とスペーサのＳｉ
Ｏ2 はエッチング特性がほぼ同等であるため、マスクの
酸化シリコン膜を残したままスペーサが除去されるまで
エッチングを行なうことは困難であり、マスク寸法どう
りの溝を形成する技術に利用できない。
【０００５】本発明の目的は、少なくとも上端部で順テ
ーパー状の溝を加工寸法精度よく形成できる半導体装置
の製造方法を提供することにある。
ーパー状の溝を加工寸法精度よく形成できる半導体装置
の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明第１の半導体装置
の製造方法は、シリコン半導体基板の一主面を被覆して
酸化シリコン膜及び窒化シリコン膜を順次に形成して２
層膜を形成し、リソグラフィー法により前記２層膜をパ
ターニングする工程と、ポリシリコン膜を全面に堆積し
た後前記２層膜に対して選択的にシリコンをエッチング
する異方性エッチングを行なって前記ポリシリコン膜を
除去するとともに前記シリコン半導体基板に溝を形成す
る工程とを有しているというものである。
の製造方法は、シリコン半導体基板の一主面を被覆して
酸化シリコン膜及び窒化シリコン膜を順次に形成して２
層膜を形成し、リソグラフィー法により前記２層膜をパ
ターニングする工程と、ポリシリコン膜を全面に堆積し
た後前記２層膜に対して選択的にシリコンをエッチング
する異方性エッチングを行なって前記ポリシリコン膜を
除去するとともに前記シリコン半導体基板に溝を形成す
る工程とを有しているというものである。
【０００７】この場合、ポリシリコン膜はノンドープポ
リシリコン膜とし、異方性エッチングはＣｌ2 とＨＢｒ
の混合ガスを用いた高密度プラズマエッチングとするこ
とができる。
リシリコン膜とし、異方性エッチングはＣｌ2 とＨＢｒ
の混合ガスを用いた高密度プラズマエッチングとするこ
とができる。
【０００８】本発明第２の半導体装置の製造方法は、シ
リコン半導体基板の一主面を被覆して酸化シリコン膜及
び窒化シリコン膜を順次に形成して２層膜を形成し、リ
ソグラフィー法により前記２層膜をパターニングする工
程と、酸化シリコン系絶縁膜を全面に堆積し第１の異方
性エッチングを行なって前記２層膜パターンの側壁にス
ペーサを形成する工程と、前記スペーサ付き２層膜パタ
ーンをマスクにして第２の異方性エッチングを行なって
前記シリコン半導体基板に第１の溝を形成する工程と、
前記スペーサを除去した後第３の異方性エッチングを行
なって前記第１の溝上端の角のシリコンを優先的にスパ
ッタさせて第２の溝を形成する工程とを有しているとい
うものである。
リコン半導体基板の一主面を被覆して酸化シリコン膜及
び窒化シリコン膜を順次に形成して２層膜を形成し、リ
ソグラフィー法により前記２層膜をパターニングする工
程と、酸化シリコン系絶縁膜を全面に堆積し第１の異方
性エッチングを行なって前記２層膜パターンの側壁にス
ペーサを形成する工程と、前記スペーサ付き２層膜パタ
ーンをマスクにして第２の異方性エッチングを行なって
前記シリコン半導体基板に第１の溝を形成する工程と、
前記スペーサを除去した後第３の異方性エッチングを行
なって前記第１の溝上端の角のシリコンを優先的にスパ
ッタさせて第２の溝を形成する工程とを有しているとい
うものである。
【０００９】この場合、フッ酸系のウェットエッチング
によりスペーサを除去することができる。又、第３の異
方性エッチングはＡｒを含有するガスを用いたドライエ
ッチングとすることができる。
によりスペーサを除去することができる。又、第３の異
方性エッチングはＡｒを含有するガスを用いたドライエ
ッチングとすることができる。
【００１０】本発明の第１の半導体装置の製造方法で
は、ポリシリコン膜を異方性エッチングして２層膜パタ
ーンの表面が露出した段階では２層膜パターンの側壁に
ポリシリコンスペーサができているが、エッチングの進
行につれてそのスペーサが後退していくので上端部に丸
味のある溝を形成できる。選択比を十分大きくしておく
ことにより、スペーサがなくなる迄エッチングしても２
層膜が残った状態を維持できる。
は、ポリシリコン膜を異方性エッチングして２層膜パタ
ーンの表面が露出した段階では２層膜パターンの側壁に
ポリシリコンスペーサができているが、エッチングの進
行につれてそのスペーサが後退していくので上端部に丸
味のある溝を形成できる。選択比を十分大きくしておく
ことにより、スペーサがなくなる迄エッチングしても２
層膜が残った状態を維持できる。
【００１１】本発明の第２の半導体装置の製造方法で
は、第１の溝の上端の角を第３の異方性エッチングによ
り優先的に除去する（これはスパッタリングもしくはス
パッタリングが優位な反応性イオンエッチングにより可
能）ことにより順テーパー状の第２の溝を得る。
は、第１の溝の上端の角を第３の異方性エッチングによ
り優先的に除去する（これはスパッタリングもしくはス
パッタリングが優位な反応性イオンエッチングにより可
能）ことにより順テーパー状の第２の溝を得る。
【００１２】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。図１（ａ）〜（ｃ），図２
（ａ），（ｂ）は本発明の第１の実施の形態の半導体装
置の製造方法について説明するための工程順断面図であ
る。まず図１（ａ）に示すように、シリコン半導体基板
１０１表面にパッド酸化膜１０２を例えば２０ｎｍ形成
し、その上にＳｉＨ4 ガスを用いた減圧ＣＶＤ法にて窒
化シリコン膜１０３を例えば２００ｎｍ形成する。続い
て、ＫｒＦエキシマリソグラフィーを用いて幅０．２μ
ｍ程度の開口１０５を設けたレジストパターン１０４を
形成する。
図面を参照して説明する。図１（ａ）〜（ｃ），図２
（ａ），（ｂ）は本発明の第１の実施の形態の半導体装
置の製造方法について説明するための工程順断面図であ
る。まず図１（ａ）に示すように、シリコン半導体基板
１０１表面にパッド酸化膜１０２を例えば２０ｎｍ形成
し、その上にＳｉＨ4 ガスを用いた減圧ＣＶＤ法にて窒
化シリコン膜１０３を例えば２００ｎｍ形成する。続い
て、ＫｒＦエキシマリソグラフィーを用いて幅０．２μ
ｍ程度の開口１０５を設けたレジストパターン１０４を
形成する。
【００１３】次に、図１（ｂ）に示すようにレジストパ
ターン１０４をマスクとして窒化シリコン膜１０３及び
パッド酸化膜１０２を順次エッチングする。この時のエ
ッチング装置としては枚葉式平行平板型ＲＩＥ装置を用
い、エッチングガスとしてＣＦ4 ，ＣＨＦ3 の混合ガス
を用いた。次にレジストパターン１０４を除去した後、
図１（ｃ）に示すように全面にＳｉＨ4 ガスを減圧ＣＶ
Ｄ法にてポリシリコン膜１０５を例えば４０ｎｍ形成す
る。
ターン１０４をマスクとして窒化シリコン膜１０３及び
パッド酸化膜１０２を順次エッチングする。この時のエ
ッチング装置としては枚葉式平行平板型ＲＩＥ装置を用
い、エッチングガスとしてＣＦ4 ，ＣＨＦ3 の混合ガス
を用いた。次にレジストパターン１０４を除去した後、
図１（ｃ）に示すように全面にＳｉＨ4 ガスを減圧ＣＶ
Ｄ法にてポリシリコン膜１０５を例えば４０ｎｍ形成す
る。
【００１４】次に、高密度プラズマが得られるＩＣＰ
（誘導結合プラズマ）エッチング装置を用いＣｌ2 とＨ
Ｂｒの混合ガスプラズマにより全面エッチバックを行な
う。この時平坦部の多結晶シリコン膜が完全に除去され
た段階では図２（ａ）に示すようにポリシリコンでなる
スペーサ１０６ａが形成されシリコン半導体基板１０１
がわずかにエッチングされた形状になっている。
（誘導結合プラズマ）エッチング装置を用いＣｌ2 とＨ
Ｂｒの混合ガスプラズマにより全面エッチバックを行な
う。この時平坦部の多結晶シリコン膜が完全に除去され
た段階では図２（ａ）に示すようにポリシリコンでなる
スペーサ１０６ａが形成されシリコン半導体基板１０１
がわずかにエッチングされた形状になっている。
【００１５】引き続き同条件にてシリコン半導体基板の
エッチングを続けることによりスペーサ１０６ａが縦方
向及び横方向に後退するためシリコン半導体基板のエッ
チングされる領域上端部で順テーパー状の溝１０７が形
成される。溝上部の横方向への広がりはスペーサ１０６
ａが完全に除去されパッド酸化膜１０２及び窒化シリコ
ン膜１０３の側面が出た時点で停止するため、溝（Ｓｉ
トレンチ）１０７の上部の寸法はパッド酸化膜と窒化シ
リコン膜の２層膜の開口寸法と一致する。
エッチングを続けることによりスペーサ１０６ａが縦方
向及び横方向に後退するためシリコン半導体基板のエッ
チングされる領域上端部で順テーパー状の溝１０７が形
成される。溝上部の横方向への広がりはスペーサ１０６
ａが完全に除去されパッド酸化膜１０２及び窒化シリコ
ン膜１０３の側面が出た時点で停止するため、溝（Ｓｉ
トレンチ）１０７の上部の寸法はパッド酸化膜と窒化シ
リコン膜の２層膜の開口寸法と一致する。
【００１６】また、溝上部のテーパー角は多結晶シリコ
ン膜１０６の膜厚を変化させることで可能であり、トレ
ンチエッチング条件を同一にしてポリシリコン膜の膜厚
を変えることで容易にトレンチテーパー角の変更が可能
である。
ン膜１０６の膜厚を変化させることで可能であり、トレ
ンチエッチング条件を同一にしてポリシリコン膜の膜厚
を変えることで容易にトレンチテーパー角の変更が可能
である。
【００１７】なお、シリコン半導体基板のエッチング
は、スペーサ１０６ａが完全に除去されたあとに終了さ
せる。溝上部のテーパー角はスペーサ１０６ａの除去が
終了した時が最小で、その後もエッチングを続けると大
きく（側壁が垂直に近づく）なる。更に、ポリシリコン
膜のエッチレートはシリコン半導体基板（単結晶）以上
であり、ノンドープポリシリコン膜ではシリコン半導体
基板のそれとほぼ同じになる。従って、ポリシリコン膜
の厚さのみでなく、不純物濃度、パッド酸化膜と窒化シ
リコン膜の２層膜の厚さ、及びエッチング終点によって
溝の深さ、上部のテーパー角を制御できる。
は、スペーサ１０６ａが完全に除去されたあとに終了さ
せる。溝上部のテーパー角はスペーサ１０６ａの除去が
終了した時が最小で、その後もエッチングを続けると大
きく（側壁が垂直に近づく）なる。更に、ポリシリコン
膜のエッチレートはシリコン半導体基板（単結晶）以上
であり、ノンドープポリシリコン膜ではシリコン半導体
基板のそれとほぼ同じになる。従って、ポリシリコン膜
の厚さのみでなく、不純物濃度、パッド酸化膜と窒化シ
リコン膜の２層膜の厚さ、及びエッチング終点によって
溝の深さ、上部のテーパー角を制御できる。
【００１８】本実施の形態でノンドープポリシリコン膜
を用い、スペーサ１０６ａが完全に除去されたら速かに
エッチングを終了すると、深さ０．３５μｍ，上部のテ
ーパー角が約６０度の溝を形成することができた。
を用い、スペーサ１０６ａが完全に除去されたら速かに
エッチングを終了すると、深さ０．３５μｍ，上部のテ
ーパー角が約６０度の溝を形成することができた。
【００１９】次に本発明の第２の実施の形態について図
面を参照して説明する。図３（ａ）〜（ｃ），図４
（ａ）〜（ｃ）は本発明の第２の実施の形態の半導体装
置の製造方法について説明するための工程順断面図であ
る。
面を参照して説明する。図３（ａ）〜（ｃ），図４
（ａ）〜（ｃ）は本発明の第２の実施の形態の半導体装
置の製造方法について説明するための工程順断面図であ
る。
【００２０】図３（ａ）に示すように、まずシリコン半
導体基板２０１表面にパッド酸化膜２０２を例えば２０
ｎｍ形成し、その上にＳｉＨ4 ガスを用いた減圧ＣＶＤ
法にて窒化シリコン膜２０３を例えば２００ｎｍ形成す
る。続いて、ＫｒＦエキシマリソグラフィーを用いて幅
０．２μｍ程度の開口２０５を有するレジストパターン
２０４を形成する。
導体基板２０１表面にパッド酸化膜２０２を例えば２０
ｎｍ形成し、その上にＳｉＨ4 ガスを用いた減圧ＣＶＤ
法にて窒化シリコン膜２０３を例えば２００ｎｍ形成す
る。続いて、ＫｒＦエキシマリソグラフィーを用いて幅
０．２μｍ程度の開口２０５を有するレジストパターン
２０４を形成する。
【００２１】次に、図３（ｂ）に示すようにレジストパ
ターン２０４をマスクとして窒化シリコン膜２０３及び
パッド酸化膜２０２を順次エッチングする。この時のエ
ッチング装置としては枚葉式平行平板型ＲＩＥ装置を用
い、エッチングガスとしてＣＦ4 とＣＨＦ3 の混合ガス
を用いた。次にレジストパターン２０４を除去した後、
図３（ｃ）に示すように全面にＳｉＨ4 ガスを用いた常
圧ＣＶＤ法にてＢＰＳＧ膜を例えば４０ｎｍ形成した
後、上述の枚葉式平行平板型ＲＩＥ装置を用い、ＣＦ4
とＣＨＦ3 の混合ガスプラズマによりエッチバックを行
いＢＰＳＧ膜でなるスペーサ２０６ａを形成する。
ターン２０４をマスクとして窒化シリコン膜２０３及び
パッド酸化膜２０２を順次エッチングする。この時のエ
ッチング装置としては枚葉式平行平板型ＲＩＥ装置を用
い、エッチングガスとしてＣＦ4 とＣＨＦ3 の混合ガス
を用いた。次にレジストパターン２０４を除去した後、
図３（ｃ）に示すように全面にＳｉＨ4 ガスを用いた常
圧ＣＶＤ法にてＢＰＳＧ膜を例えば４０ｎｍ形成した
後、上述の枚葉式平行平板型ＲＩＥ装置を用い、ＣＦ4
とＣＨＦ3 の混合ガスプラズマによりエッチバックを行
いＢＰＳＧ膜でなるスペーサ２０６ａを形成する。
【００２２】次に、図４（ａ）に示すようにパッド酸化
膜／窒化シリコン膜の２層膜とスペーサ２０６ａをエッ
チングマスクとして高密度プラズマが得られるＩＣＰエ
ッチング装置を用いＣ１２とＨＢｒの混合ガスプラズマ
により異方性エッチングを行なって溝２０７を形成す
る。次に、図４（ｂ）に示すようにスペーサ２０６ａを
ＨＦ系溶液を用いて除去する。この時スペーサ２０６ａ
はＢＰＳＧ膜であるため熱酸化膜に比べエッチングレー
トが低い。例えば１：２００の希ＨＦ液ではＢＰＳＧの
エッチレートは熱酸化膜の約１／７である。従って、パ
ッド酸化膜２０２をほとんど後退させずにＢＰＳＧ膜か
らなるスペーサ２０６ａを除去することができる。
膜／窒化シリコン膜の２層膜とスペーサ２０６ａをエッ
チングマスクとして高密度プラズマが得られるＩＣＰエ
ッチング装置を用いＣ１２とＨＢｒの混合ガスプラズマ
により異方性エッチングを行なって溝２０７を形成す
る。次に、図４（ｂ）に示すようにスペーサ２０６ａを
ＨＦ系溶液を用いて除去する。この時スペーサ２０６ａ
はＢＰＳＧ膜であるため熱酸化膜に比べエッチングレー
トが低い。例えば１：２００の希ＨＦ液ではＢＰＳＧの
エッチレートは熱酸化膜の約１／７である。従って、パ
ッド酸化膜２０２をほとんど後退させずにＢＰＳＧ膜か
らなるスペーサ２０６ａを除去することができる。
【００２３】次に、Ａｒガスなどを用いたイオンエッチ
ングを行なう。パッド酸化膜と窒化シリコン膜の積層膜
パターンで覆われていないシリコン半導体基板表面の平
坦部に比較して溝２０７上端角部でスパッタレートが大
く優先的にエッチングが進行するので、図４（ｃ）に示
すように、上端部がテーパー状で上部で本来のマスク寸
法どうりの幅の溝２０７ａが形成される。このエッチン
グは、ＡｒガスにＣＦ4 などを混入した混合ガスを用い
スパッタリングが優位な反応性イオンエッチングを用い
てもよい。
ングを行なう。パッド酸化膜と窒化シリコン膜の積層膜
パターンで覆われていないシリコン半導体基板表面の平
坦部に比較して溝２０７上端角部でスパッタレートが大
く優先的にエッチングが進行するので、図４（ｃ）に示
すように、上端部がテーパー状で上部で本来のマスク寸
法どうりの幅の溝２０７ａが形成される。このエッチン
グは、ＡｒガスにＣＦ4 などを混入した混合ガスを用い
スパッタリングが優位な反応性イオンエッチングを用い
てもよい。
【００２４】
【発明の効果】以上説明したように本発明の第１の半導
体装置の製造方法は、トレンチエッチング用のマスクパ
ターン形成後、全面にポリシリコン膜を一定膜厚成長し
た後このポリシリコン膜の異方性エッチングとＳｉトレ
ンチエッチングを同一ドライエッチング条件にて連続し
て行うことにより、容易に上部にテーパー形状を有しか
つ溝上部の幅を本来のマスク寸法どうりに形成すること
が出来るという効果がある。
体装置の製造方法は、トレンチエッチング用のマスクパ
ターン形成後、全面にポリシリコン膜を一定膜厚成長し
た後このポリシリコン膜の異方性エッチングとＳｉトレ
ンチエッチングを同一ドライエッチング条件にて連続し
て行うことにより、容易に上部にテーパー形状を有しか
つ溝上部の幅を本来のマスク寸法どうりに形成すること
が出来るという効果がある。
【００２５】又、本発明第２の半導体装置の製造方法は
酸化シリコン膜と窒化シリコン膜の２層膜からなるマス
クパターンの側面に酸化シリコン系絶縁膜でなるスペー
サを形成した後、異方性のＳｉトレンチエッチングを行
いマスク寸法より狭い第１の溝を形成し、続いて酸化シ
リコン膜ウェットエッチングによりスペーサを除去しマ
スクに被覆されていないシリコン半導体基板の角部をド
ライエッチングすることにより上部にテーパー形状を有
しかつ上部の幅が本来のマスク寸法どうりの第２の溝を
形成することが出来るという効果がある。
酸化シリコン膜と窒化シリコン膜の２層膜からなるマス
クパターンの側面に酸化シリコン系絶縁膜でなるスペー
サを形成した後、異方性のＳｉトレンチエッチングを行
いマスク寸法より狭い第１の溝を形成し、続いて酸化シ
リコン膜ウェットエッチングによりスペーサを除去しマ
スクに被覆されていないシリコン半導体基板の角部をド
ライエッチングすることにより上部にテーパー形状を有
しかつ上部の幅が本来のマスク寸法どうりの第２の溝を
形成することが出来るという効果がある。
【００２６】以上において、形成した溝を素子分離領域
とするためには周知の工程（例えば、熱酸化及びＣＶＤ
法による酸化シリコン膜の堆積による溝の充填等）を追
加するのはいうまでもない。
とするためには周知の工程（例えば、熱酸化及びＣＶＤ
法による酸化シリコン膜の堆積による溝の充填等）を追
加するのはいうまでもない。
【図１】本発明の第１の実施の形態について説明するた
めの（ａ）〜（ｃ）に分図して示す工程順断面図。
めの（ａ）〜（ｃ）に分図して示す工程順断面図。
【図２】図１に続いて（ａ），（ｂ）に分図して示す工
程順断面図。
程順断面図。
【図３】本発明の第２の実施の形態について説明するた
めの（ａ）〜（ｃ）に分図して示す工程順断面図。
めの（ａ）〜（ｃ）に分図して示す工程順断面図。
【図４】図３に続いて（ａ）〜（ｃ）に分図して示す工
程順断面図。
程順断面図。
【図５】第１の従来例について説明するための（ａ）〜
（ｄ）に分図して示す工程順断面図。
（ｄ）に分図して示す工程順断面図。
【図６】第２の従来例について説明するための（ａ）〜
（ｃ）に分図して示す工程順断面図。
（ｃ）に分図して示す工程順断面図。
１，１０１，２０１ Ｓｉ基板（シリコン半導体基
板） ２，１０２，２０２ パッド酸化膜 ３−１ ポリシリコン膜 ３−２ ＳｉＯ2 膜 ４，１０４，２０４ レジストパターン ５，１０５ 開口部 ６ 酸化シリコン膜 ６ａ，６ｂ，６ｃ スペーサ ７，７ａ，１０７，２０７，２０７ａ 溝（トレン
チ） ８ 熱酸化膜 ８ａ，８ｂ 熱酸化膜パターン １０３，２０３ 窒化シリコン膜 １０６ ポリシリコン膜 １０６ａ，２０６ａ スペーサ
板） ２，１０２，２０２ パッド酸化膜 ３−１ ポリシリコン膜 ３−２ ＳｉＯ2 膜 ４，１０４，２０４ レジストパターン ５，１０５ 開口部 ６ 酸化シリコン膜 ６ａ，６ｂ，６ｃ スペーサ ７，７ａ，１０７，２０７，２０７ａ 溝（トレン
チ） ８ 熱酸化膜 ８ａ，８ｂ 熱酸化膜パターン １０３，２０３ 窒化シリコン膜 １０６ ポリシリコン膜 １０６ａ，２０６ａ スペーサ
Claims (5)
- 【請求項１】 シリコン半導体基板の一主面を被覆して
酸化シリコン膜及び窒化シリコン膜を順次に形成して２
層膜を形成し、リソグラフィー法により前記２層膜をパ
ターニングする工程と、ポリシリコン膜を全面に堆積し
た後前記２層膜に対して選択的にシリコンをエッチング
する異方性エッチングを行なって前記ポリシリコン膜を
除去するとともに前記シリコン半導体基板に溝を形成す
る工程とを有していることを特徴とする半導体装置の製
造方法。 - 【請求項２】 ポリシリコン膜はノンドープポリシリコ
ン膜であり、異方性エッチングはＣｌ2 とＨＢｒの混合
ガスを用いた高密度プラズマエッチングである請求項１
記載の半導体装置の製造方法。 - 【請求項３】 シリコン半導体基板の一主面を被覆して
酸化シリコン膜及び窒化シリコン膜を順次に形成して２
層膜を形成し、リソグラフィー法により前記２層膜をパ
ターニングする工程と、酸化シリコン系絶縁膜を全面に
堆積し第１の異方性エッチングを行なって前記２層膜パ
ターンの側壁にスペーサを形成する工程と、前記スペー
サ付き２層膜パターンをマスクにして第２の異方性エッ
チングを行なって前記シリコン半導体基板に第１の溝を
形成する工程と、前記スペーサを除去した後第３の異方
性エッチングを行なって前記第１の溝上端の角のシリコ
ンを優先的にスパッタさせて第２の溝を形成する工程と
を有していることを特徴とする半導体装置の製造方法。 - 【請求項４】 フッ酸系のウェットエッチングによりス
ペーサを除去する請求項３記載の半導体装置の製造方
法。 - 【請求項５】 第３の異方性エッチングはＡｒを含有す
るガスを用いたドライエッチングである請求項３又は４
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1427997A JPH10214887A (ja) | 1997-01-28 | 1997-01-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1427997A JPH10214887A (ja) | 1997-01-28 | 1997-01-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10214887A true JPH10214887A (ja) | 1998-08-11 |
Family
ID=11856660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1427997A Pending JPH10214887A (ja) | 1997-01-28 | 1997-01-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10214887A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100469763B1 (ko) * | 2003-02-03 | 2005-02-02 | 매그나칩 반도체 유한회사 | 반도체 소자의 소자 분리막 형성 방법 |
| JP2009277774A (ja) * | 2008-05-13 | 2009-11-26 | Sharp Corp | 半導体装置及びその製造方法 |
-
1997
- 1997-01-28 JP JP1427997A patent/JPH10214887A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100469763B1 (ko) * | 2003-02-03 | 2005-02-02 | 매그나칩 반도체 유한회사 | 반도체 소자의 소자 분리막 형성 방법 |
| JP2009277774A (ja) * | 2008-05-13 | 2009-11-26 | Sharp Corp | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7696045B2 (en) | Method of manufacturing semiconductor device | |
| US8587070B2 (en) | Method of forming a semiconductor structure | |
| JP3024317B2 (ja) | 半導体装置の製造方法 | |
| US5262346A (en) | Nitride polish stop for forming SOI wafers | |
| JP3087685B2 (ja) | 半導体装置の製造方法 | |
| JP3252780B2 (ja) | シリコン層のエッチング方法 | |
| JP2006190947A (ja) | リセスゲート及びそれを備えた半導体装置の製造方法 | |
| US6159822A (en) | Self-planarized shallow trench isolation | |
| JP2720785B2 (ja) | 半導体装置の製造方法 | |
| US20040018695A1 (en) | Methods of forming trench isolation within a semiconductor substrate | |
| JPH1070104A (ja) | ドライエッチング方法 | |
| JP3891087B2 (ja) | ポリシリコンエッチング方法 | |
| US7339253B2 (en) | Retrograde trench isolation structures | |
| JPH11150180A (ja) | 半導体装置の製造方法 | |
| JPH10214887A (ja) | 半導体装置の製造方法 | |
| JP2906997B2 (ja) | 半導体装置の製造方法 | |
| JP2001127039A (ja) | 半導体装置の製造方法 | |
| CN112786436A (zh) | 半导体结构及其形成方法 | |
| KR20070074175A (ko) | 반도체소자의 스토리지노드콘택 형성 방법 | |
| JP2002184856A (ja) | 半導体素子の分離方法 | |
| JPH11330045A (ja) | 酸化膜及びシリコン層の積層膜のエッチング方法 | |
| KR100923760B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100587059B1 (ko) | 다마신공정을 이용한 게이트 형성방법 | |
| US20020076653A1 (en) | Novel method to planarize semiconductor surface | |
| JPH0422021B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001017 |