JPS63226922A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63226922A JPS63226922A JP5997187A JP5997187A JPS63226922A JP S63226922 A JPS63226922 A JP S63226922A JP 5997187 A JP5997187 A JP 5997187A JP 5997187 A JP5997187 A JP 5997187A JP S63226922 A JPS63226922 A JP S63226922A
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- implantation
- ions
- implanted
- ion implantation
- ion
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、自己整合（セルファライン）型電界効果形ト
ランジスタ（ＦＥＴ）のソース・ドレイン領域形成のイ
オン注入を角度を変えて２回行うことにより、ＦＥＴ特
性が対称になるようにしたものである。
ランジスタ（ＦＥＴ）のソース・ドレイン領域形成のイ
オン注入を角度を変えて２回行うことにより、ＦＥＴ特
性が対称になるようにしたものである。
本発明は半導体装置の製造方法、特にセルファライン型
ＦＥＴのソース・ドレイン領域のためのイオン注入方法
に関する。
ＦＥＴのソース・ドレイン領域のためのイオン注入方法
に関する。
現在、コンピュータ等の高速化を図るために、集積回路
等の高速化が重要な課題の一つとなっている。そのため
には、ＦＥＴ構成の集積回路の場合、ＦＥＴ０高ｇｍ化
、高集積化が望まれている。
等の高速化が重要な課題の一つとなっている。そのため
には、ＦＥＴ構成の集積回路の場合、ＦＥＴ０高ｇｍ化
、高集積化が望まれている。
従来のセルファライン型ＦＥＴのソース・ドレイン領域
形成時のイオン注入方法は第３図に示され、図中、１は
半導体基板、２はチャンネル層、３はゲート電極、４は
イオンビームを遮るマスク（例えばホトレジスト）、５
は注入イオン、６はドレイン注入層、７はソース注入層
である。このイオン注入は、ゲート電極３とマスク４を
マスクにしてゲート電極の両側にソース・ドレイン注入
層を形成するので、セルファライン型と呼称されるもの
である。
形成時のイオン注入方法は第３図に示され、図中、１は
半導体基板、２はチャンネル層、３はゲート電極、４は
イオンビームを遮るマスク（例えばホトレジスト）、５
は注入イオン、６はドレイン注入層、７はソース注入層
である。このイオン注入は、ゲート電極３とマスク４を
マスクにしてゲート電極の両側にソース・ドレイン注入
層を形成するので、セルファライン型と呼称されるもの
である。
図示のように、従来のイオン注入方法では、面チャネリ
ングを防ぐため半導体基板に対し＋７゜の角度で注入し
ている。これをやや詳しく説明すると、半導体基板１の
結晶をみると結晶が密な部分と粗の部分とがあり、イオ
ンを基板面に垂直に注入すると結晶の密な部分ではイオ
ンが入り難く浅くしか注入されないが、粗な部分ではイ
オンが入り易く深（まで注入される。その結果、イオン
注入の深さにバラツキがあり、量産においては均一性が
損なわれ再現性が悪いので、前記した如くイオンを半導
体基板に対し＋７°の角度で注入する。なお図において
、７°の角度は説明のため誇張して示される。
ングを防ぐため半導体基板に対し＋７゜の角度で注入し
ている。これをやや詳しく説明すると、半導体基板１の
結晶をみると結晶が密な部分と粗の部分とがあり、イオ
ンを基板面に垂直に注入すると結晶の密な部分ではイオ
ンが入り難く浅くしか注入されないが、粗な部分ではイ
オンが入り易く深（まで注入される。その結果、イオン
注入の深さにバラツキがあり、量産においては均一性が
損なわれ再現性が悪いので、前記した如くイオンを半導
体基板に対し＋７°の角度で注入する。なお図において
、７°の角度は説明のため誇張して示される。
従来の一例では例えばシリコン（Ｓｉ）イオンを注入す
る場合、１５０ ＫｅＶの注入エネルギー、注入ドーズ
量１．８Ｘ１０” ｃｍ −”で２分間イオン注入した
。
る場合、１５０ ＫｅＶの注入エネルギー、注入ドーズ
量１．８Ｘ１０” ｃｍ −”で２分間イオン注入した
。
従来のイオン注入方法では＋７°の角度で注入されるた
めに、ゲート電極の影となる部分の注入量が実効的に小
さくなり、第３図を見るとソース注入層７とドレイン注
入層８は点線で示す如（対称的であるべきところ、実線
で示す如く電極３に対して右にずれた状態で形成される
。その結果ソース抵抗とドレイン抵抗が同一でなくなる
。ＦＥＴのｇｌｌを上げる為にはソース抵抗が小さい方
がよいので、ゲート電極の影となる方をドレイン領域と
すればよいのであるが、それでは集積回路等でソース・
ドレインの方向が制約され、高集積設計の妨げになると
いう問題を生じていた。
めに、ゲート電極の影となる部分の注入量が実効的に小
さくなり、第３図を見るとソース注入層７とドレイン注
入層８は点線で示す如（対称的であるべきところ、実線
で示す如く電極３に対して右にずれた状態で形成される
。その結果ソース抵抗とドレイン抵抗が同一でなくなる
。ＦＥＴのｇｌｌを上げる為にはソース抵抗が小さい方
がよいので、ゲート電極の影となる方をドレイン領域と
すればよいのであるが、それでは集積回路等でソース・
ドレインの方向が制約され、高集積設計の妨げになると
いう問題を生じていた。
本発明はこのような点にかんがみて創作されたもので、
半導体基板に対しである角度でイオンを注入する場合に
、ゲート電極の影になる部分があっても上記した問題点
を解決する方法を提供することを目的とする。
半導体基板に対しである角度でイオンを注入する場合に
、ゲート電極の影になる部分があっても上記した問題点
を解決する方法を提供することを目的とする。
Ｃ問題点を解決するための手段〕
第１図は本発明実施例の図で、その（ａ）は本発明によ
る１回目のイオン注入、第１図（ｂ）は２回目のイオン
注入、第１図（Ｃ１はイオン注入後の基板ｌの断面を示
す図で、図中、■は半導体基板、２はチャネル層、３は
ゲート電極、４はイオンビームを遮るマスク、５は注入
イオン、６はドレイン注入層、７はソース注入層である
。
る１回目のイオン注入、第１図（ｂ）は２回目のイオン
注入、第１図（Ｃ１はイオン注入後の基板ｌの断面を示
す図で、図中、■は半導体基板、２はチャネル層、３は
ゲート電極、４はイオンビームを遮るマスク、５は注入
イオン、６はドレイン注入層、７はソース注入層である
。
本発明においては、第１図（ａ）と（ｂ）に示されるよ
うに、イオン注入は角度の異なる２回の注入からなるも
のである。
うに、イオン注入は角度の異なる２回の注入からなるも
のである。
本発明の注入方法によれば、１回目のイオン注入におい
てゲート電極の影になった部分は２回目のイオン注入で
は逆に陽の部分となり、ソース注入層とドレイン注入層
とにおいて、ゲート電極の影の部分が互にうち消された
状態になりそれぞれに等量のイオンが注入されるので、
形成されるソース領域とドレイン領域とが第１図（Ｃ）
に示される如く同一になり、その結果ソース・ドレイン
抵抗、ソース・ドレイン耐圧が同一になる。
てゲート電極の影になった部分は２回目のイオン注入で
は逆に陽の部分となり、ソース注入層とドレイン注入層
とにおいて、ゲート電極の影の部分が互にうち消された
状態になりそれぞれに等量のイオンが注入されるので、
形成されるソース領域とドレイン領域とが第１図（Ｃ）
に示される如く同一になり、その結果ソース・ドレイン
抵抗、ソース・ドレイン耐圧が同一になる。
以下、図面を参照して本発明実施例を詳細に説明する。
再び第１図に戻ると、Ｓｉイオン注入において、１回目
のイオン注入は同図（ａｌに示される如く、半導体基板
１をイオン注入方向に対し＋７°傾けて、１５０ Ｋｅ
ｖの注入エネルギー、注入ドーズ量０．９×１ＱＩ３ｃ
輸−寡で１分注入する。この１回目のイオン注入で作ら
れるソース注入層７とドレイン注入層６とは第１図（ａ
）に実線で示す。
のイオン注入は同図（ａｌに示される如く、半導体基板
１をイオン注入方向に対し＋７°傾けて、１５０ Ｋｅ
ｖの注入エネルギー、注入ドーズ量０．９×１ＱＩ３ｃ
輸−寡で１分注入する。この１回目のイオン注入で作ら
れるソース注入層７とドレイン注入層６とは第１図（ａ
）に実線で示す。
次に、第１図（ｂ）に示される如く、半導体基板１をイ
オン注入方向に対して−７°傾け、１５０ ＫｅＶの注
入エネルギー、注入ドーズ量０．９ ＸＩＯ” ｃｍ−
”で１分注入する。このとき作られるソース注入層７、
ドレイン注入層６は第１図（ｂｌに点線で示す。
オン注入方向に対して−７°傾け、１５０ ＫｅＶの注
入エネルギー、注入ドーズ量０．９ ＸＩＯ” ｃｍ−
”で１分注入する。このとき作られるソース注入層７、
ドレイン注入層６は第１図（ｂｌに点線で示す。
かかる方法によって形成されるソース注入層７とドレイ
ン注入層６とは第１図（Ｃ）に示される如く全く対称的
である。
ン注入層６とは第１図（Ｃ）に示される如く全く対称的
である。
第２図は本発明のイオン注入方法をＧａＡｓＭ Ｅ Ｓ
（金属−半導体’）ＦＥＴに適した実施例である。
（金属−半導体’）ＦＥＴに適した実施例である。
図中、８はＧａＡｓ半絶縁性基板、９はチャネル層、１
０はゲート電極、１１はドレイン注入層、１２はソース
注入層である。この実施例によれば、面チャネリングを
防止し、かつソース・ドレイン抵抗、ソース・ドレイン
耐圧を同一にできるという効果がある。
０はゲート電極、１１はドレイン注入層、１２はソース
注入層である。この実施例によれば、面チャネリングを
防止し、かつソース・ドレイン抵抗、ソース・ドレイン
耐圧を同一にできるという効果がある。
以上述べてきたように本発明によれば半分ずつ２回に分
けて角度を変えてイオン注入を行えば、ソース・ドレイ
ン抵抗、ソース・ドレイン耐圧が同一にできることから
、面チャネリングを防ぎ、なをかつ特性の対称なＦＥＴ
を得ることができる。
けて角度を変えてイオン注入を行えば、ソース・ドレイ
ン抵抗、ソース・ドレイン耐圧が同一にできることから
、面チャネリングを防ぎ、なをかつ特性の対称なＦＥＴ
を得ることができる。
第１図は本発明実施例、の図で、その（ａ）と（ｂ）は
それぞれ１回目と２回目のイオン注入を示す図、その（
Ｃ１は本発明によるイオン注入の結果を示す図、第２図
は本発明方法で形成されたＧａＡｓＭＥＳＦＥＴ断面図
、 第３図は従来例の図である。 第１図〜第３図において、 １は半導体基板、 ２はチャネル層、 ３はゲート電極、 ４はマスク、 ５は注入イオン、 ６はドレイン注入層、 ７はソース注入層、 ８はＧａＡｓ半絶縁性基板、 ９はチャネル層、 １０はゲート電極、 １１はドレイン注入層、 １２はソース注入層である。
それぞれ１回目と２回目のイオン注入を示す図、その（
Ｃ１は本発明によるイオン注入の結果を示す図、第２図
は本発明方法で形成されたＧａＡｓＭＥＳＦＥＴ断面図
、 第３図は従来例の図である。 第１図〜第３図において、 １は半導体基板、 ２はチャネル層、 ３はゲート電極、 ４はマスク、 ５は注入イオン、 ６はドレイン注入層、 ７はソース注入層、 ８はＧａＡｓ半絶縁性基板、 ９はチャネル層、 １０はゲート電極、 １１はドレイン注入層、 １２はソース注入層である。
Claims (1)
- 【特許請求の範囲】 セルフアライン型電界効果形トランジスタの形成におい
て一導電型のイオン注入を行いソース・ドレイン領域を
形成するときに、ゲート電極形成後、 全ドーズ量の半分を基板表面に垂直な方向に対し一方向
側に所定の角度回転した方向で注入し、残り半分を他方
側に同じ角度回転した方向で注入することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5997187A JPS63226922A (ja) | 1987-03-17 | 1987-03-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5997187A JPS63226922A (ja) | 1987-03-17 | 1987-03-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63226922A true JPS63226922A (ja) | 1988-09-21 |
Family
ID=13128565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5997187A Pending JPS63226922A (ja) | 1987-03-17 | 1987-03-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63226922A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2304997A (en) * | 1995-09-12 | 1997-03-26 | Mitsubishi Electric Corp | Field effect transistor with a self aligned gate |
| JP2004517469A (ja) * | 2000-10-30 | 2004-06-10 | バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド | 非平行なイオンビームで行う複モードのイオン注入 |
| JP2008515243A (ja) * | 2004-10-01 | 2008-05-08 | テキサス インスツルメンツ インコーポレイテッド | 基板傾斜を用いた半導体ドーピング |
-
1987
- 1987-03-17 JP JP5997187A patent/JPS63226922A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2304997A (en) * | 1995-09-12 | 1997-03-26 | Mitsubishi Electric Corp | Field effect transistor with a self aligned gate |
| GB2304997B (en) * | 1995-09-12 | 1997-09-10 | Mitsubishi Electric Corp | Method of fabricating semiconductor device |
| US5728611A (en) * | 1995-09-12 | 1998-03-17 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating semiconductor device |
| JP2004517469A (ja) * | 2000-10-30 | 2004-06-10 | バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド | 非平行なイオンビームで行う複モードのイオン注入 |
| USRE41214E1 (en) | 2000-10-30 | 2010-04-13 | Varian Semmiconductor Equipment Associates, Inc. | Bi mode ion implantation with non-parallel ion beams |
| JP2008515243A (ja) * | 2004-10-01 | 2008-05-08 | テキサス インスツルメンツ インコーポレイテッド | 基板傾斜を用いた半導体ドーピング |
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