JPH0462937A - 化合物半導体素子の電極製造方法 - Google Patents
化合物半導体素子の電極製造方法Info
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- JPH0462937A JPH0462937A JP17426790A JP17426790A JPH0462937A JP H0462937 A JPH0462937 A JP H0462937A JP 17426790 A JP17426790 A JP 17426790A JP 17426790 A JP17426790 A JP 17426790A JP H0462937 A JPH0462937 A JP H0462937A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、化合物半導体のショットキ接合電界効果トラ
ンジスタ（ＭＥＳ ＦＥＴ）の製造方法に関するもの
で、特に配線への接続性のよいゲート電極の製造方法に
関するものである。
ンジスタ（ＭＥＳ ＦＥＴ）の製造方法に関するもの
で、特に配線への接続性のよいゲート電極の製造方法に
関するものである。
〈従来の技術〉
ＧａＡｓを中心とするＩＩＩ−Ｖ族化合物半導体のなか
で直接遷移型の化合物半導体は、その電子移動度が高い
ので高速−超高周波デパイヌの発表がされている、なか
でも電界効果型トランジスタＣＦＥＴ）のデバイヌは製
品化されている。
で直接遷移型の化合物半導体は、その電子移動度が高い
ので高速−超高周波デパイヌの発表がされている、なか
でも電界効果型トランジスタＣＦＥＴ）のデバイヌは製
品化されている。
−船釣に使用されているＧａＡｓ等の■−Ｖ族化合物半
導体では、従来からその表面に安定した絶縁薄膜を形成
することが困難であったこと、金属との接合で極めて安
定なショットキ接合を形成できることから、化合物半導
体ＦＥＴは、金属半導体ＦＥＴ （ＭＥＳＦＥＴ ）の
構成で製造されている。
導体では、従来からその表面に安定した絶縁薄膜を形成
することが困難であったこと、金属との接合で極めて安
定なショットキ接合を形成できることから、化合物半導
体ＦＥＴは、金属半導体ＦＥＴ （ＭＥＳＦＥＴ ）の
構成で製造されている。
このＭＥＳＦＥＴのゲート電極には、一般にはＧａＡｓ
などの化合物半導体との密着性が優れ、かつ、ショット
キ接合が比較的安定したＡ４ Ｔ’を等の金属材料が用
いられている。捷だ、最近ではタングステンシリサイド
（ＷＳｉ）、窒化クングヌテン（ＷＮ）等のＷ系合金が
、ＡｉやＴｉより耐熱性が優れ、自己整合（セルフ・ア
ライン）ゲートに用いることができるので、多用される
ようになっている。
などの化合物半導体との密着性が優れ、かつ、ショット
キ接合が比較的安定したＡ４ Ｔ’を等の金属材料が用
いられている。捷だ、最近ではタングステンシリサイド
（ＷＳｉ）、窒化クングヌテン（ＷＮ）等のＷ系合金が
、ＡｉやＴｉより耐熱性が優れ、自己整合（セルフ・ア
ライン）ゲートに用いることができるので、多用される
ようになっている。
更に、上記ゲート電極との接続、及び、その他ＭＥＳＦ
ＥＴの配線材料には、Ｔｉ／Ｐｔ／Ａｕ やＴｉ／Ａｕ
などの積層材料やＡｌやＷ等が用いられている。
ＥＴの配線材料には、Ｔｉ／Ｐｔ／Ａｕ やＴｉ／Ａｕ
などの積層材料やＡｌやＷ等が用いられている。
〈発明が解決しようとする課題〉
しかし、以上で説明したｌ？やＷ、Ｗ合金等は、このよ
うな半導体製品の製造プロセスで、しばしば曝される酸
素やフッ素等の元素と化学的に活性なためその配線材料
の表面に高抵抗の化合物層ができやすいという問題があ
った。また、このような高抵抗層は通常の化学的エツチ
ング処理では容易に除去できないという難点もある。従
って、ゲート電極にＡｆｆ、Ｗ 又はＷ合金等を用い
て形成した上に絶縁膜を被覆し、更に、ＣＦ４ガスなど
のりアクティブイオンエツチング（ＲＩＥ）法でコンタ
クトホールを形成して、通常のＴｉ／Ａｕ等の配線を形
成しても、そのゲート電極との接続部で導通不良になり
ＦＥＴ特性不良、ＩＣの歩留り低下をきたすことがあっ
た。
うな半導体製品の製造プロセスで、しばしば曝される酸
素やフッ素等の元素と化学的に活性なためその配線材料
の表面に高抵抗の化合物層ができやすいという問題があ
った。また、このような高抵抗層は通常の化学的エツチ
ング処理では容易に除去できないという難点もある。従
って、ゲート電極にＡｆｆ、Ｗ 又はＷ合金等を用い
て形成した上に絶縁膜を被覆し、更に、ＣＦ４ガスなど
のりアクティブイオンエツチング（ＲＩＥ）法でコンタ
クトホールを形成して、通常のＴｉ／Ａｕ等の配線を形
成しても、そのゲート電極との接続部で導通不良になり
ＦＥＴ特性不良、ＩＣの歩留り低下をきたすことがあっ
た。
以上の欠陥を、例えばオージェ（Ａｕｇｅｒ）電子分光
法による元素分析で調べると、ゲートのＡｉと配線のＴ
ｉ の界面に極めて高濃度の酸素又はフッ素が検出さ
れている。このような分析の結果から、前記のような接
続部の導通不良はＲＩＥ工程でＡＩ！の表面に付着した
酸素又はフッ素により生成されたＡｌ２Ｏ３又は Ａ
Ｉ Ｆ ３の膜によると考えることができる。
法による元素分析で調べると、ゲートのＡｉと配線のＴ
ｉ の界面に極めて高濃度の酸素又はフッ素が検出さ
れている。このような分析の結果から、前記のような接
続部の導通不良はＲＩＥ工程でＡＩ！の表面に付着した
酸素又はフッ素により生成されたＡｌ２Ｏ３又は Ａ
Ｉ Ｆ ３の膜によると考えることができる。
で逆スパツタ又は真空中やＨ２などの還元性雰囲気中で
熱処理して、Ａｌ２Ｏ３やＡｌＦ３ 等の高抵抗層を除
去する方法がとられていた。
熱処理して、Ａｌ２Ｏ３やＡｌＦ３ 等の高抵抗層を除
去する方法がとられていた。
しかし、上記の逆スパツタの方法は、接続部以外にもダ
メージを与えて素子の電気的特性を変える等で問題が生
じるので、その工程の後、特性を回復させる熱処理工程
を設ける必要があり、又、還元性雰囲気中の熱処理と共
に工程を複雑化させるという問題があった。
メージを与えて素子の電気的特性を変える等で問題が生
じるので、その工程の後、特性を回復させる熱処理工程
を設ける必要があり、又、還元性雰囲気中の熱処理と共
に工程を複雑化させるという問題があった。
一方、前記のゲート電極上にＴｉ／Ｐｔ／Ａｕ等の配線
を形成した後、酸素やフッ素をＴｉ 層内に拡散させ
ることで高抵抗層を除去することもできるが、このとき
４００℃程度の熱処理が必要になり、この熱処理でオー
ミック電極の電気的特性を損ないＭＥＳＦＥＴの特性を
劣化させることになった。
を形成した後、酸素やフッ素をＴｉ 層内に拡散させ
ることで高抵抗層を除去することもできるが、このとき
４００℃程度の熱処理が必要になり、この熱処理でオー
ミック電極の電気的特性を損ないＭＥＳＦＥＴの特性を
劣化させることになった。
本発明は、以上で説明した従来の化合物半導体のＭＥＳ
ＦＥＴにおけるグー１−電極と配線との接続の問題を解
消する、ゲート電極の構成とその製造方法を提供するこ
とを目的としている。
ＦＥＴにおけるグー１−電極と配線との接続の問題を解
消する、ゲート電極の構成とその製造方法を提供するこ
とを目的としている。
く課題を解決するための手段〉
以上で説明した化合物半導体のＭＥＳＦＥＴにおけるゲ
ート電極の問題を解消する本発明の方法は、従来のよう
にＡｌ、Ｗ又はＷ系合金等を、真空中で堆積し、その真
空を維持して、引続きニッケ／ｖ（Ｎｉ）又は白金（Ｐ
ｔ） などの薄膜を堆積する。このＮｉ 又はｐｔ
の薄膜の膜厚は、２ｎｍかした基板表面に、５ｉＯｚ又
はＳｉ３Ｎ４の層間絶縁膜を形成する。形成した層間絶
縁膜にＲＩＥによるコンタクトホールの形成と、純水に
よる洗浄でＮｉ 又１ｄＰｔｉ膜上の酸化物又はフッ化
物の残しを除去した後、通常のＴ ｉ／Ｐ ｔ／Ａｕ、
Ａｉ又はＷ等から選択した材料で配線を形成するもの
である。このとき配線との接続部での導通不良は少々く
なり僅かに残った高抵抗層も低温での熱処理により、容
易に消滅させることができるので、高抵抗層による導通
不良を大幅に低減することができた。
ート電極の問題を解消する本発明の方法は、従来のよう
にＡｌ、Ｗ又はＷ系合金等を、真空中で堆積し、その真
空を維持して、引続きニッケ／ｖ（Ｎｉ）又は白金（Ｐ
ｔ） などの薄膜を堆積する。このＮｉ 又はｐｔ
の薄膜の膜厚は、２ｎｍかした基板表面に、５ｉＯｚ又
はＳｉ３Ｎ４の層間絶縁膜を形成する。形成した層間絶
縁膜にＲＩＥによるコンタクトホールの形成と、純水に
よる洗浄でＮｉ 又１ｄＰｔｉ膜上の酸化物又はフッ化
物の残しを除去した後、通常のＴ ｉ／Ｐ ｔ／Ａｕ、
Ａｉ又はＷ等から選択した材料で配線を形成するもの
である。このとき配線との接続部での導通不良は少々く
なり僅かに残った高抵抗層も低温での熱処理により、容
易に消滅させることができるので、高抵抗層による導通
不良を大幅に低減することができた。
〈作 用〉
などの薄膜で被覆しているので、ＲＩＥのコンタクトホ
ールの形成で、その表面に酸化物又はフツ化物が殆んど
生成されないので、高抵抗層が形成されにくい。又、Ｎ
ｉ やＰ ｔ ｌに付着した酸素やフッ素は強く結合し
ていないので水洗などで簡単に除去できる。
ールの形成で、その表面に酸化物又はフツ化物が殆んど
生成されないので、高抵抗層が形成されにくい。又、Ｎ
ｉ やＰ ｔ ｌに付着した酸素やフッ素は強く結合し
ていないので水洗などで簡単に除去できる。
従って、容易に良好なコンタクトホールの接続を形成す
ることができる。
ることができる。
本発明の化合物半導体のＭＥＳＦＥＴの製造工程を示し
た第２図から説明する。
た第２図から説明する。
先ず、第２図（ａ）は、あらかじめ表面処理と洗浄をし
た半絶縁性ＧａＡｓ 基板ｌの表面のゲート２とソース
及びドレイン３形成部に、それぞれＳｉ＋イオンを、５
０ ｋｅＶで６Ｘ１０／ｃｍ 及び７０ｋｅＶで３Ｘ
１０／ｃｍ の選択注入をして次にプラズマＣＶＤ
（Ｐ−ＣＶＤ ）法により基板を形成したところである
。
た半絶縁性ＧａＡｓ 基板ｌの表面のゲート２とソース
及びドレイン３形成部に、それぞれＳｉ＋イオンを、５
０ ｋｅＶで６Ｘ１０／ｃｍ 及び７０ｋｅＶで３Ｘ
１０／ｃｍ の選択注入をして次にプラズマＣＶＤ
（Ｐ−ＣＶＤ ）法により基板を形成したところである
。
引続いて、第１図（ａ）のＳＩＮ保護膜１３を除去し、
新しいＳｉ： −Ｎ膜４をＰ−ＣＶＤ法により形成し、
フォトエツチング法によりソースとドレイン形成部の膜
に窓開けをした上、リストオフ法を用いたＡｕ−Ｇｅ／
Ｎｉ／Ａｕ からなる電極を形成し、アロイイングに
よるオーミック接合にしてソース電極５及びドレイン電
極６を形成したのが第２図Ｃｂ）である。
新しいＳｉ： −Ｎ膜４をＰ−ＣＶＤ法により形成し、
フォトエツチング法によりソースとドレイン形成部の膜
に窓開けをした上、リストオフ法を用いたＡｕ−Ｇｅ／
Ｎｉ／Ａｕ からなる電極を形成し、アロイイングに
よるオーミック接合にしてソース電極５及びドレイン電
極６を形成したのが第２図Ｃｂ）である。
更に、引続いて、フォトエツチング法で５ｉ−Ｎ膜４の
ゲート電極形成部への窓開けをおこない、ソノ開口部へ
Ｗ’３ｒ膜７ ヲ４００ ｎ ｍ、 Ｎｉ ８ ヲ５０
ｎｍの膜厚にして順次連続した積層膜にし、リフトオフ
法により、ゲート電極に成形し、続いて、Ｐ−ＣＶＤ法
で、Ｓ ｉ−Ｎ層間絶縁膜９を形成した状態を示したの
が第２図（ｃ）である。
ゲート電極形成部への窓開けをおこない、ソノ開口部へ
Ｗ’３ｒ膜７ ヲ４００ ｎ ｍ、 Ｎｉ ８ ヲ５０
ｎｍの膜厚にして順次連続した積層膜にし、リフトオフ
法により、ゲート電極に成形し、続いて、Ｐ−ＣＶＤ法
で、Ｓ ｉ−Ｎ層間絶縁膜９を形成した状態を示したの
が第２図（ｃ）である。
次に、再度フォトエツチング法によって、ソノ電極５、
ドレイン電極６及び図示しないゲート電極？、８上の所
定の領域の膜４の窓開け、及び２５℃の純水による１５
分間の洗浄をおこなった後、リフトオフ法を用いてＴ
ｉ ／Ａ ｌ ／Ｎ ｉからなる積層配線１０を形成し
たのが第２図（ｄ）である。
ドレイン電極６及び図示しないゲート電極？、８上の所
定の領域の膜４の窓開け、及び２５℃の純水による１５
分間の洗浄をおこなった後、リフトオフ法を用いてＴ
ｉ ／Ａ ｌ ／Ｎ ｉからなる積層配線１０を形成し
たのが第２図（ｄ）である。
このＴｉ、ＡＩ！ 及びＮｉ はそれぞれｌ ００ ｎ
ｎｍ１１０００ｎ及び１０ｎｍにした。
ｎｍ１１０００ｎ及び１０ｎｍにした。
続いて、更に５ｉ−Ｎ 保護膜１１の形成と、その膜の
パッド部の窓開け、及び、Ｔｉ／Ｐｔ／Ａｕからなるパ
ッド１２の形成によりＧａＡｓＭＥＳＦＥＴを完成した
状態を示したのが第１図である。
パッド部の窓開け、及び、Ｔｉ／Ｐｔ／Ａｕからなるパ
ッド１２の形成によりＧａＡｓＭＥＳＦＥＴを完成した
状態を示したのが第１図である。
なお、本実施例では本発明の効果を確認するため、第２
図（ｃ）のゲート電極形成工程及び第２図（ｄ）の配線
形成工程におけるＮｉ 蒸着の工程のみ基板の一部をマ
スクしてＮｉ 膜のないＧａＡｓＭＥＳＦＥＴを作製し
、実施例のＦＥＴとゲート／ラフ間での電流／電圧特性
について比較測定を行ったＯ 以上の比較から、本発明によるＦＥＴは、ゲート／ソー
ヌ間で正常なショットキ接合における電流／電圧特性が
測定されたが、Ｎｉ 膜のないＦＥＴではその順方向に
高抵抗が直列接続された状態が測定された。
図（ｃ）のゲート電極形成工程及び第２図（ｄ）の配線
形成工程におけるＮｉ 蒸着の工程のみ基板の一部をマ
スクしてＮｉ 膜のないＧａＡｓＭＥＳＦＥＴを作製し
、実施例のＦＥＴとゲート／ラフ間での電流／電圧特性
について比較測定を行ったＯ 以上の比較から、本発明によるＦＥＴは、ゲート／ソー
ヌ間で正常なショットキ接合における電流／電圧特性が
測定されたが、Ｎｉ 膜のないＦＥＴではその順方向に
高抵抗が直列接続された状態が測定された。
更に、上記の実施例における第２図（ｄ）に示した穴開
は工程後の純水洗浄の工程を省略したＦＥＴのサンプル
も作製した。このときも、Ｎｉ 薄膜を積層したＦＥ
Ｔは、８００℃、１５分間のＮ２気流中での熱処理で正
常なショットキ特性になることが観測できた。しかし、
一方、Ｎｉ 薄膜のないＦＥＴは上記の３００°Ｃ１１
５分間のＮ２気流中の熱処理を行っても正常なショット
キ特性が得られなかった。
は工程後の純水洗浄の工程を省略したＦＥＴのサンプル
も作製した。このときも、Ｎｉ 薄膜を積層したＦＥ
Ｔは、８００℃、１５分間のＮ２気流中での熱処理で正
常なショットキ特性になることが観測できた。しかし、
一方、Ｎｉ 薄膜のないＦＥＴは上記の３００°Ｃ１１
５分間のＮ２気流中の熱処理を行っても正常なショット
キ特性が得られなかった。
以上は、本発明を実施例によって説明したものであるが
、本発明は実施例によって限定されるものでなく、例え
ば実施例に用いたＮｉ 薄膜をｐｔ薄膜にしても同様な
効果があることを確認しており、また、ショットキ接合
の形成に用いた実施例のＷＮ電極以外のＷ合金又はＡｊ
？、Ｗなどのゲート電極にしても、本発明の効果を確認
することができた。
、本発明は実施例によって限定されるものでなく、例え
ば実施例に用いたＮｉ 薄膜をｐｔ薄膜にしても同様な
効果があることを確認しており、また、ショットキ接合
の形成に用いた実施例のＷＮ電極以外のＷ合金又はＡｊ
？、Ｗなどのゲート電極にしても、本発明の効果を確認
することができた。
〈発明の効果〉
本発明での化合物半導体によるＭＥ Ｓ ＦＥ Ｔの製
造方法は、通常の化合物半導体の製造プロセスを用いて
、従来のゲート電極や配線工程における金属電極間のコ
ンタクト不良を低減できるので、そのＦＥＴの歩留りを
向上させることができる。
造方法は、通常の化合物半導体の製造プロセスを用いて
、従来のゲート電極や配線工程における金属電極間のコ
ンタクト不良を低減できるので、そのＦＥＴの歩留りを
向上させることができる。
また、コンタクト不良が発生しても低温の熱処理で回復
でき、ＦＥＴの特性を劣化させないので、この処理によ
る歩留り改善を図ることができる。
でき、ＦＥＴの特性を劣化させないので、この処理によ
る歩留り改善を図ることができる。
第１図は本発明の実施例のＧａＡｓＭＥＳＦＥＴの概要
構成を示す断面図、第２図は実施例のＧａＡｓＭＥＳＦ
ＥＴの製造工程を示す断面図である。 １・・・半絶縁性ＧａＡｓ基板、 ２・・・ｎＧａＡｓ
層。 ＋
構成を示す断面図、第２図は実施例のＧａＡｓＭＥＳＦ
ＥＴの製造工程を示す断面図である。 １・・・半絶縁性ＧａＡｓ基板、 ２・・・ｎＧａＡｓ
層。 ＋
Claims (1)
- 【特許請求の範囲】 １、化合物半導体の電界効果トランジスタの製造におい
て、ゲート電極形成部にショットキ接合を形成する金属
及び耐エッチング性金属薄膜の積層ゲート電極を形成す
る工程と、前記積層ゲート電極上に絶縁膜を形成し、形
成した絶縁膜に前記ゲート電極へのコンタクトホールを
形成する工程と、前記コンタクトホールを介して前記ゲ
ート電極への配線を形成する工程をもつことを特徴とす
る化合物半導体素子の電極製造方法。 ２、前記ショットキ接合を形成する金属がアルミニウム
（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）、又は
、タングステン合金であり、耐エッチング性金属がニッ
ケル（Ｎｉ）又は白金（Ｐｔ）であることを特徴とする
請求項１記載の化合物半導体素子の電極製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17426790A JPH0462937A (ja) | 1990-06-29 | 1990-06-29 | 化合物半導体素子の電極製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17426790A JPH0462937A (ja) | 1990-06-29 | 1990-06-29 | 化合物半導体素子の電極製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0462937A true JPH0462937A (ja) | 1992-02-27 |
Family
ID=15975662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17426790A Pending JPH0462937A (ja) | 1990-06-29 | 1990-06-29 | 化合物半導体素子の電極製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0462937A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1079767C (zh) * | 1996-10-25 | 2002-02-27 | 日本烟业产业株式会社 | 铰接盖型包装盒 |
| JP2009243528A (ja) * | 2008-03-28 | 2009-10-22 | Tokai Rubber Ind Ltd | 振動部品の防振マウント |
-
1990
- 1990-06-29 JP JP17426790A patent/JPH0462937A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1079767C (zh) * | 1996-10-25 | 2002-02-27 | 日本烟业产业株式会社 | 铰接盖型包装盒 |
| JP2009243528A (ja) * | 2008-03-28 | 2009-10-22 | Tokai Rubber Ind Ltd | 振動部品の防振マウント |
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