JPH0974107A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0974107A JPH0974107A JP24888195A JP24888195A JPH0974107A JP H0974107 A JPH0974107 A JP H0974107A JP 24888195 A JP24888195 A JP 24888195A JP 24888195 A JP24888195 A JP 24888195A JP H0974107 A JPH0974107 A JP H0974107A
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Abstract
(57)【要約】
【課題】 ショットキーゲート型電界効果トランジスタ
を有する化合物半導体装置において、ショットキー特性
の向上及び高信頼度化を図る。 【解決手段】 ＧａＡｓ基板（１）上に第１の金属膜Ｔ
ｉ膜（３）を形成し、次いで真空中で熱処理を行いＴｉ
とＧａＡｓからなる合金層を形成し、ＴｉＡｓ（６）を
ショットキー層とし、Ｔｉ２Ｇａ３（７）をバリア層と
する。その上にシリコン酸化膜（２）を形成し、第１の
金属層が現れるまで選択的にエッチングし、導電性金属
膜（５）を被着し、これをパターニングして概略Ｔ字形
状のゲート電極を形成する工程を含む半導体装置の製造
方法である。
を有する化合物半導体装置において、ショットキー特性
の向上及び高信頼度化を図る。 【解決手段】 ＧａＡｓ基板（１）上に第１の金属膜Ｔ
ｉ膜（３）を形成し、次いで真空中で熱処理を行いＴｉ
とＧａＡｓからなる合金層を形成し、ＴｉＡｓ（６）を
ショットキー層とし、Ｔｉ２Ｇａ３（７）をバリア層と
する。その上にシリコン酸化膜（２）を形成し、第１の
金属層が現れるまで選択的にエッチングし、導電性金属
膜（５）を被着し、これをパターニングして概略Ｔ字形
状のゲート電極を形成する工程を含む半導体装置の製造
方法である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にショットキーゲート型電界効
果トランジスタを有する半導体装置およびその製造方法
に関する。
その製造方法に関し、特にショットキーゲート型電界効
果トランジスタを有する半導体装置およびその製造方法
に関する。
【０００２】
【従来の技術】ショットキーゲート型電界効果トランジ
スタ（以下、「ＭＥＳＦＥＴ」と記す）は、特に超高周
波における優れた増幅素子あるいは発振用素子として様
々な分野で用いられている。またディスクリートな部品
としてのみならず、超高速動作の集積回路の基本構成素
子として用いられている。特に、近年では、素子の高性
能化と同時に高信頼性も同時に要求されるようになって
きており、このような要求に対してＭＥＳＦＥＴでは素
子寸法の縮小化と同時にショットキーゲート電極構造及
びその製造方法に種々の方法が提案されている。
スタ（以下、「ＭＥＳＦＥＴ」と記す）は、特に超高周
波における優れた増幅素子あるいは発振用素子として様
々な分野で用いられている。またディスクリートな部品
としてのみならず、超高速動作の集積回路の基本構成素
子として用いられている。特に、近年では、素子の高性
能化と同時に高信頼性も同時に要求されるようになって
きており、このような要求に対してＭＥＳＦＥＴでは素
子寸法の縮小化と同時にショットキーゲート電極構造及
びその製造方法に種々の方法が提案されている。
【０００３】図３は、このようなＭＥＳＦＥＴの第１の
従来例を示す素子断面図である。図３において、（１）
はＧａＡｓ基板、（２）は絶縁用及び表面保護用の薄膜
でＳｉＯ２、Ｓｉ３Ｎ４又はＡｌ２Ｏ３等で作られる。
周知の方法でショットキーゲート電極部となる領域を開
口した後、ショットキーバリアコンタクトを有するため
の金属膜（３）を形成する。金属膜（３）はＡｕ、Ｐ
ｔ、Ａｌ、Ｗ、Ｔｉ等が用いられる。その後、ゲート電
極（３）に対向してオーミック電極（図示しない）を配
設する。
従来例を示す素子断面図である。図３において、（１）
はＧａＡｓ基板、（２）は絶縁用及び表面保護用の薄膜
でＳｉＯ２、Ｓｉ３Ｎ４又はＡｌ２Ｏ３等で作られる。
周知の方法でショットキーゲート電極部となる領域を開
口した後、ショットキーバリアコンタクトを有するため
の金属膜（３）を形成する。金属膜（３）はＡｕ、Ｐ
ｔ、Ａｌ、Ｗ、Ｔｉ等が用いられる。その後、ゲート電
極（３）に対向してオーミック電極（図示しない）を配
設する。
【０００４】次に、上記ＭＥＳＦＥＴを所望のパッケー
ジにマウントし、電極を引き出すための組立を行い完成
する。この時、リード線取り出しを容易にするため、あ
るいは金属膜（３）を保護する目的のために、金属膜
（３）の上には普通、ＡｕまたはＡｌ膜をデポジットさ
せて２層構造とすることが行われる。
ジにマウントし、電極を引き出すための組立を行い完成
する。この時、リード線取り出しを容易にするため、あ
るいは金属膜（３）を保護する目的のために、金属膜
（３）の上には普通、ＡｕまたはＡｌ膜をデポジットさ
せて２層構造とすることが行われる。
【０００５】図４は、ＭＥＳＦＥＴの第２の従来例（例
えば、特開昭５５−１２０１３２号公報にて開示）を示
す素子断面図である。図４において、（１）はｎ型Ｇａ
Ａｓ基板で、バルクでも、また通常行われているように
エピタキシャル構造のものであってもかまわない。
（２）はＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｇａ２Ｏ
３等の絶縁用および表面保護用の薄膜でこれらをＧａＡ
ｓ基板（１）上に形成させるには、ＣＶＤ法、スパッタ
リング法、酸化法等の手法であるが、これらはいずれも
広く知られた方法によって形成される。
えば、特開昭５５−１２０１３２号公報にて開示）を示
す素子断面図である。図４において、（１）はｎ型Ｇａ
Ａｓ基板で、バルクでも、また通常行われているように
エピタキシャル構造のものであってもかまわない。
（２）はＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｇａ２Ｏ
３等の絶縁用および表面保護用の薄膜でこれらをＧａＡ
ｓ基板（１）上に形成させるには、ＣＶＤ法、スパッタ
リング法、酸化法等の手法であるが、これらはいずれも
広く知られた方法によって形成される。
【０００６】さらに図４で、（３）は第１の金属膜のＴ
ｉ層で、薄膜（２）に通常のリソグラフィー技術、エッ
チング技術により開口した後に、Ｔｉを蒸着又はスパッ
タリングで１０ｎｍ〜１μｍデポジットを行って形成す
る。（４）は第２の金属層でＴｉ層と同様の手法で高融
点でＡｕおよびＴｉと反応しにくい性質をもつ金属であ
るＭｏ、Ｗ又はＣｒを１００Å〜１μｍデポジットして
形成し、その上の（５）は第３の金属層でＡｕ又はＡｌ
を通常の方法でデポジットして形成する。第３の金属層
（５）のＡｕ又はＡｌは外部へのリード線取り出しを容
易にするためのものである。
ｉ層で、薄膜（２）に通常のリソグラフィー技術、エッ
チング技術により開口した後に、Ｔｉを蒸着又はスパッ
タリングで１０ｎｍ〜１μｍデポジットを行って形成す
る。（４）は第２の金属層でＴｉ層と同様の手法で高融
点でＡｕおよびＴｉと反応しにくい性質をもつ金属であ
るＭｏ、Ｗ又はＣｒを１００Å〜１μｍデポジットして
形成し、その上の（５）は第３の金属層でＡｕ又はＡｌ
を通常の方法でデポジットして形成する。第３の金属層
（５）のＡｕ又はＡｌは外部へのリード線取り出しを容
易にするためのものである。
【０００７】これらの金属がデポジットされた後に、フ
ォトリソグラフィー技術により、電極金属として不用の
部分を取り除く。次に、Ｈ２、Ｎ２、Ａｒガスの一種あ
るいはこれらの混合ガスあるいは真空中の雰囲気で２５
０℃〜５００℃の熱処理を施し、第１の金属層ＴｉとＧ
ａＡｓ基板との境界面に安定なＴｉとＧａＡｓとの合金
層を形成する。
ォトリソグラフィー技術により、電極金属として不用の
部分を取り除く。次に、Ｈ２、Ｎ２、Ａｒガスの一種あ
るいはこれらの混合ガスあるいは真空中の雰囲気で２５
０℃〜５００℃の熱処理を施し、第１の金属層ＴｉとＧ
ａＡｓ基板との境界面に安定なＴｉとＧａＡｓとの合金
層を形成する。
【０００８】
【発明が解決しようとする課題】上述した従来のＭＥＳ
ＦＥＴでは次のような問題点があった。まず、第１の従
来例によるＭＥＳＦＥＴでは比較的低温での熱処理によ
って電気特性が変化あるいは劣化する。ショットキーゲ
ート電極形成後、ＡｕＧｅ系からなるオーミック電極を
形成しようとした場合、普通約４００℃のアロイ処理を
行う必要がある。
ＦＥＴでは次のような問題点があった。まず、第１の従
来例によるＭＥＳＦＥＴでは比較的低温での熱処理によ
って電気特性が変化あるいは劣化する。ショットキーゲ
ート電極形成後、ＡｕＧｅ系からなるオーミック電極を
形成しようとした場合、普通約４００℃のアロイ処理を
行う必要がある。
【０００９】また、ＳｉＯ２、Ｓｉ３Ｎ４膜を形成する
場合、基板表面温度は３００℃〜４５０℃となる。さら
に組立工程においては、例えばＡｕＳｎによるＭＥＳＦ
ＥＴチップのマウント時には、約３００℃程度の熱処理
が施される。このため、ショットキー障壁高さ（ΦΒ）
の熱処理温度依存性をみると例えば、ＡｕとＧａＡｓと
の場合は２００℃以上でショットキー障壁高さ（ΦΒ）
が低下してしまい、特性が極端に劣化する。
場合、基板表面温度は３００℃〜４５０℃となる。さら
に組立工程においては、例えばＡｕＳｎによるＭＥＳＦ
ＥＴチップのマウント時には、約３００℃程度の熱処理
が施される。このため、ショットキー障壁高さ（ΦΒ）
の熱処理温度依存性をみると例えば、ＡｕとＧａＡｓと
の場合は２００℃以上でショットキー障壁高さ（ΦΒ）
が低下してしまい、特性が極端に劣化する。
【００１０】また、ＰｔやＷを用いるとＡｕよりは高温
に耐えるものの、ＧａＡｓ基板、絶縁保護膜との接着が
十分でないため、熱処理等のストレスではがれてしま
い、安定したショットキーゲート電極を作るのが困難で
ある。Ｔｉの場合は、良好な耐熱性を有するショットキ
ーが得られるが、３００℃〜３５０℃付近で劣化する。
これはＴｉの上部のＡｕが熱処理によって容易に拡散
し、ＧａＡｓ界面まで達するためである。また、Ａｌの
場合は、比較的良好な耐熱性を有するが、Ａｌ被着時に
Ａｌ２Ｏ３等の酸化物が形成されやすく、ショットキー
特性が不安定になるという問題があった。
に耐えるものの、ＧａＡｓ基板、絶縁保護膜との接着が
十分でないため、熱処理等のストレスではがれてしま
い、安定したショットキーゲート電極を作るのが困難で
ある。Ｔｉの場合は、良好な耐熱性を有するショットキ
ーが得られるが、３００℃〜３５０℃付近で劣化する。
これはＴｉの上部のＡｕが熱処理によって容易に拡散
し、ＧａＡｓ界面まで達するためである。また、Ａｌの
場合は、比較的良好な耐熱性を有するが、Ａｌ被着時に
Ａｌ２Ｏ３等の酸化物が形成されやすく、ショットキー
特性が不安定になるという問題があった。
【００１１】第２の従来例のＭＥＳＦＥＴでは、第１の
金属膜Ｔｉと第３の金属膜Ａｕとの間に第２の金属膜Ｍ
ｏ又はＷ又はＣｒを形成し、Ａｕの拡散を防止している
が、第２、第３の金属層がＧａＡｓ表面まで達しない温
度、時間内で熱処理を行う必要があること、また、第２
の金属膜の被覆性が十分でないと第３の金属膜ＡｕやＡ
ｌが、第１の金属膜に入り込んで特性が劣化する。さら
にはＧａＡｓ表面に形成されている絶縁膜（２）が熱処
理によってＧａＡｓと絶縁膜との境界に変質層を生じさ
せて電極間耐圧が低下することから、実質的な熱処理温
度としては３５０℃以下で行う必要があり、このため、
ＴｉとＧａＡｓとの境界面に十分安定したＴｉとＧａＡ
ｓの合金層が形成できないという欠点があった。
金属膜Ｔｉと第３の金属膜Ａｕとの間に第２の金属膜Ｍ
ｏ又はＷ又はＣｒを形成し、Ａｕの拡散を防止している
が、第２、第３の金属層がＧａＡｓ表面まで達しない温
度、時間内で熱処理を行う必要があること、また、第２
の金属膜の被覆性が十分でないと第３の金属膜ＡｕやＡ
ｌが、第１の金属膜に入り込んで特性が劣化する。さら
にはＧａＡｓ表面に形成されている絶縁膜（２）が熱処
理によってＧａＡｓと絶縁膜との境界に変質層を生じさ
せて電極間耐圧が低下することから、実質的な熱処理温
度としては３５０℃以下で行う必要があり、このため、
ＴｉとＧａＡｓとの境界面に十分安定したＴｉとＧａＡ
ｓの合金層が形成できないという欠点があった。
【００１２】したがって、本発明の解決すべき課題は、
第１に、ＴｉとＧａＡｓとの境界面に十分安定な合金層
を形成させたＭＥＳＦＥＴ構造を実現することであり、
第２にＴｉとＧａＡｓとの合金層を有するショットキー
ゲート電極からなる半導体装置を安定して高歩留りで製
造しうるようにすることである。
第１に、ＴｉとＧａＡｓとの境界面に十分安定な合金層
を形成させたＭＥＳＦＥＴ構造を実現することであり、
第２にＴｉとＧａＡｓとの合金層を有するショットキー
ゲート電極からなる半導体装置を安定して高歩留りで製
造しうるようにすることである。
【００１３】
【課題を解決するための手段】本発明は、上記課題を解
決するためのもので、半導体基板上にソース電極、ドレ
イン電極、およびショットキーゲート電極を設けてなる
ショットキーゲート型電界効果トランジスタを有する半
導体装置において、ゲート電極がＧａＡｓ上に堆積した
Ｔｉ膜から形成したＴｉＡｓ層及びＴｉ２Ｇａ３層のう
ち、前記ＴｉＡｓ層をショットキー層とし、前記Ｔｉ２
Ｇａ３層をバリア層とする第１のゲート電極と、該第１
のゲート電極上に形成された導電性金属膜を有する概略
Ｔ字形状の第２のゲート電極とを備えていることを特徴
とする半導体装置である。
決するためのもので、半導体基板上にソース電極、ドレ
イン電極、およびショットキーゲート電極を設けてなる
ショットキーゲート型電界効果トランジスタを有する半
導体装置において、ゲート電極がＧａＡｓ上に堆積した
Ｔｉ膜から形成したＴｉＡｓ層及びＴｉ２Ｇａ３層のう
ち、前記ＴｉＡｓ層をショットキー層とし、前記Ｔｉ２
Ｇａ３層をバリア層とする第１のゲート電極と、該第１
のゲート電極上に形成された導電性金属膜を有する概略
Ｔ字形状の第２のゲート電極とを備えていることを特徴
とする半導体装置である。
【００１４】また、本発明は、（１）半導体基板上に所
望のゲート電極形成領域に第１の金属膜Ｔｉを堆積する
工程と、（２）前記半導体基板と第１の金属膜Ｔｉを１
０−７Ｔｏｒｒよりも低圧力下で３５０℃〜４５０℃の
温度で１分間以上熱処理して、ＴｉＡｓ層とＴｉ２Ｇａ
３層とＴｉ層をそれぞれ形成する工程と、（３）全面に
絶縁膜を形成し、該第１の金属膜のＴｉ層が現れるまで
選択的にエッチングして開口する工程と、（４）全面に
導電性金属膜を被着し、前記開口部の金属膜を残存さ
せ、不要部の前記導電性金属膜をエッチング除去して、
概略Ｔ字形状の第２のゲート電極を形成する工程とを含
むことを特徴とする半導体装置の製造方法である。
望のゲート電極形成領域に第１の金属膜Ｔｉを堆積する
工程と、（２）前記半導体基板と第１の金属膜Ｔｉを１
０−７Ｔｏｒｒよりも低圧力下で３５０℃〜４５０℃の
温度で１分間以上熱処理して、ＴｉＡｓ層とＴｉ２Ｇａ
３層とＴｉ層をそれぞれ形成する工程と、（３）全面に
絶縁膜を形成し、該第１の金属膜のＴｉ層が現れるまで
選択的にエッチングして開口する工程と、（４）全面に
導電性金属膜を被着し、前記開口部の金属膜を残存さ
せ、不要部の前記導電性金属膜をエッチング除去して、
概略Ｔ字形状の第２のゲート電極を形成する工程とを含
むことを特徴とする半導体装置の製造方法である。
【００１５】さらに、本発明は、上記半導体装置の製造
方法における（２）の工程の熱処理が、１０−７Ｔｏｒ
ｒよりも低圧下にした後、窒素（Ｎ２）ガスを導入して
１〜１００Ｔｏｒｒの雰囲気で、３５０℃以上の温度で
１分間以上熱処理する工程とを含むことを特徴とする半
導体装置の製造方法である。
方法における（２）の工程の熱処理が、１０−７Ｔｏｒ
ｒよりも低圧下にした後、窒素（Ｎ２）ガスを導入して
１〜１００Ｔｏｒｒの雰囲気で、３５０℃以上の温度で
１分間以上熱処理する工程とを含むことを特徴とする半
導体装置の製造方法である。
【００１６】
【作用】本発明においては、ショットキー接合面にＴｉ
Ａｓ層を形成させて良好なショットキー特性を確保し、
導電性金属層のバリア層としては、Ｔｉ２Ｇａ３層を形
成させることで、熱拡散による特性劣化防止を可能と
し、ＴｉＡｓショットキー接合による特性改善、概略Ｔ
字形状によるゲート抵抗の低減化、ＡｌやＡｕのＴｉＡ
ｓ層への拡散防止およびリード線の取り出しの容易化に
より高性能化と高信頼度化を実現できるものである。
Ａｓ層を形成させて良好なショットキー特性を確保し、
導電性金属層のバリア層としては、Ｔｉ２Ｇａ３層を形
成させることで、熱拡散による特性劣化防止を可能と
し、ＴｉＡｓショットキー接合による特性改善、概略Ｔ
字形状によるゲート抵抗の低減化、ＡｌやＡｕのＴｉＡ
ｓ層への拡散防止およびリード線の取り出しの容易化に
より高性能化と高信頼度化を実現できるものである。
【００１７】また、本発明においては、１０−７Ｔｏｒ
ｒよりも低圧下の真空中で３５０℃〜４５０℃の温度で
１分〜１５分間の熱処理を行い、ＧａＡｓ上にＴｉＡｓ
層を、さらにその上にＴｉ２Ｇａ３層を、さらにその上
には未反応層であるＴｉ膜を形成するものである。ま
た、本発明においては、Ｎ２ガス中での熱処理を施して
第１の金属層の表面層を窒化させてＴｉＮ層を形成する
ことで、第２の金属層との密着力及び第２の金属層の拡
散のバリア性が向上するものである。
ｒよりも低圧下の真空中で３５０℃〜４５０℃の温度で
１分〜１５分間の熱処理を行い、ＧａＡｓ上にＴｉＡｓ
層を、さらにその上にＴｉ２Ｇａ３層を、さらにその上
には未反応層であるＴｉ膜を形成するものである。ま
た、本発明においては、Ｎ２ガス中での熱処理を施して
第１の金属層の表面層を窒化させてＴｉＮ層を形成する
ことで、第２の金属層との密着力及び第２の金属層の拡
散のバリア性が向上するものである。
【００１８】
【発明の実施の形態】次に本発明の実施例について図面
を参照して説明する。
を参照して説明する。
【００１９】
【実施例１】図１は、本発明の第１の実施例の製造方法
を説明するための工程順断面図である。まず、図１
（ａ）に示すように、ＧａＡｓ基板（１）上に周知のリ
ソグラフィー技術により厚さ１μｍのレジストパターン
を形成した後、蒸着法でＴｉ膜を厚さ約１００ｎｍ程
度、被着させ、リフトオフ法により、第１の金属層
（３）を形成する。
を説明するための工程順断面図である。まず、図１
（ａ）に示すように、ＧａＡｓ基板（１）上に周知のリ
ソグラフィー技術により厚さ１μｍのレジストパターン
を形成した後、蒸着法でＴｉ膜を厚さ約１００ｎｍ程
度、被着させ、リフトオフ法により、第１の金属層
（３）を形成する。
【００２０】次に、図１（ｂ）に示すように、１０−７
Ｔｏｒｒよりも低圧下で、望ましくは１０−９Ｔｏｒｒ
代の真空中で３５０℃〜４５０℃の温度で１分〜１５分
間の熱処理を行い、ＧａＡｓ上にＴｉＡｓ層（６）（厚
さ約４０ｎｍ）を、さらにその上にＴｉ２Ｇａ３層
（７）（厚さ約２０ｎｍ）を、さらにその上には未反応
層であるＴｉ膜（３）（約４０ｎｍ）を形成する。この
反応層の構造および層厚は、イオンラザフォード後方散
乱法（ＲＢＳ）、オージェ電子分光法（ＡＥＳ）、及び
Ｘ線回折法（ＸＲＤ）により確認した。
Ｔｏｒｒよりも低圧下で、望ましくは１０−９Ｔｏｒｒ
代の真空中で３５０℃〜４５０℃の温度で１分〜１５分
間の熱処理を行い、ＧａＡｓ上にＴｉＡｓ層（６）（厚
さ約４０ｎｍ）を、さらにその上にＴｉ２Ｇａ３層
（７）（厚さ約２０ｎｍ）を、さらにその上には未反応
層であるＴｉ膜（３）（約４０ｎｍ）を形成する。この
反応層の構造および層厚は、イオンラザフォード後方散
乱法（ＲＢＳ）、オージェ電子分光法（ＡＥＳ）、及び
Ｘ線回折法（ＸＲＤ）により確認した。
【００２１】その後、図１（ｃ）に示すように、ＣＶＤ
法又はスパッタリング法等で、ＳｉＯ２膜（２）を被着
し、周知のリソグラフィー技術、エッチング技術により
第１の金属層（３）上のＳｉＯ２膜（２）を選択的にエ
ッチングして開口する。この時ＳｉＯ２膜のエッチング
は、第１の金属層（３）の表面が現れたところで停止さ
せるものとし、ＧａＡｓ表面まで達しないようにする。
次に図１（ｄ）に示すように、導電性の金属層（５）、
例えばＡｌ（アルミニウム）又はＡｕ（金）を厚さ約３
００ｎｍ〜１μｍ程度スパッタ法で被着する。その後、
周知のリソグラフィー技術とエッチング技術により電極
金属として不用の部分を取り除き、概略Ｔ字形状とす
る。
法又はスパッタリング法等で、ＳｉＯ２膜（２）を被着
し、周知のリソグラフィー技術、エッチング技術により
第１の金属層（３）上のＳｉＯ２膜（２）を選択的にエ
ッチングして開口する。この時ＳｉＯ２膜のエッチング
は、第１の金属層（３）の表面が現れたところで停止さ
せるものとし、ＧａＡｓ表面まで達しないようにする。
次に図１（ｄ）に示すように、導電性の金属層（５）、
例えばＡｌ（アルミニウム）又はＡｕ（金）を厚さ約３
００ｎｍ〜１μｍ程度スパッタ法で被着する。その後、
周知のリソグラフィー技術とエッチング技術により電極
金属として不用の部分を取り除き、概略Ｔ字形状とす
る。
【００２２】これらの金属ＡｌやＡｕに対するエッチン
グは、Ａｌの場合は塩素（Ｃｌ２）ガスを用いたＲＩＥ
（リアクティブイオンエッチング）法又はリン酸溶液
で、Ａｕの場合は塩素（Ｃｌ２）ガスやＢＣｌ３、ＨＢ
ｒのようなガスを用いたＲＩＥ法又はイオンミリング法
等で行うことができる。ＴｉＡｓのショットキー特性が
良好なことは１９９０年のインスティテュートオブ フ
ィジックス コンファレンス シリーズ ナンバー１０
６ ページ５８７〜５９２（Ｉｎｓｔｉｔｕｔｅ ｏｆ
Ｐｈｙｓｉｃｓ Ｃｏｎｆｅｒｅｎｃｅ Ｓｅｒｉｅ
ｓ Ｎｕｍｂｅｒ １０６ ｐａｇｅ５８７−５９２
１９９０）で報告されているが、Ｔｉ２Ｇａ３層が少な
くとも５００℃まではＡｌやＡｕに対するバリア層にな
ることはこれまでは報告されておらず、今回ＲＢＳ、Ａ
ＥＳによる実験分析で確認した。
グは、Ａｌの場合は塩素（Ｃｌ２）ガスを用いたＲＩＥ
（リアクティブイオンエッチング）法又はリン酸溶液
で、Ａｕの場合は塩素（Ｃｌ２）ガスやＢＣｌ３、ＨＢ
ｒのようなガスを用いたＲＩＥ法又はイオンミリング法
等で行うことができる。ＴｉＡｓのショットキー特性が
良好なことは１９９０年のインスティテュートオブ フ
ィジックス コンファレンス シリーズ ナンバー１０
６ ページ５８７〜５９２（Ｉｎｓｔｉｔｕｔｅ ｏｆ
Ｐｈｙｓｉｃｓ Ｃｏｎｆｅｒｅｎｃｅ Ｓｅｒｉｅ
ｓ Ｎｕｍｂｅｒ １０６ ｐａｇｅ５８７−５９２
１９９０）で報告されているが、Ｔｉ２Ｇａ３層が少な
くとも５００℃まではＡｌやＡｕに対するバリア層にな
ることはこれまでは報告されておらず、今回ＲＢＳ、Ａ
ＥＳによる実験分析で確認した。
【００２３】このように、本発明ではショットキー接合
面のみにＴｉＡｓ層（６）を形成させて良好なショット
キー特性を確保し、導電性金属層であるＡｌ又はＡｕの
バリア層としては、Ｔｉ２Ｇａ３層（７）を形成させる
ことで、熱拡散による特性劣化防止を可能とし、ＴｉＡ
ｓショットキー接合による特性改善、概略Ｔ字形状によ
るゲート抵抗の低減化、ＡｌやＡｕのＴｉＡｓ層への拡
散防止およびリード線の取り出しの容易化により高性能
化と同時に高信頼度化を実現した。
面のみにＴｉＡｓ層（６）を形成させて良好なショット
キー特性を確保し、導電性金属層であるＡｌ又はＡｕの
バリア層としては、Ｔｉ２Ｇａ３層（７）を形成させる
ことで、熱拡散による特性劣化防止を可能とし、ＴｉＡ
ｓショットキー接合による特性改善、概略Ｔ字形状によ
るゲート抵抗の低減化、ＡｌやＡｕのＴｉＡｓ層への拡
散防止およびリード線の取り出しの容易化により高性能
化と同時に高信頼度化を実現した。
【００２４】
【実施例２】図２は、本発明の第２の実施例の製造方法
を説明するための工程順断面図である。まず、図２
（ａ）に示すように、上記第１の実施例の図１（ａ）の
場合と同様に厚さ約７０ｎｍのＴｉ膜（３）を形成し、
その後、図２（ｂ）に示すように１０−７Ｔｏｒｒより
も低圧下で、望ましくは１０−９Ｔｏｒｒ代の圧力にし
た後、Ｎ２ガスを１〜１００Ｔｏｒｒになるまで導入
し、３５０℃〜４５０℃の温度で１〜１５分間の熱処理
を行い、ＧａＡｓ上にＴｉＡｓ層（６）（厚さ約４０ｎ
ｍ）を、さらにその上にＴｉ２Ｇａ３層（７）（厚さ約
２０ｎｍ）を、さらにその上にはＮ２との反応層である
ＴｉＮ膜（８）（約１０ｎｍ）を形成する。
を説明するための工程順断面図である。まず、図２
（ａ）に示すように、上記第１の実施例の図１（ａ）の
場合と同様に厚さ約７０ｎｍのＴｉ膜（３）を形成し、
その後、図２（ｂ）に示すように１０−７Ｔｏｒｒより
も低圧下で、望ましくは１０−９Ｔｏｒｒ代の圧力にし
た後、Ｎ２ガスを１〜１００Ｔｏｒｒになるまで導入
し、３５０℃〜４５０℃の温度で１〜１５分間の熱処理
を行い、ＧａＡｓ上にＴｉＡｓ層（６）（厚さ約４０ｎ
ｍ）を、さらにその上にＴｉ２Ｇａ３層（７）（厚さ約
２０ｎｍ）を、さらにその上にはＮ２との反応層である
ＴｉＮ膜（８）（約１０ｎｍ）を形成する。
【００２５】次に、図２（ｃ）に示すように、ＣＶＤ法
又はスパッタリング法によりＳｉＯ２膜（２）を被着
し、周知のリソグラフィ技術、エッチング技術により窒
化された第１の金属層（８）が現れるまでエッチング開
口する。次に、図２（ｄ）に示すように、導電性金属膜
Ａｕ又はＡｌ（５）を厚さ約３００ｎｍ〜１μｍ程度ス
パッタ法により被着し、その後、レジスト（図示しな
い）をマスクにして、イオンミリング法により不用な電
極部をエッチング除去し、概略Ｔ字形状のゲート電極を
形成する。
又はスパッタリング法によりＳｉＯ２膜（２）を被着
し、周知のリソグラフィ技術、エッチング技術により窒
化された第１の金属層（８）が現れるまでエッチング開
口する。次に、図２（ｄ）に示すように、導電性金属膜
Ａｕ又はＡｌ（５）を厚さ約３００ｎｍ〜１μｍ程度ス
パッタ法により被着し、その後、レジスト（図示しな
い）をマスクにして、イオンミリング法により不用な電
極部をエッチング除去し、概略Ｔ字形状のゲート電極を
形成する。
【００２６】この第２の実施例では、Ｎ２ガス中での熱
処理を施して第１の金属層（３）の表面層を窒化させ
て、ＴｉＮ層（８）を形成することで、第２の金属層
（５）との密着力及び第２の金属層（５）の拡散のバリ
ア性が向上し、信頼性をさらに改善できるという効果を
有する。
処理を施して第１の金属層（３）の表面層を窒化させ
て、ＴｉＮ層（８）を形成することで、第２の金属層
（５）との密着力及び第２の金属層（５）の拡散のバリ
ア性が向上し、信頼性をさらに改善できるという効果を
有する。
【００２７】
【発明の効果】以上説明したように本発明は、ＭＥＳＦ
ＥＴのゲート電極がＧａＡｓ上に堆積したＴｉ膜から形
成したＴｉＡｓ層及びＴｉ２Ｇａ３層の内、ＴｉＡｓ層
をショットキー層とし、Ｔｉ２Ｇａ３層をバリア層とす
る第１のゲート電極とその上に形成された、導電性金属
膜を有する第２のゲート電極とにより構成したものであ
るので、ＴｉＡｓ層ショットキー接合によるショットキ
ー障壁が高い良好なショットキー特性を有し、Ｔｉ２Ｇ
ａ３層により熱拡散による特性劣化が防止され、抵抗が
低いゲート電極が形成でき、製品の高性能と高信頼度化
が同時に可能となるという効果を有する。
ＥＴのゲート電極がＧａＡｓ上に堆積したＴｉ膜から形
成したＴｉＡｓ層及びＴｉ２Ｇａ３層の内、ＴｉＡｓ層
をショットキー層とし、Ｔｉ２Ｇａ３層をバリア層とす
る第１のゲート電極とその上に形成された、導電性金属
膜を有する第２のゲート電極とにより構成したものであ
るので、ＴｉＡｓ層ショットキー接合によるショットキ
ー障壁が高い良好なショットキー特性を有し、Ｔｉ２Ｇ
ａ３層により熱拡散による特性劣化が防止され、抵抗が
低いゲート電極が形成でき、製品の高性能と高信頼度化
が同時に可能となるという効果を有する。
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順断面図。
めの工程順断面図。
【図２】本発明の第２の実施例の製造方法を説明するた
めの工程順断面図。
めの工程順断面図。
【図３】第１の従来例の素子構造を説明するための素子
断面図。
断面図。
【図４】第２の従来例の素子構造を説明するための素子
断面図。
断面図。
１ ＧａＡｓ基板 ２ シリコン酸化膜 ３ ショットキー金属膜 ４ 金属膜 ５ 導電性金属膜 ６ ＴｉＡｓ層 ７ Ｔｉ２Ｇａ３層 ８ ＴｉＮ層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朱 建耀 東京都豊島区池袋２−67−６エリーゼ池袋 402
Claims (3)
- 【請求項１】 半導体基板上にソース電極、ドレイン電
極、およびショットキーゲート電極を設けてなるショッ
トキーゲート型電界効果トランジスタを有する半導体装
置において、ゲート電極がＧａＡｓ上に堆積したＴｉ膜
から形成したＴｉＡｓ層及びＴｉ２Ｇａ３層のうち、前
記ＴｉＡｓ層をショットキー層とし、前記Ｔｉ２Ｇａ３
層をバリア層とする第１のゲート電極と、該第１のゲー
ト電極上に形成された導電性金属膜を有する概略Ｔ字形
状の第２のゲート電極とを備えていることを特徴とする
半導体装置。 - 【請求項２】（１）半導体基板上に所望のゲート電極形
成領域に第１の金属膜Ｔｉを堆積する工程と、（２）前
記半導体基板と第１の金属膜Ｔｉを１０−７Ｔｏｒｒよ
りも低圧力下で３５０℃〜４５０℃の温度で１分間以上
熱処理して、ＴｉＡｓ層とＴｉ２Ｇａ３層とＴｉ層をそ
れぞれ形成する工程と、（３）全面に絶縁膜を形成し、
該第１の金属膜のＴｉ層が現れるまで選択的にエッチン
グして開口する工程と、（４）全面に導電性金属膜を被
着し、前記開口部の金属膜を残存させ、不要部の前記導
電性金属膜をエッチング除去して、概略Ｔ字形状の第２
のゲート電極を形成する工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項３】 請求項２における（２）の工程の熱処理
が、１０−７Ｔｏｒｒよりも低圧下にした後、窒素（Ｎ
２）ガスを導入して１〜１００Ｔｏｒｒの雰囲気で、３
５０℃以上の温度で１分間以上熱処理する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7248881A JP2917872B2 (ja) | 1995-09-01 | 1995-09-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7248881A JP2917872B2 (ja) | 1995-09-01 | 1995-09-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0974107A true JPH0974107A (ja) | 1997-03-18 |
| JP2917872B2 JP2917872B2 (ja) | 1999-07-12 |
Family
ID=17184832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7248881A Expired - Fee Related JP2917872B2 (ja) | 1995-09-01 | 1995-09-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917872B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002217376A (ja) * | 2001-01-18 | 2002-08-02 | Murata Mfg Co Ltd | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5197984A (en) * | 1975-02-26 | 1976-08-28 | Shotsutoki baria geetodenkaikokatoranjisuta oyobi sonoseizohoho | |
| JPS57106080A (en) * | 1980-12-23 | 1982-07-01 | Toshiba Corp | Manufacture of gaas field effect transistor |
-
1995
- 1995-09-01 JP JP7248881A patent/JP2917872B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5197984A (en) * | 1975-02-26 | 1976-08-28 | Shotsutoki baria geetodenkaikokatoranjisuta oyobi sonoseizohoho | |
| JPS57106080A (en) * | 1980-12-23 | 1982-07-01 | Toshiba Corp | Manufacture of gaas field effect transistor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002217376A (ja) * | 2001-01-18 | 2002-08-02 | Murata Mfg Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2917872B2 (ja) | 1999-07-12 |
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