JP3259641B2 - 半導体装置の保護膜構造 - Google Patents
半導体装置の保護膜構造Info
- Publication number
- JP3259641B2 JP3259641B2 JP23153696A JP23153696A JP3259641B2 JP 3259641 B2 JP3259641 B2 JP 3259641B2 JP 23153696 A JP23153696 A JP 23153696A JP 23153696 A JP23153696 A JP 23153696A JP 3259641 B2 JP3259641 B2 JP 3259641B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- protective film
- sion
- semiconductor device
- present
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の表
面に形成される保護膜の構造に関するもので、特に、Ｓ
ｉＯＮ層とＳｉ3 Ｎ4 層とを積層してなる保護膜の構造
に関するものである。
面に形成される保護膜の構造に関するもので、特に、Ｓ
ｉＯＮ層とＳｉ3 Ｎ4 層とを積層してなる保護膜の構造
に関するものである。
【０００２】
【従来の技術】ＧａＡｓ等からなる基板を用いた半導体
装置の表面には、様々な目的で複数層の絶縁体薄膜が積
層されていて、保護（パッシベーション）膜を構成して
いる。このような保護膜に関して、この発明にとって興
味ある従来技術が、たとえば、特公平２−８４５５号公
報、特開平３−２２５８２８号公報、および特開平３−
２６８４３０号公報に記載されている。
装置の表面には、様々な目的で複数層の絶縁体薄膜が積
層されていて、保護（パッシベーション）膜を構成して
いる。このような保護膜に関して、この発明にとって興
味ある従来技術が、たとえば、特公平２−８４５５号公
報、特開平３−２２５８２８号公報、および特開平３−
２６８４３０号公報に記載されている。
【０００３】特公平２−８４５５号公報では、ＧａＡｓ
基板上に、複数のＳｉ3 Ｎ4 層を積層してなる保護膜の
構造が開示されている（第１の従来技術）。特開平３−
２２５８２８号公報では、ＧａＡｓ基板上に、複数のＳ
ｉＯＮ層を積層してなる保護膜の構造が開示されている
（第２の従来技術）。特開平３−２６８４３０号公報で
は、ＧａＡｓ基板に近い内層側にＳｉＯＮ層を用い、外
層側にＳｉ3 Ｎ4 層を用いた構造が開示されている（第
３の従来技術）。
基板上に、複数のＳｉ3 Ｎ4 層を積層してなる保護膜の
構造が開示されている（第１の従来技術）。特開平３−
２２５８２８号公報では、ＧａＡｓ基板上に、複数のＳ
ｉＯＮ層を積層してなる保護膜の構造が開示されている
（第２の従来技術）。特開平３−２６８４３０号公報で
は、ＧａＡｓ基板に近い内層側にＳｉＯＮ層を用い、外
層側にＳｉ3 Ｎ4 層を用いた構造が開示されている（第
３の従来技術）。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た第１ないし第３の従来技術には、それぞれ、次のよう
な解決されるべき問題がある。まず、第１の従来技術で
は、水分を通しにくいＳｉ3 Ｎ4 層を積層しているた
め、耐湿性は十分であるが、ＧａＡｓとＳｉ3 Ｎ4 との
密着強度が比較的低いため、熱サイクルを及ぼす環境試
験中に保護膜が浮いたり、ワイヤボンディング工程時に
保護膜が剥離したりするなどの不具合が生じることがあ
る。そのため、Ｓｉ3 Ｎ4 層を用いた積層構造を有する
保護膜については、十分な信頼性が得られていない。
た第１ないし第３の従来技術には、それぞれ、次のよう
な解決されるべき問題がある。まず、第１の従来技術で
は、水分を通しにくいＳｉ3 Ｎ4 層を積層しているた
め、耐湿性は十分であるが、ＧａＡｓとＳｉ3 Ｎ4 との
密着強度が比較的低いため、熱サイクルを及ぼす環境試
験中に保護膜が浮いたり、ワイヤボンディング工程時に
保護膜が剥離したりするなどの不具合が生じることがあ
る。そのため、Ｓｉ3 Ｎ4 層を用いた積層構造を有する
保護膜については、十分な信頼性が得られていない。
【０００５】次に、第２の従来技術では、ＳｉＯＮのＧ
ａＡｓに対する密着強度が高く、また、ストレスフリー
の保護膜が得られやすいことから、上述の浮きや剥離と
いった問題は解消される。しかしながら、ＳｉＯＮ固有
の、水分の透過性が高いという性質から、ＳｉＯＮ層を
用いた積層構造を有する保護膜については、耐湿性が不
十分であり、この点で十分な信頼性が得られているとは
言い難い。
ａＡｓに対する密着強度が高く、また、ストレスフリー
の保護膜が得られやすいことから、上述の浮きや剥離と
いった問題は解消される。しかしながら、ＳｉＯＮ固有
の、水分の透過性が高いという性質から、ＳｉＯＮ層を
用いた積層構造を有する保護膜については、耐湿性が不
十分であり、この点で十分な信頼性が得られているとは
言い難い。
【０００６】以上の考察から、積層構造を有する保護膜
において、ＧａＡｓ基板に近い内層側にＧａＡｓとの密
着性に優れたＳｉＯＮ層を形成し、外層側に耐湿性の良
好なＳｉ3 Ｎ4 層を形成する、といった第３の従来技術
に想到する。しかしながら、第３の従来技術のように、
単に保護膜の構成を変えただけでは、十分な性能が得ら
れないことがある。それについて、以下に説明する。
において、ＧａＡｓ基板に近い内層側にＧａＡｓとの密
着性に優れたＳｉＯＮ層を形成し、外層側に耐湿性の良
好なＳｉ3 Ｎ4 層を形成する、といった第３の従来技術
に想到する。しかしながら、第３の従来技術のように、
単に保護膜の構成を変えただけでは、十分な性能が得ら
れないことがある。それについて、以下に説明する。
【０００７】ＧａＡｓ基板に近い内層側にＳｉＯＮ層を
形成すると、ＧａＡｓとの密着性は改善されるが、Ｓｉ
ＯＮは本質的に耐湿性が良くないので、少なくとも最も
外側を覆う層はＳｉ3 Ｎ4 層となるようにすることはも
ちろん、ＳｉＯＮ層の端縁部分さえも露出した構成は避
けなければならない。しかしながら、ＳｉＯＮ層とＳｉ
3 Ｎ4 層とを積層するように連続的に形成し、その後、
ボンディングパッド部分やスクライブライン等のための
エッチング除去を行なっただけでは、保護膜の端部にお
いて、内層側のＳｉＯＮ層の端縁部分が露出することは
避けられない。
形成すると、ＧａＡｓとの密着性は改善されるが、Ｓｉ
ＯＮは本質的に耐湿性が良くないので、少なくとも最も
外側を覆う層はＳｉ3 Ｎ4 層となるようにすることはも
ちろん、ＳｉＯＮ層の端縁部分さえも露出した構成は避
けなければならない。しかしながら、ＳｉＯＮ層とＳｉ
3 Ｎ4 層とを積層するように連続的に形成し、その後、
ボンディングパッド部分やスクライブライン等のための
エッチング除去を行なっただけでは、保護膜の端部にお
いて、内層側のＳｉＯＮ層の端縁部分が露出することは
避けられない。
【０００８】このように端縁部分が露出したＳｉＯＮ層
を有するサンプルに対して、たとえばＰＣＴ試験（１２
１℃、８５％ＲＨ、不飽和水蒸気雰囲気）を１００時間
実施した後、光学顕微鏡で当該部位を観察したところ、
変色が認められ、ＳｉＯＮ層の端縁部分が水分に侵され
ていることがわかった。そこで、上述のエッチング除去
の後、ＳｉＯＮ層の露出した端縁部分を覆うように、耐
湿性に優れたＳｉ3 Ｎ4 層をもう１層形成することも考
えられる。しかしながら、この方法は、ＩＣのように多
層の絶縁層を使用する場合なら有効であるが、ディスク
リートデバイスのように絶縁層は１層のみで十分という
場合には、いたずらに工程数が増え、コストアップの原
因となるので、得策ではない。
を有するサンプルに対して、たとえばＰＣＴ試験（１２
１℃、８５％ＲＨ、不飽和水蒸気雰囲気）を１００時間
実施した後、光学顕微鏡で当該部位を観察したところ、
変色が認められ、ＳｉＯＮ層の端縁部分が水分に侵され
ていることがわかった。そこで、上述のエッチング除去
の後、ＳｉＯＮ層の露出した端縁部分を覆うように、耐
湿性に優れたＳｉ3 Ｎ4 層をもう１層形成することも考
えられる。しかしながら、この方法は、ＩＣのように多
層の絶縁層を使用する場合なら有効であるが、ディスク
リートデバイスのように絶縁層は１層のみで十分という
場合には、いたずらに工程数が増え、コストアップの原
因となるので、得策ではない。
【０００９】そこで、この発明の目的は、上述した問題
を解決し得る半導体装置の保護膜構造を提供しようとす
ることである。
を解決し得る半導体装置の保護膜構造を提供しようとす
ることである。
【００１０】
【課題を解決するための手段】この発明は、半導体装置
の表面に形成される、ＳｉＯＮ層とＳｉ3 Ｎ4 層との積
層構造を有する、保護膜の構造に向けられるものであっ
て、上述した技術的課題を解決するため、次のような構
成を備えることを特徴としている。すなわち、保護膜に
おける、半導体装置の表面に接する層は、ＳｉＯＮ層で
構成され、保護膜における最外層は、Ｓｉ3 Ｎ4 層で構
成され、さらに、保護膜は、その端部において、ＳｉＯ
Ｎ層の端縁部分を露出させており、このＳｉＯＮ層の露
出した端縁部分は窒化されていることを特徴としてい
る。
の表面に形成される、ＳｉＯＮ層とＳｉ3 Ｎ4 層との積
層構造を有する、保護膜の構造に向けられるものであっ
て、上述した技術的課題を解決するため、次のような構
成を備えることを特徴としている。すなわち、保護膜に
おける、半導体装置の表面に接する層は、ＳｉＯＮ層で
構成され、保護膜における最外層は、Ｓｉ3 Ｎ4 層で構
成され、さらに、保護膜は、その端部において、ＳｉＯ
Ｎ層の端縁部分を露出させており、このＳｉＯＮ層の露
出した端縁部分は窒化されていることを特徴としてい
る。
【００１１】この発明において、好ましくは、保護膜
は、１層のＳｉＯＮ層と１層のＳｉ3Ｎ4 層とからな
る。また、この発明において、好ましくは、ＳｉＯＮ層
の露出した端縁部分の窒化は、アンモニアガスを含むプ
ラズマ処理によって達成される。
は、１層のＳｉＯＮ層と１層のＳｉ3Ｎ4 層とからな
る。また、この発明において、好ましくは、ＳｉＯＮ層
の露出した端縁部分の窒化は、アンモニアガスを含むプ
ラズマ処理によって達成される。
【００１２】
【発明の実施の形態】図１ないし図６は、この発明の一
実施形態を説明するためのもので、ＧａＡｓを利用した
電界効果トランジスタ（ＦＥＴ）を含む半導体装置を製
造するために実施される工程が順次示されている。ま
ず、図１に示すように、イオン注入法により所望の領域
に活性層１が形成されたＧａＡｓ基板２が用意される。
実施形態を説明するためのもので、ＧａＡｓを利用した
電界効果トランジスタ（ＦＥＴ）を含む半導体装置を製
造するために実施される工程が順次示されている。ま
ず、図１に示すように、イオン注入法により所望の領域
に活性層１が形成されたＧａＡｓ基板２が用意される。
【００１３】次いで、図２に示すように、Ａｕ：Ｇｅ／
Ｎｉ／Ａｕの積層構造を有するドレイン電極およびソー
ス電極とそれぞれなるオーミック電極３および４を形成
するとともに、図３に示すように、Ｔｉ／Ｐｔ／Ａｕの
積層構造を有するゲート電極５を形成する。これによっ
て、ＦＥＴの基本部分が完成される。次に、プラズマＣ
ＶＤ法を用いて、図４に示すように、ＧａＡｓ基板２の
全面にわたって、保護膜６としての、ＳｉＯＮ層７とそ
れに引続きＳｉ3 Ｎ4 層８とを形成する。このとき、た
とえば、基板２の温度を３００℃とし、かつ雰囲気圧力
を０．５Ｔｏｒｒ（＝６６．５Ｐａ）としながら、Ｓｉ
ＯＮ層７の形成からＳｉ3 Ｎ4 層８の形成への切替え
は、ＳｉＯＮ層７については、ＳｉＨ4 ：２０ＳＣＣ
Ｍ、ＮＨ3 ：５０ＳＣＣＭ、Ｎ2 Ｏ：４０ＳＣＣＭ、Ｎ
2 ：２００ＳＣＣＭ、次いで、Ｓｉ3 Ｎ4 層８について
は、ＳｉＨ4 ：３０ＳＣＣＭ、ＮＨ3 ：８０ＳＣＣＭ、
Ｎ2 ：２００ＳＣＣＭ、というように、原料ガス流量を
切り替えることにより行なわれる。
Ｎｉ／Ａｕの積層構造を有するドレイン電極およびソー
ス電極とそれぞれなるオーミック電極３および４を形成
するとともに、図３に示すように、Ｔｉ／Ｐｔ／Ａｕの
積層構造を有するゲート電極５を形成する。これによっ
て、ＦＥＴの基本部分が完成される。次に、プラズマＣ
ＶＤ法を用いて、図４に示すように、ＧａＡｓ基板２の
全面にわたって、保護膜６としての、ＳｉＯＮ層７とそ
れに引続きＳｉ3 Ｎ4 層８とを形成する。このとき、た
とえば、基板２の温度を３００℃とし、かつ雰囲気圧力
を０．５Ｔｏｒｒ（＝６６．５Ｐａ）としながら、Ｓｉ
ＯＮ層７の形成からＳｉ3 Ｎ4 層８の形成への切替え
は、ＳｉＯＮ層７については、ＳｉＨ4 ：２０ＳＣＣ
Ｍ、ＮＨ3 ：５０ＳＣＣＭ、Ｎ2 Ｏ：４０ＳＣＣＭ、Ｎ
2 ：２００ＳＣＣＭ、次いで、Ｓｉ3 Ｎ4 層８について
は、ＳｉＨ4 ：３０ＳＣＣＭ、ＮＨ3 ：８０ＳＣＣＭ、
Ｎ2 ：２００ＳＣＣＭ、というように、原料ガス流量を
切り替えることにより行なわれる。
【００１４】次いで、図５に示すように、図示しない上
層電極とのコンタクト部分、たとえばオーミック電極３
のボンディングパッド部分９や、一点鎖線で示すスクラ
イブライン１０の部分等において、保護膜６がエッチン
グ除去される。この段階で、ＧａＡｓ基板２の表面に対
する加工は終了するが、図５に示すように、保護膜６の
端部において、内層側のＳｉＯＮ層７の端縁部分１１お
よび１２は露出した状態となっている。
層電極とのコンタクト部分、たとえばオーミック電極３
のボンディングパッド部分９や、一点鎖線で示すスクラ
イブライン１０の部分等において、保護膜６がエッチン
グ除去される。この段階で、ＧａＡｓ基板２の表面に対
する加工は終了するが、図５に示すように、保護膜６の
端部において、内層側のＳｉＯＮ層７の端縁部分１１お
よび１２は露出した状態となっている。
【００１５】次に、ＳｉＯＮ層７の端縁部分１１および
１２の耐湿性向上を目的として、アンモニア／水素混合
ガスを用いたプラズマ処理が実施される。このプラズマ
処理は、たとえば、プラズマＣＶＤ装置内で、基板２の
温度を３５０℃としながら、圧力：０．６Ｔｏｒｒ（７
９．８Ｐａ）、ＲＦパワー：３５０Ｗ、ならびに、ＮＨ
3 ：８０ＳＣＣＭおよびＨ2 ：２００ＳＣＣＭの各流量
で、３０分間実施される。
１２の耐湿性向上を目的として、アンモニア／水素混合
ガスを用いたプラズマ処理が実施される。このプラズマ
処理は、たとえば、プラズマＣＶＤ装置内で、基板２の
温度を３５０℃としながら、圧力：０．６Ｔｏｒｒ（７
９．８Ｐａ）、ＲＦパワー：３５０Ｗ、ならびに、ＮＨ
3 ：８０ＳＣＣＭおよびＨ2 ：２００ＳＣＣＭの各流量
で、３０分間実施される。
【００１６】上述のプラズマ処理により、図６において
斜線を施して示したように、ＳｉＯＮ層７の端縁部分１
１および１２が窒化される。その結果として、保護膜６
における、外気に触れる全表面は、耐湿性について信頼
性の高いＳｉ3 Ｎ4 によって覆われることになる。本発
明者は、上述のＳｉＯＮのプラズマ窒化に関して、適切
な処理条件を選ぶことにより、ＳｉＯＮ膜の表面を窒化
できることを見出した。
斜線を施して示したように、ＳｉＯＮ層７の端縁部分１
１および１２が窒化される。その結果として、保護膜６
における、外気に触れる全表面は、耐湿性について信頼
性の高いＳｉ3 Ｎ4 によって覆われることになる。本発
明者は、上述のＳｉＯＮのプラズマ窒化に関して、適切
な処理条件を選ぶことにより、ＳｉＯＮ膜の表面を窒化
できることを見出した。
【００１７】図７および図８は、光電子分光法で分析し
た、プラズマ処理後のＳｉＯＮ膜の組成変化を、同処理
前のＳｉＯＮ膜の組成と比較して示す図であり、両図面
において、横軸はＳｉＯＮ膜の表面からの深さを示し、
また、縦軸は、図７では、ＳｉＯＮ膜におけるＮ／Ｓｉ
比を示し、図８では、ＳｉＯＮ膜におけるＯ／Ｓｉ比を
示している。
た、プラズマ処理後のＳｉＯＮ膜の組成変化を、同処理
前のＳｉＯＮ膜の組成と比較して示す図であり、両図面
において、横軸はＳｉＯＮ膜の表面からの深さを示し、
また、縦軸は、図７では、ＳｉＯＮ膜におけるＮ／Ｓｉ
比を示し、図８では、ＳｉＯＮ膜におけるＯ／Ｓｉ比を
示している。
【００１８】図７および図８に示すように、ＳｉＯＮ膜
において、表面から２００Å付近まで窒化されているこ
とが確認できた。以上のような実施形態によれば、保護
膜６に含まれるＳｉＯＮ層７をＧａＡｓ基板２と接触す
るようにしているので、保護膜６のＧａＡｓ基板２に対
する密着強度を高くすることができる。このことは、た
とえば、スクラッチ試験において、ＳｉＯＮはＳｉ3 Ｎ
4 の約２倍の密着強度をもつ、という実験結果から、ま
た、ＧａＡｓを大気中で加熱したとき、ＧａやＡｓの酸
化物が生成されることはあっても、その窒化物は決して
生成されないことから裏付けられる。
において、表面から２００Å付近まで窒化されているこ
とが確認できた。以上のような実施形態によれば、保護
膜６に含まれるＳｉＯＮ層７をＧａＡｓ基板２と接触す
るようにしているので、保護膜６のＧａＡｓ基板２に対
する密着強度を高くすることができる。このことは、た
とえば、スクラッチ試験において、ＳｉＯＮはＳｉ3 Ｎ
4 の約２倍の密着強度をもつ、という実験結果から、ま
た、ＧａＡｓを大気中で加熱したとき、ＧａやＡｓの酸
化物が生成されることはあっても、その窒化物は決して
生成されないことから裏付けられる。
【００１９】また、保護膜６は、その外層側にＳｉ3 Ｎ
4 層８を位置させており、また、内層側のＳｉＯＮ層７
の露出する端縁部分１１および１２も窒化されているの
で、表面からの水分の侵入を阻止する効果が高く、水分
の侵入による半導体装置の特性の変動を少なくすること
ができる。なお、この実施形態に関して、ＧａＡｓ Ｍ
ＥＳＦＥＴをサンプルとして、ＰＣＴ試験を実施して、
飽和ドレイン電流（Ｉdss ）の平均変化率を調べた。そ
の結果が図９に示されている。図９においては、この発
明の特定の実施例に係る保護膜（ＳｉＯＮ層の厚み：３
００Å；Ｓｉ3 Ｎ4 層の厚み：１２００Å）をプラズマ
処理したものと、プラズマ処理しないものと、比較のた
め、保護膜をＳｉ3Ｎ4 単層で構成したもの（膜厚：１
５００Å）とのそれぞれのＩdss 変化率が併せて示され
ている。
4 層８を位置させており、また、内層側のＳｉＯＮ層７
の露出する端縁部分１１および１２も窒化されているの
で、表面からの水分の侵入を阻止する効果が高く、水分
の侵入による半導体装置の特性の変動を少なくすること
ができる。なお、この実施形態に関して、ＧａＡｓ Ｍ
ＥＳＦＥＴをサンプルとして、ＰＣＴ試験を実施して、
飽和ドレイン電流（Ｉdss ）の平均変化率を調べた。そ
の結果が図９に示されている。図９においては、この発
明の特定の実施例に係る保護膜（ＳｉＯＮ層の厚み：３
００Å；Ｓｉ3 Ｎ4 層の厚み：１２００Å）をプラズマ
処理したものと、プラズマ処理しないものと、比較のた
め、保護膜をＳｉ3Ｎ4 単層で構成したもの（膜厚：１
５００Å）とのそれぞれのＩdss 変化率が併せて示され
ている。
【００２０】図９に示すように、プラズマ処理を施すこ
とにより、Ｉdss 変化率は、Ｓｉ3Ｎ4 単層の保護膜に
比べて、１〜２％大きくなるものの、プラズマ処理しな
いものに比べて、大幅に小さくなることが確認された。
このことからわかるように、この発明によれば、信頼性
の高い半導体装置を得ることができる。なお、上述した
実施形態では、半導体基板として、ＧａＡｓ基板２が用
いられたが、これに限らず、他の化合物半導体からなる
半導体基板を備える半導体装置であっても、また、Ｓｉ
系デバイスのような半導体装置であっても、この発明を
適用することができる。
とにより、Ｉdss 変化率は、Ｓｉ3Ｎ4 単層の保護膜に
比べて、１〜２％大きくなるものの、プラズマ処理しな
いものに比べて、大幅に小さくなることが確認された。
このことからわかるように、この発明によれば、信頼性
の高い半導体装置を得ることができる。なお、上述した
実施形態では、半導体基板として、ＧａＡｓ基板２が用
いられたが、これに限らず、他の化合物半導体からなる
半導体基板を備える半導体装置であっても、また、Ｓｉ
系デバイスのような半導体装置であっても、この発明を
適用することができる。
【００２１】また、この発明は、たとえば、マイクロ
波、準マイクロ波帯の通信機用能動デバイスとして使用
される、ＧａＡｓ ＭＥＳＦＥＴ、ＭＭＩＣ等のチップ
状の半導体装置に有利に適用されるが、半導体装置にお
いて構成される素子は、このようなＦＥＴ等に限らず、
他の能動素子であってもよい。
波、準マイクロ波帯の通信機用能動デバイスとして使用
される、ＧａＡｓ ＭＥＳＦＥＴ、ＭＭＩＣ等のチップ
状の半導体装置に有利に適用されるが、半導体装置にお
いて構成される素子は、このようなＦＥＴ等に限らず、
他の能動素子であってもよい。
【００２２】
【発明の効果】以上のように、この発明によれば、保護
膜における半導体装置に接触する部分が高い密着強度の
得られるＳｉＯＮで構成されているので、半導体装置に
対する保護膜の密着強度が高くなり、熱サイクルを受け
たときの浮きやワイヤボンディング時の剥離といった不
良が保護膜に生じることを抑えることができ、信頼性の
高い半導体装置を得ることができる。
膜における半導体装置に接触する部分が高い密着強度の
得られるＳｉＯＮで構成されているので、半導体装置に
対する保護膜の密着強度が高くなり、熱サイクルを受け
たときの浮きやワイヤボンディング時の剥離といった不
良が保護膜に生じることを抑えることができ、信頼性の
高い半導体装置を得ることができる。
【００２３】また、保護膜は、全体として、耐湿性につ
いて信頼性の高いＳｉ3 Ｎ4 で覆われているので、半導
体装置への水分の侵入を防ぐ効果を高めることができ
る。また、上述のように、この発明では、ＳｉＯＮ層と
Ｓｉ3 Ｎ4 層とを巧みに組み合わせながら、ＳｉＯＮ層
の露出した端縁部分を窒化することによって、耐湿性の
向上のための絶縁層をさらに形成することなく、半導体
装置と保護膜との密着強度の増大と耐湿特性の向上とを
両立させることができる。この点で、保護膜は、単に１
層のＳｉＯＮ層と１層のＳｉ3 Ｎ4 層とからなる積層構
造で十分である。なお、このような利点を望まないなら
ば、保護膜において、２層以上のＳｉＯＮ層および／ま
たはＳｉ3 Ｎ4 層が積層されてもよい。
いて信頼性の高いＳｉ3 Ｎ4 で覆われているので、半導
体装置への水分の侵入を防ぐ効果を高めることができ
る。また、上述のように、この発明では、ＳｉＯＮ層と
Ｓｉ3 Ｎ4 層とを巧みに組み合わせながら、ＳｉＯＮ層
の露出した端縁部分を窒化することによって、耐湿性の
向上のための絶縁層をさらに形成することなく、半導体
装置と保護膜との密着強度の増大と耐湿特性の向上とを
両立させることができる。この点で、保護膜は、単に１
層のＳｉＯＮ層と１層のＳｉ3 Ｎ4 層とからなる積層構
造で十分である。なお、このような利点を望まないなら
ば、保護膜において、２層以上のＳｉＯＮ層および／ま
たはＳｉ3 Ｎ4 層が積層されてもよい。
【００２４】また、ＳｉＯＮ層に対してアンモニアプラ
ズマ処理を適用すれば、ＳｉＯＮ層の表面部分のみを窒
化できるので、このようなアンモニアプラズマ処理は、
ＳｉＯＮ層の露出した端縁部分の窒化のために有利に適
用することができる。
ズマ処理を適用すれば、ＳｉＯＮ層の表面部分のみを窒
化できるので、このようなアンモニアプラズマ処理は、
ＳｉＯＮ層の露出した端縁部分の窒化のために有利に適
用することができる。
【図１】この発明の一実施形態による半導体装置を製造
するために実施される第１の工程を示す図解的断面図で
ある。
するために実施される第１の工程を示す図解的断面図で
ある。
【図２】この発明の一実施形態による半導体装置を製造
するために実施される第２の工程を示す図解的断面図で
ある。
するために実施される第２の工程を示す図解的断面図で
ある。
【図３】この発明の一実施形態による半導体装置を製造
するために実施される第３の工程を示す図解的断面図で
ある。
するために実施される第３の工程を示す図解的断面図で
ある。
【図４】この発明の一実施形態による半導体装置を製造
するために実施される第４の工程を示す図解的断面図で
ある。
するために実施される第４の工程を示す図解的断面図で
ある。
【図５】この発明の一実施形態による半導体装置を製造
するために実施される第５の工程を示す図解的断面図で
ある。
するために実施される第５の工程を示す図解的断面図で
ある。
【図６】この発明の一実施形態による半導体装置を製造
するために実施される第６の工程を示す図解的断面図で
あり、所望の保護膜６が形成された状態を示している。
するために実施される第６の工程を示す図解的断面図で
あり、所望の保護膜６が形成された状態を示している。
【図７】光電子分光法で分析した、プラズマ処理後のＳ
ｉＯＮ膜におけるＮ／Ｓｉ比の変化を、同処理前のＳｉ
ＯＮ膜におけるＮ／Ｓｉ比と比較して示す図である。
ｉＯＮ膜におけるＮ／Ｓｉ比の変化を、同処理前のＳｉ
ＯＮ膜におけるＮ／Ｓｉ比と比較して示す図である。
【図８】光電子分光法で分析した、プラズマ処理後のＳ
ｉＯＮ膜におけるＯ／Ｓｉ比の変化を、同処理前のＳｉ
ＯＮ膜におけるＯ／Ｓｉ比と比較して示す図である。
ｉＯＮ膜におけるＯ／Ｓｉ比の変化を、同処理前のＳｉ
ＯＮ膜におけるＯ／Ｓｉ比と比較して示す図である。
【図９】この発明の特定の実施例に係る保護膜をプラズ
マ処理したものと、プラズマ処理しないものと、比較の
ため、保護膜をＳｉ3 Ｎ4 単層で構成したものとのそれ
ぞれの飽和ドレイン電流（Ｉdss ）変化率を併せて示す
図である。
マ処理したものと、プラズマ処理しないものと、比較の
ため、保護膜をＳｉ3 Ｎ4 単層で構成したものとのそれ
ぞれの飽和ドレイン電流（Ｉdss ）変化率を併せて示す
図である。
２ ＧａＡｓ基板 ３，４ オーミック電極 ５ ゲート電極 ６ 保護膜 ７ ＳｉＯＮ層 ８ Ｓｉ3 Ｎ4 層 １１，１２ ＳｉＯＮ層の露出した端縁部分
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/318
Claims (3)
- 【請求項１】 半導体装置の表面に形成される保護膜の
構造であって、 前記保護膜は、ＳｉＯＮ層とＳｉ3 Ｎ4 層との積層構造
を有し、 前記保護膜における、半導体装置の表面に接する層は、
前記ＳｉＯＮ層で構成され、 前記保護膜における最外層は、前記Ｓｉ3 Ｎ4 層で構成
され、 前記保護膜は、その端部において、前記ＳｉＯＮ層の端
縁部分を露出させており、前記ＳｉＯＮ層の露出した端
縁部分は窒化されていることを特徴とする、半導体装置
の保護膜構造。 - 【請求項２】 前記保護膜が、１層の前記ＳｉＯＮ層と
１層の前記Ｓｉ3 Ｎ 4 層とからなる、請求項１に記載の
半導体装置の保護膜構造。 - 【請求項３】 前記ＳｉＯＮ層の露出した端縁部分の窒
化が、アンモニアガスを含むプラズマ処理による、請求
項１または２に記載の半導体装置の保護膜構造。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23153696A JP3259641B2 (ja) | 1996-09-02 | 1996-09-02 | 半導体装置の保護膜構造 |
| CA002213034A CA2213034C (en) | 1996-09-02 | 1997-08-14 | A semiconductor device with a passivation film |
| US08/921,199 US6388310B1 (en) | 1996-09-02 | 1997-08-27 | Semiconductor device with a passivation film |
| EP97115041A EP0827199A3 (en) | 1996-09-02 | 1997-08-29 | A semiconductor device with a passivation film |
| NO19974001A NO320484B1 (no) | 1996-09-02 | 1997-09-01 | Halvlederinnretning med passiveringsfilm |
| KR1019970045543A KR100370916B1 (ko) | 1996-09-02 | 1997-09-02 | 패시베이션막을포함하는반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23153696A JP3259641B2 (ja) | 1996-09-02 | 1996-09-02 | 半導体装置の保護膜構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1074757A JPH1074757A (ja) | 1998-03-17 |
| JP3259641B2 true JP3259641B2 (ja) | 2002-02-25 |
Family
ID=16925040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23153696A Expired - Fee Related JP3259641B2 (ja) | 1996-09-02 | 1996-09-02 | 半導体装置の保護膜構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3259641B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4898497B2 (ja) | 2006-03-27 | 2012-03-14 | キヤノン株式会社 | 有機発光装置およびその製造方法 |
-
1996
- 1996-09-02 JP JP23153696A patent/JP3259641B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1074757A (ja) | 1998-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5739046A (en) | Method of making a reliable barrier layer | |
| JP2008258315A (ja) | トランジスタ | |
| US6388310B1 (en) | Semiconductor device with a passivation film | |
| JPH05291343A (ja) | 半導体装置 | |
| JPS62204575A (ja) | 薄膜半導体装置およびその製造方法 | |
| JP3259641B2 (ja) | 半導体装置の保護膜構造 | |
| JPS5886724A (ja) | 電極および配線の製造方法 | |
| JP2830762B2 (ja) | 半導体装置の製造方法 | |
| JPS6257255A (ja) | 化合物半導体装置の製造方法 | |
| JP3056689B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0359580B2 (ja) | ||
| JP3246348B2 (ja) | 半導体装置の保護膜構造 | |
| JP2917872B2 (ja) | 半導体装置の製造方法 | |
| JPS5890727A (ja) | 電極または配線 | |
| JP2007214358A (ja) | 半導体装置及びその製造方法 | |
| JPH09148326A (ja) | 半導体素子およびその製造方法 | |
| JPH04368125A (ja) | 半導体装置及びその製造方法 | |
| JPH0513584A (ja) | 半導体装置およびその製造方法 | |
| JPS5827334A (ja) | 半導体装置 | |
| JPH07321127A (ja) | 化合物半導体装置及びその製造方法 | |
| JPS59191336A (ja) | 半導体装置 | |
| JPH05166803A (ja) | 化合物半導体装置 | |
| JPH0945707A (ja) | 半導体装置およびその製造方法 | |
| JPS58197876A (ja) | 半導体装置 | |
| JP2001345319A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |