JP2007214358A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】半導体装置の特性を劣化させることなく、半導体素子への水分の浸入を抑え、信頼性の高い半導体装置とその製造方法を提供する。
【解決手段】化合物半導体基板に形成された半導体素子と、化合物半導体基板上に選択的に形成され、半導体素子を被覆する絶縁性保護膜と、絶縁性保護膜の周縁部を被覆する金属膜を備える。
【選択図】図1
【解決手段】化合物半導体基板に形成された半導体素子と、化合物半導体基板上に選択的に形成され、半導体素子を被覆する絶縁性保護膜と、絶縁性保護膜の周縁部を被覆する金属膜を備える。
【選択図】図1
Description
本発明は、例えば化合物半導体基板上に形成される電界効果型トランジスタなどの半導体装置とその製造方法に関する。
一般に、モールド樹脂により封止される樹脂封止パッケージを用いた半導体装置において、半導体素子を形成後、絶縁性保護膜を形成して、半導体素子を被覆することにより、外部雰囲気の信頼性への影響を抑えている。しかしながら、GaAsなどの化合物半導体基板上には、Si基板と比べて密着性の高い良好な絶縁性保護膜を形成することが難しく、基板と絶縁性保護膜との界面からの水分などの浸入を抑え、長期信頼性を得ることは困難であった。
そこで、基板側の表面処理条件や絶縁性保護膜の形成条件を厳しく制御したり、樹脂膜で被覆するなどの手法が用いられているが、十分な密着性が得られ且つ寄生容量の発生による特性劣化を抑えることが困難であるという問題があった(例えば特許文献1参照)。
特開平10−65067号公報
本発明は、半導体装置の特性を劣化させることなく、半導体素子への水分の浸入を抑え、信頼性の高い半導体装置とその製造方法を提供することを目的とするものである。
本発明の一態様によれば、化合物半導体基板に形成された半導体素子と、化合物半導体基板上に選択的に形成され、半導体素子を被覆する第1の絶縁性保護膜と、第1の絶縁性保護膜の周縁部を被覆する金属膜を備えることを特徴とする半導体装置が提供される。
また、本発明の一態様によれば、化合物半導体基板に半導体素子を形成する工程と、化合物半導体基板上に、選択的に絶縁性保護膜を形成し、半導体素子を被覆する工程と、絶縁性保護膜の周縁部に金属膜を形成する工程を備えることを特徴とする半導体装置の製造方法が提供される。
本発明の一実施態様によれば、半導体装置において、その特性を劣化させることなく、半導体素子への水分の浸入を抑え、高い信頼性を得ることが可能となる。
以下本発明の実施形態について、図を参照して説明する。
(実施形態1)
図1に本実施形態の半導体装置の断面図を示す。図に示すように、例えばGaAs基板からなる化合物半導体基板1に、活性層2、ソース電極3、ドレイン電極4、ゲート電極5を備える電界効果型トランジスタ(以下FETと記す)素子6が形成されている。このFET素子6を被覆するように、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、或いはこれらを組合せた多層膜により構成される絶縁性保護膜7が、ダイシング時の割れ・欠けを防ぐために、ダイシングラインにかかる領域を除く領域に選択的に形成されている。化合物半導体基板1が露出した領域と絶縁性保護膜7の境界を含む領域(絶縁性保護膜7の周縁部)には、金属膜8が形成されている。そして、さらに、これらは例えばエポキシ樹脂などのモールド樹脂9により封止されている。
図1に本実施形態の半導体装置の断面図を示す。図に示すように、例えばGaAs基板からなる化合物半導体基板1に、活性層2、ソース電極3、ドレイン電極4、ゲート電極5を備える電界効果型トランジスタ(以下FETと記す)素子6が形成されている。このFET素子6を被覆するように、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、或いはこれらを組合せた多層膜により構成される絶縁性保護膜7が、ダイシング時の割れ・欠けを防ぐために、ダイシングラインにかかる領域を除く領域に選択的に形成されている。化合物半導体基板1が露出した領域と絶縁性保護膜7の境界を含む領域(絶縁性保護膜7の周縁部)には、金属膜8が形成されている。そして、さらに、これらは例えばエポキシ樹脂などのモールド樹脂9により封止されている。
このような半導体装置は以下のように形成される。先ず、化合物半導体基板1に、通常のパターニング、イオン注入などの手法により、活性層2を形成する。そして、例えばリフトオフ法により、所定パターンのソース電極3、ドレイン電極4、ゲート電極5を形成し、FET素子6が構成される。
次いで、通常のCVD(Chemical Vapor Deposition)法などの成膜方法により、全面に絶縁性保護膜を堆積し、FET素子6を被覆した後、通常のパターニング方法により、ダイシングラインにかかる領域を除去することにより、絶縁性保護膜7を形成する。
さらに、絶縁性保護膜7の周縁部に、レジストパターンを形成し、例えばスパッタ法などによりTi膜を形成し、さらにPt膜を形成した後、めっき法によりAu膜を形成し、リフトオフすることにより、Ti/Pt/Auより構成される金属膜8を形成する。
そして、FET素子を分離した後、モールド樹脂9により封止することにより、半導体装置が形成される。
このようにして、FET素子6の周辺部の化合物半導体基板1表面が露出した部分と絶縁性保護膜7との境界を、密着性の高い金属膜8で被覆することにより、界面からの水分の浸入を抑えることができ、長期信頼性を向上させることが可能となる。
本実施形態において、金属膜8として、Ti/Pt/Au積層膜を用いているが、Ti膜は、化合物半導体基板1及び絶縁性保護膜7との密着性を得るために用いられている。このとき、適切な密着性を得て水分の浸入を抑えるためには、膜厚を100nm以上とすることが好ましい。また、Pt膜は、バリアメタルとして用いられ、その膜厚は1000〜5000nm程度が好ましい。さらに、金属膜8の最表面に形成されるAu膜は、例えばめっき法により数μm程度形成することにより、安定した金属膜を構成することができる。
そして、このような金属膜8を形成した後、例えば300〜500℃で30秒〜5分間熱処理を施してもよい。熱処理により、図2に示すように、化合物半導体基板1・絶縁性保護膜7と、金属膜8との界面において合金層10が形成されるため、より密着性を向上させることができる。このような高い密着性の得られる金属膜として、例えば、電極材として用いられるAuGe合金や、配線、コンタクトに用いられるW、MoやAlなどを用いることが可能である。
また、このような金属膜8として、外部と接続されるパッドメタル(図示せず)と同じ構成のものを用いて、同時に形成することも可能である。
さらに、図3に示すように、このような金属膜8のさらに上層に、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、或いはこれらを組合せた多層膜により構成される絶縁性保護膜11を形成してもよい。このような絶縁性保護膜11を形成することにより、金属膜8の劣化を抑えることが可能となる。その際、上層に形成される絶縁性保護膜11との密着性を向上させるために、例えば金属膜8を、Ti/Pt/Au/Pt/Tiから構成される積層膜として、上層に形成される絶縁性保護膜との界面に、Tiなどの密着性の高い金属膜を形成することが好ましい。
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
1 化合物半導体基板
2 活性層
3 ソース電極
4 ドレイン電極
5 ゲート電極
6 FET素子
7、11 絶縁性保護膜
8 金属膜
9 モールド樹脂
10 合金層
2 活性層
3 ソース電極
4 ドレイン電極
5 ゲート電極
6 FET素子
7、11 絶縁性保護膜
8 金属膜
9 モールド樹脂
10 合金層
Claims (5)
- 化合物半導体基板に形成された半導体素子と、
前記化合物半導体基板上に選択的に形成され、前記半導体素子を被覆する第1の絶縁性保護膜と、
前記第1の絶縁性保護膜の周縁部を被覆する金属膜を備えることを特徴とする半導体装置。 - 前記金属膜の前記化合物半導体基板側に、前記金属膜を構成する金属を含む合金層を備えることを特徴とする請求項1に記載の半導体装置。
- 前記金属膜上に形成された第2の絶縁性保護膜を備えることを特徴とする請求項1又は2に記載の半導体装置。
- 化合物半導体基板に半導体素子を形成する工程と、
前記化合物半導体基板上に、選択的に絶縁性保護膜を形成し、前記半導体素子を被覆する工程と、
前記絶縁性保護膜の周縁部に金属膜を形成する工程を備えることを特徴とする半導体装置の製造方法。 - 前記金属膜を形成した後、熱処理を行うことを特徴とする請求項4に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006032656A JP2007214358A (ja) | 2006-02-09 | 2006-02-09 | 半導体装置及びその製造方法 |
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JP2006032656A Pending JP2007214358A (ja) | 2006-02-09 | 2006-02-09 | 半導体装置及びその製造方法 |
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JP (1) | JP2007214358A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010153708A (ja) * | 2008-12-26 | 2010-07-08 | Sumitomo Electric Device Innovations Inc | 半導体装置 |
JP2017092275A (ja) * | 2015-11-11 | 2017-05-25 | 三菱電機株式会社 | 半導体装置 |
-
2006
- 2006-02-09 JP JP2006032656A patent/JP2007214358A/ja active Pending
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