JP5579980B2 - 電界効果トランジスタ - Google Patents

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Description

［０００１］ 本発明は、海軍研究所により授与された契約番号Ｎ０００１４−０５−Ｃ−０１２１に基づく政府援助によって為されたものである。政府は本発明にて特定の権利を留保することができる。
［０００２］ 本発明は、全体として、複数の誘電性不動態化層を採用する窒化物系電界効果トランジスタ（ＦＥＴ）デバイス、より詳細には、半導体デバイス層に堆積された少なくとも２つの誘電性不動態化層を含み、２つの不動態化層は層の間の境界面がゲート端子と半導体デバイス層との間の距離を正確に制御するエッチストップとして機能するよう異なる材料にて出来たものとされた、窒化物系ＦＥＴデバイスに関する。
［０００３］ 帯域空隙が広く且つキャリア飽和速度が高速であるため、窒化物系ＦＥＴデバイスは、高周波数及び高パワーの用途にとって理想的である。しかし、これらのデバイスは、デバイスの表面近くの電子トラッピング及びゲート端子電流の漏れが多いという欠点があるため、性能は制限されていた。
［０００４］ ゲート端子の端縁付近にて、半導体デバイスの表面にてトラップされた電子に起因する拡散すなわち電流コラプス（ｃｕｒｒｅｎｔ ｃｏｌｌａｐｓｅ）のため、窒化物系ＦＥＴデバイスの実現可能なパワー性能は低下する。更に、高バイアス状態下にて、デバイスが作動する間、ゲート端子の端縁付近の高電界はトラップ状態を形成し、また、デバイスが作動する間の拡散を増し、パワー性能の過早の劣化を引き起こす可能性がある。拡散に対して広く受け入れられている１つのモデルは、ゲート端子付近にてトラップ状態となるように噴射された電子がゲート端子の端縁付近にて伸びた仮想ゲートを形成し、デバイスのチャネルの空乏領域を引き伸ばすものである。空乏領域の応答性は、トラップ状態から除去される電子に依存するから、デバイスは、ゲート端子の下方の空乏領域ほど迅速には応答しない。このことは、高周波数作動状態下にてデバイスのパワーが低下するという結果を生じさせる効果がある。
［０００５］ 文献には、オーム及びゲート接点が形成された後、デバイスの上方にわたって窒化ケイ素（ＳｉＮ）のような誘電性不動態化層を堆積させることによりデバイスの拡散を減少させることが可能であると報告されている。典型的に、ソース接点とゲート接点との間、また、ゲート接点とドレーン接点との間のアクセス領域内に堆積された不動態化層が存在しない場合、デバイスは、ほぼ完全な電流コラプスすなわち１００パーセントの拡散を経験する可能性がある。研究の結果、不動態化層の堆積前の表面処理を最適にすることにより、また、不動態化堆積の質自体によって拡散を減少させることが可能であることが明らかにされている。その他の研究の結果、製造過程の前にＳｉＮが堆積されるＳｉＮ最先過程を使用することにより、ゲート及びオーム接点が形成された後にＳｉＮが堆積される場合と比較して、拡散を減少させることが可能であることを明らかにされている。性能の改良は、デバイスを製造する間、ＳｉＮ最先過程における不動態化層が表面に与える保護効果に起因する。更に、その他の研究の結果、半導体層を空気環境に曝すことなくＳｉＮが現場にて堆積されるＳｉＮ最先過程を使用することは、拡散を完全にほぼ解消することができることを明らかにしている。この一群の証拠の結果、拡散を引き起こすトラップはデバイスのアクセス領域の表面にて又はその表面付近にて生じることが示されている。この証拠は、オームアニール、プラズマ清浄化等のような加工ステップが保護されていないデバイス表面にトラップ部を誘発する可能性があることも示している。
［０００６］ ゲートの洩れ電流が多いことはパワー性能を低下させ、また、ＦＥＴデバイスの過早の故障の原因となる可能性がある。窒化物系ＦＥＴデバイスは、典型的に、デバイスのバリア層の長い欠陥箇所すなわちＦＥＴデバイスの表面に沿ったトラップに起因するゲート漏れが多いという欠点がある。
［０００７］ 幾つかの先行技術の窒化物系ＦＥＴデバイスは、薄い誘電層がゲート端子の下方に残され、ゲート電流の漏洩の問題点を軽減するＭＩＳＦＥＴ型構造体を利用している。誘電層は、トンネリング効果に対するバリアを増大させまた、ゲート電流の漏れを減少させる。更に、ゲート端子の下方にて薄いＳｉＮ誘電層を利用することは、デバイスの信頼性を向上させ且つ、デバイスのゲート電流の安定性を劇的に向上させることができることも明らかになった。
［０００８］ 本発明の教示に従い、電子のトラップ及びゲート電流の漏れを減少させる窒化物系ＦＥＴデバイスが開示されている。該デバイスは、デバイスの加工に起因するトラップを減少させるためデバイスのアクセス領域内における比較的厚い不動態化層と、ゲート電流の漏れを減少させるためゲート端子の下方の薄い不動態化層とを含む。デバイスは、基板上に堆積させた半導体デバイス層を含む。複数の不動態化層が半導体デバイス層上に堆積され、この場合、少なくとも２つの層はエッチストップを提供し得るよう異なる誘電性材料にて出来ている。不動態化層は、ソース端子及びドレーン端子用として指定されたデバイスの領域内にて完全に又は部分的に除去し、ソース端子及びドレーン端子を半導体デバイス層上に直接形成することができるようにする。不動態化層は、ゲート端子用に指定されたデバイスの領域内にて無傷のままに残し又は部分的に除去することもできる。層の間の境界面をエッチストップとして使用することにより１つ又はより多くの不動態化層を除去し、ゲート端子と半導体デバイス層との間の距離を正確に制御することができるようにし、この場合、距離はデバイスの性能が著しく影響を受けないように極めて短いが、ゲート電流の漏れを減少させるのに十分長くすることができる。
［０００９］ 本発明の追加的な特徴は、添付図面を参照して以下の説明及び特許請求の範囲を読むことにより明らかになるであろう。
［００１７］ 層の１つがデバイスのゲート端子に対するエッチストップとして機能する、不動態化層を採用するＦＥＴデバイスに関する本発明の実施の形態の以下の説明は、性質上単に一例にしか過ぎず、本発明又はその適用例又は用途を何ら制限することを意図するものではない。例えば、本発明は、当該技術の当業者により理解されるように、多くの異なる型式のＦＥＴ及びその他の半導体デバイスに適用可能である。
［００１８］ 図１は、本発明の１つの実施の形態に従った半導体デバイス１０の材料の輪郭外形の断面図である。図１は、デバイス１０の部分的な製造ステップを示すことを目的としており、この場合、デバイス１０は高電子移動トランジスタ（ＨＥＭＴ）デバイス、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）デバイス、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイス、金属絶縁体半導体電界効果トランジスタ（ＭＩＳＦＥＴ）デバイス、変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）デバイス等のような任意の適宜な窒化物系電界効果トランジスタ（ＦＥＴ）デバイスとすることができる。デバイス１０は、典型的に、サファイア、ＳｉＣ、Ｓｉ、ＡＩＮ又はＧａＮである、窒化物系ＦＥＴデバイスに対する任意の適正な材料で出来た基板１２を含む。半導体デバイス層１４は、基板１２上に堆積されている。デバイス層１４は、上述したＦＥＴデバイスの任意のものに対するデバイス層を代表することを目的とし、また、特定のデバイスに依存して、バッファ層、核形成層、チャネル層、バリア層、キャップ層等の１つ又はより多くとすることができ、これらは全て当該技術の当業者に周知のものである。
［００１９］ 本発明に従い、異なる材料にて出来た少なくとも２つの誘電性不動態化層がデバイス層１４上に堆積される。図１に示した非限定的な実施の形態において、不動態化層は、デバイス層１４上に堆積された第一の不動態化層１６と、第一の不動態化層１６上に堆積された第二の不動態化層１８と、第二の不動態化層１８上に堆積された第三の不動態化層２０とを含む。不動態化層１６、１８、２０は、プラズマエッチング、化学清浄化、高温度アニール等を含むデバイスの製造過程の間、半導体デバイス層１４を表面の損傷に曝されることから保護する保護層となることを目的とし、このため、デバイスの性能に影響を与えるであろうデバイス層１４への損傷は生じない。本発明に従い、分子線エピタキシ法（ＭＢＥ）、化学気相成長法（ＣＤＶ）、物理気相成長法（ＰＤＶ）、原子層成長法（ＡＬＤ）又は、窒化物系ＦＥＴデバイスに対する任意の適当な成長過程のような、層１４、１６、１８、２０を基板１２上に堆積させる任意の適当な過程を使用することができる。
［００２０］ また、本発明に従い、層１４、１６、１８、２０の全てを連続的な過程として基板１２上に堆積させ、半導体デバイス層１４が空気又は任意のその他の損傷を与える製造ステップに曝されないようにすることができる。しかし、１つの代替的な実施の形態において、デバイス層１４が空気に曝された後、層１６、１８、２０は基板１２上に堆積される。これら２つの過程の何れにおいても、誘電層１４、１６、１８、２０は、ソース端子、ドレーン端子又はゲート端子が形成される前に堆積される。
［００２１］ １つの非限定的な実施の形態において、第一の不動態化層１６は窒化ケイ素（ＳｉＮ）のような薄い誘電層である。典型的に、第一の不動態化層１６の厚さは、５−１５０Åの範囲にあるが、層１６は、特定の実施の形態において、５−３００Åのようなより厚い厚さを有するようにしてもよい。第二の不動態化層１８もまた薄い誘電層であるが、第一の不動態化層１６と異なる、窒化アルミニウム（ＡｌＮ）のような誘電性材料にて出来ている。層１８の厚さは、典型的に、１０−２５０Åの範囲にある。以下に詳細に説明するように、第一の不動態化層１６と第二の不動態化層１８との境界面はエッチストップとして作用し、この場合、適宜な湿った又は乾燥したエッチャントは第二の不動態化層１８の材料を溶解させるが、第一の不動態化層１６の材料は溶解させず、このため、半導体デバイス層１４とゲート端子との間の距離を正確に制御することができる。
［００２２］ 第三の不動態化層２０は、典型的に、１０−１０００Åの範囲の比較的厚い層であり、第二の不動態化層１８と第三の不動態化層２０との間の境界面がゲート端子の距離の制御のためエッチストップとして作用する必要があるかどうかに依存して、第二の不動態化層１８と同一又は第二の不動態化層１８と異なる誘電性材料にて出来たものとすることができる。第三の不動態化層２０は、比較的厚く形成し、このため、第三の不動態化層２０の頂部とデバイス構造層１４の頂部との間の距離は十分に長く、不動態化層１６、１８、２０が堆積された後、加工ステップはデバイス層１４を損傷させ、トラップを形成することはない。
［００２３］ 図２は、ソース端子２４と、ドレーン端子２６とを含む半導体デバイス１０の断面図である。不動態化層１６、１８、２０は、不動態化層１６、１８、２０の一部分を除去してソース端子２４及びドレーン端子２６を半導体デバイス層１４上に直接堆積させることができる箇所である、ビアを形成することができる適正なエッチャントによりエッチングされている。このようにして、ソース端子２４及びドレーン端子２６に対する接点を堆積させるためには、デバイス層１４を損傷させ、場合によってはトラッピングを生じさせるであろう高温度のアニーリング及びその他の製造ステップを必要とする。しかし、ソース端子２４とドレーン端子２６との間のデバイス層１４の作用可能な部分は、不動態化層１６、１８、２０によって保護されている。１つの代替的な実施の形態において、不動態化層１６、１８、２０の一部分は、ソース端子２４及びドレーン端子２６とデバイス層１４との間に残る。
［００２４］ この実施の形態において、ソース端子２４及びドレーン端子２６は不動態化層１６、１８、２０から隔てた状態で示されている。これは、接点を形成するため必要とされる高温加工の間、接点金属と不動態化層１６、１８、２０との間の相互作用を防止するため行うことができる。
［００２５］ 別の実施の形態において、接点形成過程の間、端子２４、２６と不動態化層との間の空間を解消するため、ソース接点金属及びドレーン接点金属と相互作用しない層１６、１８、２０に対する不動態化材料を使用することができる。この実施の形態は、ＦＥＴデバイス４０に対して図５に示されており、この場合、ソース端子２４及びドレーン端子２６は不動態化層１６、１８、２０に対して配置されている。
［００２６］ 別の実施の形態において、端子２４、２６の高温度接点が形成された後、ソース端子２４と不動態化層１６、１８、２０との間及び、ドレーン端子２６と不動態化層１６、１８、２０との間の空間内にて金属を堆積させることができる。この実施の形態は、ＦＥＴデバイス４２に対して図６に示されており、この場合、金属層２８はソース端子２４と不動態化層１６、１８、２０との間に堆積され、金属層３０はドレーン端子２６と不動態化層１６、１８、２０との間に堆積されている。
［００２７］ 別の実施の形態において、端子２４、２６の高温接点が形成された後、ソース端子２４と不動態化層１６、１８、２０との間及び、ドレーン端子２６と不動態化層１６、１８、２０との間の空間内に誘電性材料を堆積させることができる。この実施の形態はＦＥＴデバイス４４に対する図７に示されており、この場合、誘電層４６はソース端子２４と不動態化層１６、１８、２０との間に堆積され、誘電層４８はドレーン端子２６と不動態化層１６、１８、２０との間に堆積されている。
［００２８］ ゲート端子と半導体デバイス層１４との間の距離は、デバイスの性能を向上させるよう可能な限り短いことが望ましい。しかし、ゲート端子をデバイス層１４上に直接提供することは望ましくなく、それは、このことはゲート電流の多量の漏れを招く可能性があるからである。このため、ゲート端子とデバイス層１４との間に薄い誘電層を提供することが望ましい。
［００２９］ 図３には、適正なマスクを使用して第三の不動態化層２０のビアをエッチングし、ゲート端子３８に対する開口部を形成する、本発明の１つの実施の形態が示されている。この実施の形態において、不動態化層２０及び不動態化層１８の材料は異なるものとし、層１８、２０の間の境界面がエッチストップを形成し、ゲート端子３８の底面とデバイス層１４の頂面との距離を正確に制御できるようにする。この実施の形態において、不動態化層１６、１８は、異なる材料にて出来ているが、必ずしもそうする必要はなく、同一の材料にて出来ているが、不動態化層２０と異なる単一のより厚い層としてもよい。不動態化層２０のビアをエッチングするのに必要なエッチング時間は正確に制御する必要はなく、それは、不動態化層２０の材料をエッチングするため使用したエッチャントが不動態化層１８の材料に到達したとき、エッチングは停止するからである。換言すれば、先行技術にて行なわれていたように、これらの型式のデバイスに対するエッチングを停止させるため正確な時間に頼ることに代えて、本発明は、除去すべき材料のみをエッチングし、下部層の材料はエッチングしないエッチャントを使用することによりエッチングを停止させる。
［００３０］ 上述したように、ゲート端子３８に対するゲート凹所は、複数の誘電層の内部の特定の材料境界面にて停止するのに十分な選択性を有する低損傷のエッチンク過程により形成される。これと代替的に、ゲート凹所は、複数の誘電層１６、１８、２０内部の多数の層を除去するのに十分な選択性を有する１つ以上のエッチング過程により形成してもよい。
［００３１］ このように、本発明は３つの利点を提供する、すなわち、厚い保護層がソース端子２４とゲート端子との間、また、ドレーン端子２６とゲート端子３８との間のアクセス領域の上方に提供され、このことは拡散を減少させ且つ、信頼性を向上させる点である。また、薄い誘電層がゲート端子３８の下方に提供され、このことは、ゲート電流の漏れを減少させ且つ信頼性を向上させることになる。
［００３２］ 図４は、本発明の別の実施の形態に従ったデバイス３６の断面図であり、この場合、ビアはゲート端子３８に対する不動態化層１８、２０に形成され、また、ゲート端子３８とデバイス層１４の頂部との間の距離は不動態化層１６の厚さによって設定される。不動態化層１６は、１０Åのように極めて薄くし、ゲート端子３８をデバイス層１４に極めて近いようにすることができる。この実施の形態において、第二の不動態化層１８及び第一の不動態化層１６の材料は異なるものとし、その両者の間の境界面が上述した態様にてエッチストップとして機能するようにする。不動態化層１８、２０は、同一の材料又は異なる材料にて出来たものとし、この場合、不動態化層１８、２０が同一の材料にて出来ている場合、単一層を使用して２つの不動態化層１８、２０を形成することができる。不動態化層１６、２０は、同一の材料にて出来たものとすることができ、また、不動態化層１８は異なる材料にて出来たものとされよう。この実施の形態において、２つの選択的なエッチングを使用して、ゲート凹所を画成することができる。第一のエッチングは、層２０、１８の間の境界面にて停止することになろう。第二の選択的なエッチングは、層１６、１８の間の境界面にて停止するような設計とされよう。
［００３３］ デバイスの製造過程は、端子２４、２６及び３８が形成された後、デバイスを保護する全体的な不動態化層の堆積を含むことができる。図７に示したＦＥＴデバイス４４は、デバイス４４の全体を保護する不動態化層４６、４８と組み合わさった全体的な不動態化層３２も示す。
［００３４］ 上記の説明は、本発明の単に一例としての実施の形態を開示し且つ記載するものにしか過ぎない。当該技術の当業者は、かかる説明から、また、添付図面及び特許請求の範囲から、特許請求の記載された本発明の要旨及び範囲から逸脱せずに、色々な変更例、改変例及び変形例を為すことが可能であることが容易に認識されよう。以下は、出願当初の請求項の記載である。
（請求項１）電界効果トランジスタデバイスにおいて、
基板と、
基板上に堆積された複数の半導体デバイスと、
半導体デバイス層上に堆積された複数の誘電性不動態化層と、
半導体デバイス層上に堆積されたソース端子と、
半導体デバイス層上に堆積されたドレーン端子と、
少なくとも１つの不動態化層上に堆積されたゲート端子と、を備え、少なくとも２つの不動態化層は、異なる誘電性材料にて出来ており、ソース端子とゲート端子との間、及びドレーン端子とゲート端子との間の不動態化層の厚さは、不動態化層はゲート端子の側部に設けられるよう、ゲート端子と半導体デバイス層との間の１つ又はより多くの不動態化層の厚さよりも厚い、電界効果トランジスタデバイス。
（請求項２）請求項１に記載のデバイスにおいて、
複数の不動態化層は、３つの不動態化層であり、
デバイス層に最も近い２つの不動態化層の組合せ体の厚さは、２つの不動態化層上の頂部不動態化層よりも薄い、デバイス。
（請求項３）請求項２に記載のデバイスにおいて、
ゲート端子は、デバイス層に最も近い不動態化層上にのみ堆積される、デバイス。
（請求項４）請求項２に記載のデバイスにおいて、
ゲート端子は、デバイス層に最も近い２つの不動態化層の双方の上に堆積される、デバイス。
（請求項５）請求項１に記載のデバイスにおいて、
ゲート端子とデバイス層との間の１つ又はより多くの不動態化層の厚さは、５−１５０Åの範囲にある、デバイス。
（請求項６）請求項１に記載のデバイスにおいて、
少なくとも１つの不動態化層は、窒化ケイ素であり、
少なくとも１つの不動態化層は、窒化アルミニウムである、デバイス。
（請求項７）請求項１に記載のデバイスにおいて、
窒化物系デバイスである、デバイス。
（請求項８）請求項７に記載のデバイスにおいて、
基板は、サファイア、ＳｉＣ、Ｓｉ、ＡＩＮ及びＧａＮ基板から成る群から選ばれる、デバイス。
（請求項９）請求項１に記載のデバイスにおいて、
ＨＥＭＴデバイス、ＭＥＳＦＥＴデバイス、ＭＯＳＦＥＴデバイス、ＭＩＳＦＥＴデバイス及びＭＯＤＦＥＴデバイスから成る群から選ばれる、デバイス。
（請求項１０）請求項１に記載のデバイスにおいて、
半導体デバイス層及び不動態化層は、分子線エピタキシ法、化学気相成長法、物理気相成長法、原子層成長法から成る群から選ばれた過程により基板上に堆積される、デバイス。
（請求項１１）請求項１に記載のデバイスにおいて、
半導体デバイス層及び不動態化層は、同一の過程により堆積される、デバイス。
（請求項１２）請求項１に記載のデバイスにおいて、
不動態化層は、半導体デバイス層が空気に曝される前に、堆積される、デバイス。
（請求項１３）請求項１に記載のデバイスにおいて、
半導体デバイス層及び不動態化層は、異なる過程により堆積される、デバイス。
（請求項１４）請求項１に記載のデバイスにおいて、
ソース端子及びドレーン端子は、半導体デバイス層上に直接、堆積される、デバイス。
（請求項１５）窒化物系電界効果トランジスタデバイスにおいて、
基板と、
基板上に堆積された複数の半導体デバイスと、
半導体デバイス層上に堆積された３つの誘電性不動態化層であって、不動態化層の中間のものは、その他の２つの不動態化層と異なる材料にて出来ている、前記３つの誘電性不動態化層と、
半導体デバイス層上に堆積されたソース端子と、
半導体デバイス層上に堆積されたドレーン端子と、
半導体デバイス層に最も近い不動態化層の１つにのみ堆積されたゲート端子であって、これにより中間及び頂部不動態化層が該ゲート端子の側部に設けられるようにする前記ゲート端子と、を備える、窒化物系電界効果トランジスタデバイス。
（請求項１６）請求項１５に記載のデバイスにおいて、
ゲート端子とデバイス層との間の不動態化層の厚さは、５−１５０Åの範囲にある、デバイス。
（請求項１７）請求項１５に記載のデバイスにおいて、
少なくとも１つの不動態化層は、窒化ケイ素であり、
少なくとも１つの不動態化層は、窒化アルミニウムである、デバイス。
（請求項１８）請求項１５に記載のデバイスにおいて、
ソース端子及びドレーン端子は、半導体デバイス層上に直接、堆積される、デバイス。
（請求項１９）窒化物系電界効果トランジスタデバイスにおいて、
基板と、
基板上に堆積された複数の半導体デバイスと、
半導体デバイス層上に堆積された３つの誘電性不動態化層（１６、１８、２０）であって、不動態化層の１つの中間のものは、その他の２つの不動態化層と異なる材料にて出来ている、前記３つの誘電性不動態化層（１６、１８、２０）と、
半導体デバイス層上に堆積されたソース端子と、
半導体デバイス層上に堆積されたドレーン端子と、
半導体デバイス層に最も近い不動態化層の２つに堆積されたゲート端子であって、頂部不動態化層が該ゲート端子の側部に設けられるようにする前記ゲート端子と、を備える、窒化物系電界効果トランジスタデバイス。
（請求項２０）請求項１９に記載のデバイスにおいて、
ゲート端子とデバイス層との間の２つの不動態化層の厚さは、５−１５０Åの範囲にある、デバイス。
（請求項２１）請求項１９に記載のデバイスにおいて、
少なくとも１つの不動態化層は、窒化ケイ素であり、
少なくとも１つの不動態化層は、窒化アルミニウムである、デバイス。
（請求項２２）請求項１９に記載のデバイスにおいて、
ソース端子及びドレーン端子は、半導体デバイス層上に直接、堆積される、デバイス。
本発明の１つの実施の形態に従った、不動態化層を採用する半導体デバイスの輪郭外形の断面図である。 本発明の１つの実施の形態に従って、ソース端子とドレーン端子との間にて不動態化層を採用するＦＥＴ半導体デバイスの断面図である。 本発明の１つの実施の形態に従い、ゲート端子を受容すべくエッチングされた不動態化層を示す、ＦＥＴ半導体デバイスの断面図である。 本発明の別の実施の形態に従い、ゲート端子を受容し得るようエッチングされた２つの不動態化層を示す、ＦＥＴ半導体デバイスの断面図である。 本発明の別の実施の形態に従い、複数の不動態化層に対して配置されたソース端子及びドレーン端子を示す、ＦＥＴ半導体デバイスの断面図である。 本発明の別の実施の形態に従い、ソース端子と不動態化層との間及びドレーン端子と不動態化層との間の金属層を示す、ＦＥＴ半導体デバイスの断面図である。 本発明の別の実施の形態に従い、ソース端子と不動態化層との間及びドレーン端子と不動態化層との間にて堆積された誘電性材料を示す、ＦＥＴ半導体デバイスの断面図である。
１０ 半導体デバイス
１２ 基板
１４ 半導体デバイス層
１６ 第一の不動態化層
１８ 第二の不動態化層
２０ 第三の不動態化層
２４ ソース端子
２６ ドレーン端子
２８ 金属層
３０ 金属層
３２ 不動態化層
３６ デバイス
３８ ゲート端子
４０ ＦＥＴデバイス
４２ ＦＥＴデバイス
４６ 誘電層
４８ 誘電層

Claims (22)

  1. 電界効果トランジスタデバイスにおいて、
    基板と、
    基板（１２）上に堆積された複数の半導体デバイス（１４）と、
    半導体デバイス層（１４）上に堆積された複数の誘電性不動態化層（１６、１８、２０）と、
    半導体デバイス層（１４）上に堆積されたソース端子（２４）と、
    半導体デバイス層（１４）上に堆積されたドレーン端子（２６）と、
    少なくとも１つの不動態化層上に堆積されたゲート端子（３８）であって、少なくとも２つの不動態化層は、異なる誘電性材料にて出来ており、ソース端子（２４）とゲート端子（３８）との間、及びドレーン端子（２６）とゲート端子（３８）との間の不動態化層の厚さは、不動態化層はゲート端子（３８）の側部に設けられるよう、ゲート端子（３８）と半導体デバイス層（１４）との間の１つ又はより多くの不動態化層の厚さよりも厚い、前記ゲート端子（３８）と、
    前記複数の誘電性不動態化層（１６、１８、２０）と前記ソース端子（２４）との間に設けられた第１の誘電層（４６）、及び前記複数の誘電性不動態化層（１６、１８、２０）と前記ドレーン端子（２６）との間に設けられた第２の誘電層（４８）からなる前記第１及び第２の誘電層（４６、４８）と、を備える、
    電界効果トランジスタデバイス。
  2. 請求項１に記載のデバイスにおいて、
    複数の不動態化層（１６、１８、２０）は、３つの不動態化層（１６、１８、２０）であり、
    デバイス層（１４）に最も近い２つの不動態化層（１６、１８）の組合せ体の厚さは、２つの不動態化層上の頂部不動態化層（２０）よりも薄い、デバイス。
  3. 請求項２に記載のデバイスにおいて、
    ゲート端子（３８）は、デバイス層（１４）に最も近い不動態化層（１６）上にのみ堆積される、デバイス。
  4. 請求項２に記載のデバイスにおいて、
    ゲート端子（３８）は、デバイス層（１４）に最も近い２つの不動態化層（１６、１８）の双方の上に堆積される、デバイス。
  5. 請求項１に記載のデバイスにおいて、
    ゲート端子（３８）とデバイス層（１４）との間の１つ又はより多くの不動態化層（１６、１８、２０）の厚さは、５−１５０Åの範囲にある、デバイス。
  6. 請求項１に記載のデバイスにおいて、
    少なくとも１つの不動態化層は、窒化ケイ素であり、
    少なくとも１つの不動態化層は、窒化アルミニウムである、デバイス。
  7. 請求項１に記載のデバイスにおいて、
    窒化物系デバイスである、デバイス。
  8. 請求項７に記載のデバイスにおいて、
    基板（１２）は、サファイア、ＳｉＣ、Ｓｉ、ＡＩＮ及びＧａＮ基板（１２）から成る群から選ばれる、デバイス。
  9. 請求項１に記載のデバイスにおいて、
    ＨＥＭＴデバイス、ＭＥＳＦＥＴデバイス、ＭＯＳＦＥＴデバイス、ＭＩＳＦＥＴデバイス及びＭＯＤＦＥＴデバイスから成る群から選ばれる、デバイス。
  10. 請求項１に記載のデバイスにおいて、
    半導体デバイス層（１４）及び不動態化層（１６、１８、２０）は、分子線エピタキシ法、化学気相成長法、物理気相成長法、原子層成長法から成る群から選ばれた過程により基板（１２）上に堆積される、デバイス。
  11. 請求項１に記載のデバイスにおいて、
    半導体デバイス層（１４）及び不動態化層（１６、１８、２０）は、同一の過程により堆積される、デバイス。
  12. 請求項１に記載のデバイスにおいて、
    不動態化層（１６、１８、２０）は、半導体デバイス層（１４）が空気に曝される前に、堆積される、デバイス。
  13. 請求項１に記載のデバイスにおいて、
    半導体デバイス層（１４）及び不動態化層（１６、１８、２０）は、異なる過程により堆積される、デバイス。
  14. 請求項１に記載のデバイスにおいて、
    ソース端子（２４）及びドレーン端子（２６）は、半導体デバイス層（１４）上に直接、堆積される、デバイス。
  15. 窒化物系電界効果トランジスタデバイスにおいて、
    基板（１２）と、
    基板（１２）上に堆積された複数の半導体デバイス（１４）と、
    半導体デバイス層（１４）上に堆積された３つの誘電性不動態化層（１６、１８、２０）であって、不動態化層の中間のものは、その他の２つの不動態化層と異なる材料にて出来ている、前記３つの誘電性不動態化層（１６、１８、２０）と、
    半導体デバイス層（１４）上に堆積されたソース端子（２４）と、
    半導体デバイス層（１４）上に堆積されたドレーン端子（２６）と、
    半導体デバイス層（１４）に最も近い不動態化層の１つにのみ堆積されたゲート端子（３８）であって、これにより中間及び頂部不動態化層（１８、２０）が該ゲート端子（３８）の側部に設けられるようにする前記ゲート端子（３８）と、 前記誘電性不動態化層（１６、１８、２０）と前記ソース端子（２４）との間に設けられた第１の誘電層（４６）、及び前記誘電性不動態化層（１６、１８、２０）と前記ドレーン端子（２６）との間に設けられた第２の誘電層（４８）からなる前記第１及び第２の誘電層（４６、４８）と、
    を備える、窒化物系電界効果トランジスタデバイス。
  16. 請求項１５に記載のデバイスにおいて、
    ゲート端子（３８）とデバイス層（１４）との間の不動態化層（１８、２０）の厚さは、５−１５０Åの範囲にある、デバイス。
  17. 請求項１５に記載のデバイスにおいて、
    少なくとも１つの不動態化層は、窒化ケイ素であり、
    少なくとも１つの不動態化層は、窒化アルミニウムである、デバイス。
  18. 請求項１５に記載のデバイスにおいて、
    ソース端子（２４）及びドレーン端子（２６）は、半導体デバイス層（１４）上に直接、堆積される、デバイス。
  19. 窒化物系電界効果トランジスタデバイスにおいて、
    基板（１２）と、
    基板（１２）上に堆積された複数の半導体デバイス（１４）と、
    半導体デバイス層（１４）上に堆積された３つの誘電性不動態化層（１６、１８、２０）であって、不動態化層の１つの中間のもの（１８）は、その他の２つの不動態化層（１６、２０）と異なる材料にて出来ている、前記３つの誘電性不動態化層（１６、１８、２０）と、
    半導体デバイス層（１４）上に堆積されたソース端子（２４）と、
    半導体デバイス層（１４）上に堆積されたドレーン端子（２６）と、
    半導体デバイス層（１４）に最も近い不動態化層の２つ（１６、１８）に堆積されたゲート端子（３８）であって、頂部不動態化層（２０）が該ゲート端子（３８）の側部に設けられるようにする前記ゲート端子（３８）と、
    前記誘電性不動態化層（１６、１８、２０）と前記ソース端子（２４）との間に設けられた第１の金属層（２８）、及び前記誘電性不動態化層（１６、１８、２０）と前記ドレーン端子（２６）との間に設けられた第２の金属層（３０）からなる前記第１及び第２の金属層（２８、３０）と、
    を備える、窒化物系電界効果トランジスタデバイス。
  20. 請求項１９に記載のデバイスにおいて、
    ゲート端子（３８）とデバイス層（１４）との間の２つの不動態化層（１６、１８）の厚さは、５−１５０Åの範囲にある、デバイス。
  21. 請求項１９に記載のデバイスにおいて、
    少なくとも１つの不動態化層は、窒化ケイ素であり、
    少なくとも１つの不動態化層は、窒化アルミニウムである、デバイス。
  22. 請求項１９に記載のデバイスにおいて、
    ソース端子（２４）及びドレーン端子（２６）は、半導体デバイス層（１４）上に直接、堆積される、デバイス。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8390000B2 (en) 2009-08-28 2013-03-05 Transphorm Inc. Semiconductor devices with field plates
WO2012026396A1 (ja) * 2010-08-25 2012-03-01 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、半導体素子用エピタキシャル基板の作製方法、および半導体素子の作製方法
US9070758B2 (en) * 2011-06-20 2015-06-30 Imec CMOS compatible method for manufacturing a HEMT device and the HEMT device thereof
US8946771B2 (en) * 2011-11-09 2015-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Gallium nitride semiconductor devices and method making thereof
US20130146943A1 (en) * 2011-12-12 2013-06-13 John P. EDWARDS In situ grown gate dielectric and field plate dielectric
KR20150092172A (ko) 2012-11-16 2015-08-12 메사추세츠 인스티튜트 오브 테크놀로지 반도체 구조물, 및 리세스 형성 에칭 수법
US9093285B2 (en) * 2013-03-22 2015-07-28 United Microelectronics Corp. Semiconductor structure and process thereof
CN107230700A (zh) * 2016-03-25 2017-10-03 北京大学 氮化镓晶体管和氮化镓晶体管的制造方法
EP3459118A4 (en) * 2016-05-17 2020-01-15 The Government Of The United States Of America As The Secretary of The Navy DAMAGE-FREE, PLASMA SUPPORTED CVD PASSIVATION OF ALGAN / GAN TRANSISTORS WITH HIGH ELECTRON MOBILITY
US11508821B2 (en) 2017-05-12 2022-11-22 Analog Devices, Inc. Gallium nitride device for high frequency and high power applications
CN112368843A (zh) 2018-07-06 2021-02-12 美国亚德诺半导体公司 具有后场板的复合器件
CN111755510B (zh) * 2019-03-26 2024-04-12 苏州捷芯威半导体有限公司 一种半导体器件及其制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06177157A (ja) * 1992-12-01 1994-06-24 Rohm Co Ltd 化合物半導体装置およびその製造方法
JPH10223901A (ja) * 1996-12-04 1998-08-21 Sony Corp 電界効果型トランジスタおよびその製造方法
JPH10335637A (ja) * 1997-05-30 1998-12-18 Sony Corp ヘテロ接合電界効果トランジスタ
US6972436B2 (en) * 1998-08-28 2005-12-06 Cree, Inc. High voltage, high temperature capacitor and interconnection structures
US6849882B2 (en) * 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
EP2267784B1 (en) * 2001-07-24 2020-04-29 Cree, Inc. INSULATING GATE AlGaN/GaN HEMT
US6657267B1 (en) * 2002-06-06 2003-12-02 Advanced Micro Devices, Inc. Semiconductor device and fabrication technique using a high-K liner for spacer etch stop
US7045404B2 (en) * 2004-01-16 2006-05-16 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
JP2005268507A (ja) * 2004-03-18 2005-09-29 Furukawa Electric Co Ltd:The 電界効果トランジスタ及びその製造方法
EP1843390B1 (en) * 2005-01-25 2011-11-09 Fujitsu Limited Semiconductor device provided with mis structure and method for manufacturing the same
US20070018199A1 (en) * 2005-07-20 2007-01-25 Cree, Inc. Nitride-based transistors and fabrication methods with an etch stop layer
US7548112B2 (en) * 2005-07-21 2009-06-16 Cree, Inc. Switch mode power amplifier using MIS-HEMT with field plate extension
US8183595B2 (en) * 2005-07-29 2012-05-22 International Rectifier Corporation Normally off III-nitride semiconductor device having a programmable gate
JP4945979B2 (ja) * 2005-09-16 2012-06-06 富士通株式会社 窒化物半導体電界効果トランジスタ
US7709269B2 (en) * 2006-01-17 2010-05-04 Cree, Inc. Methods of fabricating transistors including dielectrically-supported gate electrodes
US8193591B2 (en) * 2006-04-13 2012-06-05 Freescale Semiconductor, Inc. Transistor and method with dual layer passivation
US7800132B2 (en) * 2007-10-25 2010-09-21 Northrop Grumman Systems Corporation High electron mobility transistor semiconductor device having field mitigating plate and fabrication method thereof
US7632726B2 (en) * 2007-12-07 2009-12-15 Northrop Grumman Space & Mission Systems Corp. Method for fabricating a nitride FET including passivation layers

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