CN111755510B - 一种半导体器件及其制备方法 - Google Patents
一种半导体器件及其制备方法 Download PDFInfo
- Publication number
- CN111755510B CN111755510B CN201910233472.4A CN201910233472A CN111755510B CN 111755510 B CN111755510 B CN 111755510B CN 201910233472 A CN201910233472 A CN 201910233472A CN 111755510 B CN111755510 B CN 111755510B
- Authority
- CN
- China
- Prior art keywords
- passivation layer
- layer
- shear stress
- passivation
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 223
- 238000002360 preparation method Methods 0.000 title abstract description 8
- 238000002161 passivation Methods 0.000 claims abstract description 396
- 230000003993 interaction Effects 0.000 claims abstract description 77
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 230000005533 two-dimensional electron gas Effects 0.000 claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 12
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 530
- 239000000463 material Substances 0.000 description 16
- 230000000694 effects Effects 0.000 description 13
- 230000005669 field effect Effects 0.000 description 13
- 229910002601 GaN Inorganic materials 0.000 description 12
- 230000010287 polarization Effects 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 229920006395 saturated elastomer Polymers 0.000 description 9
- 230000004888 barrier function Effects 0.000 description 7
- 239000002131 composite material Substances 0.000 description 7
- 239000002356 single layer Substances 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 5
- 230000006911 nucleation Effects 0.000 description 5
- 238000010899 nucleation Methods 0.000 description 5
- 150000001875 compounds Chemical class 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 230000003446 memory effect Effects 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 229910002704 AlGaN Inorganic materials 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 238000003877 atomic layer epitaxy Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 238000004050 hot filament vapor deposition Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000004549 pulsed laser deposition Methods 0.000 description 1
- 238000001289 rapid thermal chemical vapour deposition Methods 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
本发明实施例公开了一种半导体器件及其制备方法，其中，半导体器件依次包括衬底、多层半导体层、钝化层和贯穿钝化层的源极、栅极和漏极，钝化层包括第一钝化层以及至少一层其他钝化层；第一钝化层与多层半导体层产生第一应变相互作用，第一钝化层中形成第一切应力；其他钝化层与第一钝化层产生第二应变相互作用，第一钝化层中形成第三切应力；其中，第一切应力与第三切应力方向相反。通过在第一钝化层中形成方向相反的切应力，第三切应力至少中和部分第一切应力，降低第一钝化层与多层半导体层中的第一应变相互作用，降低第一应变相互作用对多层半导体层中二维电子气的影响，确保多层半导体层中的二维电子气受影响较小，保证半导体器件性能良好。
Description
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
氮化物半导体材料，包括GaN，具有较高的饱和电子迁移速率，高击穿电压和宽禁带宽度，正因为这些特性，基于GaN的高电子迁移率晶体管(High Electron MobilityTransistor，HEMT)器件吸引了广大研究者与半导体厂商的注意。GaN HEMT器件在未来20年内在高速，高效，高频率通信以及电力电子领域有着极广泛的应用前景。
但是现有技术中，对于GaN HEMT器件的性能受到记忆效应的影响。记忆效应是指一些性能变化的时间尺度比相关的RF(载波)周期大的多。造成器件的输出不仅与当前的输入信号有关，还与过去的输入信号有关。产生记忆效应的起因之一为动态陷阱效应，即电子或空穴俘获和释放过程所发生的动态平衡过程。在一些复合半导体材料，例如GaN、GaAs和半导体-绝缘体场效应管的寄生双极性晶体管中，动态陷阱效应特别普遍。
具体的，当栅极施加一个较大的偏压应力时(相当于大信号的低电平)，电子被表面陷阱所俘获，应力撤出后，电子仍在这些陷阱中滞留一段时间，不会立即恢复，其产生的表面势造成下方二维电子气部分耗尽，从而引起电流崩塌。
为了降低记忆效应，需要在器件表面引入钝化层。但是钝化层与半导体层接触时会与半导体层产生应变相互作用，从而产生应力，改变半导体层中的压电极化效应，对二维电子气(2DEG)的浓度造成影响，从而改变晶体管在导通状态下的饱和电流，造成器件应用的功率等级下降。
发明内容
有鉴于此，本发明实施例提供一种半导体器件及其制备方法，以解决现有技术中钝化层与半导体层接触时因应变相互作用造成半导体器件的饱和电流下降的技术问题。
第一方面，本发明实施例提供了一种半导体器件，包括：
衬底；
位于所述衬底一侧的多层半导体层，所述多层半导体层中形成有二维电子气；
位于所述多层半导体层远离所述衬底一侧的钝化层，所述钝化层包括第一钝化层以及位于所述第一钝化层远离所述多层半导体层一侧的至少一层其他钝化层；所述第一钝化层与所述多层半导体层产生第一应变相互作用，所述第一钝化层中形成第一切应力；所述其他钝化层与所述第一钝化层产生第二应变相互作用，所述第一钝化层中形成第三切应力；其中，所述第一切应力与所述第三切应力方向相反；
位于所述多层半导体层远离所述衬底一侧的多个电极，多个所述电极贯穿所述钝化层。
进一步的，所述第一切应力与所述第三切应力大小相同。
进一步的，所述其他钝化层包括第二钝化层；
所述第二钝化层与所述第一钝化层产生第二应变相互作用。
进一步的，所述其他钝化层包括依次位于所述第一钝化层远离所述多层半导体层一侧的第三钝化层、第四钝化层和第五钝化层；
所述第三钝化层与所述第一钝化层产生第二应变相互作用，所述第一钝化层中形成第三切应力，所述第三钝化层中产生第五切应力；
所述第四钝化层与所述第三钝化层产生第三应变相互作用，所述第三钝化层中形成第六切应力，所述第四钝化层中产生第七切应力；其中，所述第五切应力与所述第六切应力方向相反；
所述第五钝化层与所述第四钝化层产生第四应变相互作用，所述第四钝化层中形成第八切应力，所述第五钝化层中产生第九切应力；其中，所述第七切应力与所述第八切应力方向相反。
进一步的，所述第五切应力与所述第六切应力大小相同；
所述第七切应力与所述第八切应力大小相同。
进一步的，所述钝化层包括氮化物钝化层。
第二方面，本发明实施例还提供了一种半导体器件的制备方法，包括：
提供一衬底；
在所述衬底一侧制备多层半导体层，所述多层半导体层中形成有二维电子气；
在所述多层半导体层远离所述衬底的一侧制备钝化层，所述钝化层包括靠近所述多层半导体层一侧的第一钝化层以及位于所述第一钝化层远离所述多层半导体层一侧的至少一层其他钝化层；所述第一钝化层与所述多层半导体层产生第一应变相互作用，所述第一钝化层中形成第一切应力；所述其他钝化层与所述第一钝化层产生第二应变相互作用，所述第一钝化层中形成第三切应力；其中，所述第一切应力与所述第三切应力方向相反；
在所述多层半导体层远离所述衬底的一侧制备多个电极，所述多个电极贯穿所述钝化层。
进一步的，在所述多层半导体层远离所述衬底的一侧制备钝化层，包括：
在所述多层半导体层远离所述衬底的一侧制备第一钝化层；
在所述第一钝化层远离所述多层半导体层的一侧制备第二钝化层，所述第二钝化层与所述第一钝化层产生第二应变相互作用。
进一步的，在所述多层半导体层远离所述衬底的一侧制备第一钝化层，包括：
在所述多层半导体层远离所述衬底的一侧，采用第一频率等离子体增强化学气相沉积的方式制备第一钝化层；
在所述第一钝化层远离所述多层半导体层的一侧制备第二钝化层，包括：
在所述第一钝化层远离所述多层半导体层的一侧，采用第二频率等离子体增强化学气相沉积的方式制备第二钝化层，所述第二频率小于所述第一频率。
进一步的，在所述多层半导体层远离所述衬底的一侧制备钝化层，包括：
在所述多层半导体层远离所述衬底的一侧制备第一钝化层；
在所述第一钝化层远离所述多层半导体层的一侧制备第三钝化层，所述第三钝化层与所述第一钝化层产生第二应变相互作用，所述第一钝化层中形成第三切应力，所述第三钝化层中产生第五切应力；
在所述第三钝化层远离所述第一钝化层的一侧制备第四钝化层，所述第四钝化层与所述第三钝化层产生第三应变相互作用，所述第三钝化层中形成第六切应力，所述第四钝化层中产生第七切应力；其中，所述第五切应力与所述第六切应力方向相反；
在所述第四钝化层远离所述第一钝化层的一侧制备第五钝化层，所述第五钝化层与所述第四钝化层产生第四应变相互作用，所述第四钝化层中形成第八切应力，所述第五钝化层中产生第九切应力；其中，所述第七切应力与所述第八切应力方向相反。
本发明实施例提供的半导体器件及其制备方法，通过设置钝化层包括第一钝化层和至少一层其他钝化层，第一钝化层与多层半导体层形成第一应变相互作用，第一钝化层中形成第一切应力；其他钝化层与第一钝化层形成第二应变相互作用，第一钝化层中形成第三切应力，且设置第三切应力与第一切应力方向相反，通过第三切应力至少中和部分第一切应力，降低第一钝化层与多层半导体层之间的第一应变相互作用，减少第一应变相互作用对多层半导体层中二维电子气的影响，确保半导体器件的饱和电流受到的影响较小，保证半导体器件性能良好。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1是本发明实施例提供的一种半导体器件的结构示意图；
图2是本发明实施例提供的另一种半导体器件的结构示意图；
图3是本发明实施例提供的又一种半导体器件的结构示意图；
图4是本发明实施例提供的一种半导体器件的制备方法的流程示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体实施方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。
本发明实施例提供一种半导体器件，包括衬底；位于衬底一侧的多层半导体层，多层半导体层中形成有二维电子气；位于所述多层半导体层远离衬底一侧的钝化层，钝化层包括第一钝化层以及位于第一钝化层远离多层半导体层一侧的至少一层其他钝化层；第一钝化层与多层半导体层产生第一应变相互作用，第一钝化层中形成第一切应力；其他钝化层与第一钝化层产生第二应变相互作用，第一钝化层中形成第三切应力；其中，第一切应力与第三切应力方向相反；位于多层半导体层远离衬底一侧的多个电极，多个电极贯穿钝化层。采用上述技术方案，通过在第一钝化层中形成方向相反的切应力，第三切应力至少中和部分第一切应力，降低第一钝化层与多层半导体层中的第一应变相互作用，降低第一应变相互作用对多层半导体层中二维电子气的影响，确保半导体器件的饱和电流受到的影响较小，保证半导体器件性能良好。
以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。
图1是本发明实施例提供的一种半导体器件的结构示意图，如图1所示，本发明实施例提供的半导体器件可以包括：
衬底10；
位于衬底10一侧的多层半导体层20，多层半导体层20中形成有二维电子气；
位于多层半导体器件20远离衬底10一侧的钝化层30，钝化层30包括第一钝化层31以及位于第一钝化层31远离多层半导体层20一侧的至少一层其他钝化层32；第一钝化层31与多层半导体层20产生第一应变相互作用，第一钝化层31中形成第一切应力；其他钝化层32与第一钝化层31产生第二应变相互作用，第一钝化层31中形成第三切应力；其中，第一切应力和第三切应力方向相反；
位于多层半导体层20远离衬底10一侧的多个电极40，多个电极40贯穿钝化层30。
示例性的，衬底10的材料可以蓝宝石、碳化硅、硅、砷化镓、氮化镓或氮化铝中的一种或者多种的组合，还可以是其他适合生长氮化镓的材料，本发明实施例对此不进行限定。多层半导体层20位于衬底10一侧，多层半导体层20具体可以为III-V族化合物的半导体材料。
钝化层30位于多层半导体层20远离衬底10一侧，钝化层30包括位于多层半导体层20远离衬底10一侧的第一钝化层31，进而在第一钝化层31与多层半导体层20之间产生第一应变相互作用，基于第一应变相互作用，在第一钝化层31中形成第一切应力，在多层半导体层20中形成第二切应力，且第一切应力和第二切应力为大小相等、方向相反的一对力，例如第一切应力可以为拉应力，第二切应力可以为压应力；或者第一切应力为压应力，第二切应力为拉应力，这里取决于第一钝化层31的制备工艺，本发明实施例对此不进行限定。在多层半导体层20中产生的第二切应力会减弱多层半导体层20中的压电极化效应，降低2DEG的浓度，从而降低半导体器件在导通状态下的饱和电流。本发明实施例创造性地设置钝化层30还包括位于第一钝化层31远离多层半导体层20一侧的其他钝化层32，并且，其他钝化层32与第一钝化层31产生第二应变相互作用，基于第二应变相互作用，在第一钝化层31中形成第三切应力，在其他钝化层32中产生第四切应力，并且，第一切应力与第三切应力方向相反。例如，当第一切应力为拉应力时，第三切应力为压应力，当第一切应力为压应力时，第三切应力为拉应力，如此保证可以通过其他钝化层32与第一钝化层31的第二应变相互作用产生的第三切应力至少中和部分第一切应力，进而降低第一钝化层31与多层半导体层20的第一应变相互作用，进而降低多层半导体层20中产生的第二切应力的大小，减小第二切应力对多层半导体层20造成的压电极化效应，确保多层半导体层20中的二维电子气受到的影响较小，确保半导体器件的饱和电流收到的影响较小。对于电力电子芯片，通过设置钝化层30包括至少一层其他钝化层32，并且其他钝化层32与第一钝化层31产生第二应变相互作用，基于第二应变相互作用，在第一钝化层31中形成第三切应力，且第三切应力与第一切应力方向相反，保证电力电子芯片的导通电阻维持在一个较低的水平，从而获得大电流、低功耗的芯片；对于射频芯片，通过设置钝化层30包括至少一层其他钝化层32，并且其他钝化层32与第一钝化层31产生第二应变相互作用，基于第二应变相互作用，在第一钝化层31中形成第三切应力，且第三切应力与第一切应力方向相反，保证饱和电流高，从而获得高输出功率密度的芯片。
多个电极40位于多层半导体层20远离衬底10的一侧，且多个电极40贯穿钝化层30。可选的，多个电极40可以包括源极41、栅极42和漏极43，栅极42位于源极41和漏极43之间，如图1所示。可选的，源极41、漏极43与多层半导体层20形成欧姆接触，栅极42与多层半导体层20形成肖特基接触。可选的，源极41和漏极43的材质可以为Ni、Ti、Al、Au等金属中的一种或多种的组合，栅极42的材质可以为Ni、Pt、Pb、Au等金属中的一种或多种的组合。栅极42可以是单层金属栅极，也可以是双层金属的叠层或多层栅极结构。可选的，栅极42的形状可以为矩形(图中未示出)；还可以为T型，如图1所示，保证栅极42与多层半导体层20的肖特基接触良好。
综上，本发明实施例提供的半导体器件，通过设置钝化层包括第一钝化层和至少一层其他钝化层，第一钝化层与多层半导体层形成第一应变相互作用，第一钝化层中形成第一切应力；其他钝化层与第一钝化层形成第二应变相互作用，第一钝化层中形成第三切应力，且设置第三切应力与第一切应力方向相反，通过第三切应力至少中和部分第一切应力，降低第一钝化层与多层半导体层之间的第一应变相互作用，减少第一应变相互作用对多层半导体层中二维电子气的影响，确保半导体器件的饱和电流受到的影响较小，保证半导体器件性能良好。
可选的，第一切应力与第三切应力大小相同，如此保证第三切应力可以完全中和第一切应力，完全消除第一钝化层31与多层半导体层20之间的第一应变相互作用，如此，基于第一应变相互作用在多层半导体层20中产生的第二切应力也可以完全消除，进而不会对多层半导体层20造成压电极化作用，保证半导体器件导通状态下的饱和电流较大，半导体器件的输出特性良好。
可选的，本发明实施例提供的其他钝化层32可以为单层结构，也可以为包括多个膜层的复合结构，下面将分别说明。
图2是本发明实施例提供的另一种半导体器件的结构示意图，图2以其他钝化层32为单层结构进行说明。如图2所示，本发明实施例提供的半导体器件中，其他钝化层32可以包括第二钝化层321，第二钝化层321与第一钝化层31产生第二应变相互作用，从而在第一钝化层31中形成第三切应力，且第三切应力与第一切应力方向相反，如此保证可以通过第二钝化层321与第一钝化层31的第二应变相互作用产生的第三切应力至少中和部分第一切应力，进而降低第一钝化层31与多层半导体层20的第一应变相互作用，进而降低多层半导体层20中产生的第二切应力的大小，减小第二切应力对多层半导体层20造成的压电极化效应，从而提升半导体器件导通状态下的饱和电流，提升半导体器件的输出效率。同时，设置其他钝化层32为单层结构，考证其他钝化层结构设置简单，制备工艺简单。
图3是本发明实施例提供的又一种半导体器件的结构示意图，图3以其他钝化层32为包括多个膜层的复合结构进行说明，如图3所示，本发明实施例提供的半导体器件中，其他钝化层32可以包括依次位于第一钝化层31远离多层半导体层20一侧的第三钝化层322、第四钝化层323和第五钝化层324；第三钝化层322与第一钝化层31产生第二应变相互作用，第一钝化层31中形成第三切应力，第三钝化层322中产生第五切应力；第四钝化层323与第三钝化层322产生第三应变相互作用，第三钝化层322中形成第六切应力，第四钝化层323中产生第七切应力；其中，第五切应力与第六切应力方向相反；第五钝化层324与第四钝化层323产生第四应变相互作用，第四钝化层323中形成第八切应力，第五钝化层324中产生第九切应力；其中，第七切应力与所第八切应力方向相反。
示例性的，图3以其他钝化层32包括三个膜层为例进行说明，如图3所示，第三钝化层322与第一钝化层31产生第二应变相互作用，第一钝化层31中形成第三切应力，第三钝化层322中产生第五切应力，设置第三切应力与第一切应力方向相反，如此保证可以通过第三钝化层322与第一钝化层31的第二应变相互作用产生的第三切应力至少中和部分第一切应力，降低第一钝化层31与多层半导体层20的第一应变相互作用，进而降低多层半导体层20中产生的第二切应力的大小，减小第二切应力对多层半导体层20造成的压电极化效应，从而提升半导体器件导通状态下的饱和电流，提升半导体器件的输出效率。
进一步的，第四钝化层323与第三钝化层322产生第三应变相互作用，第三钝化层322中形成第六切应力，第四钝化层323中产生第七切应力；其中，第五切应力与第六切应力方向相反。设置第五切应力与第六切应力方向相反，保证第六切应力至少中和部分第五切应力，降低第三钝化层322整体受到的应力较小。
进一步的，第五钝化层324与第四钝化层323产生第四应变相互作用，第四钝化层323中形成第八切应力，第五钝化层324中产生第九切应力；其中，第七切应力与所第八切应力方向相反。设置第七切应力与第八切应力方向相反，保证第八切应力至少中和部分第七切应力，降低第四钝化层323整体受到的应力较小。
设置其他钝化层32为包括多个膜层的复合结构，相邻两层之间形成应变相互作用，同时靠近第一钝化层31的第三钝化层322与第一钝化层31形成第二应变相互作用，不仅可以保证通过第三钝化层322与第一钝化层31的第二应变相互作用产生的第三切应力至少中和部分第一切应力，降低第一钝化层31与多层半导体层20的第一应变相互作用，减小第二切应力对多层半导体层20造成的压电极化效应，从而提升半导体器件导通状态下的饱和电流；还可以通过多个膜层的复合设计，保证其他钝化层32的设计更自由、更灵活。
可选的，第五切应力与第六切应力大小相同，保证第六切应力可以完全中和第五切应力，完全消除第四钝化层323与第三钝化层322之间的第三应变相互作用；第七切应力与第八切应力大小相同，保证第八切应力可以完全中和第七切应力，完全消除第五钝化层324与第四钝化层323之间的第四应变相互作用；同时，第一切应力和第三切应力大小相同，第三切应力完全中和第一切应力，如此，基于第一应变相互作用在多层半导体层20中产生的第二切应力也可以完全消除，进而不会对多层半导体层20造成压电极化作用，保证半导体器件导通状态下的饱和电流较大，半导体器件的输出特性良好。
需要说明的是，本发明实施例对其他钝化层32的具体膜层数量不进行限定，可以为单膜层结构，也可以为多膜层结构；当其他钝化层32为多膜层结构时，可以包括3层膜层，如图3所示，也可以包括2层膜层、4层膜层或者更多层膜层，本发明实施例对此不进行限定。
可选的，钝化层30可以包括氮化物钝化层，例如可以为SiN、SiON、AlN中的一种或多种的组合，本发明实施例对此不进行限定。
可选的，继续参考图1、图2和图3所示，本发明实施例提供的多层半导体层20可以包括位于衬底10上的成核层201；位于成核层201远离衬底10一侧的缓冲层202；位于缓冲层202远离成核层201一侧的沟道层203；位于沟道层203远离缓冲层202一侧的势垒层204，势垒层204和沟道层203形成异质结结构，在异质结界面处形成二维电子气。
示例性的，成核层201和缓冲层202的材料可以为氮化物，具体可以为GaN或AlN或其他氮化物，成核层201和缓冲层202可以用于匹配衬底10的材料和外延沟道层203。沟道层203的材料可以为GaN或者其他半导体材料，例如InAlN。势垒层204位于沟道层203上方，势垒层204的材料可以是能够与沟道层203形成异质结结构的任何半导体材料，包括镓类化合物半导体材料或氮类化物半导体材料，例如InxAlyGazN1-x-y-z，其中，0≤x≤1，0≤y≤1，0≤z≤1。当势垒层204为铝镓氮层时，通常该铝镓氮层中的铝含量介于20％-30％之间，该铝镓氮层的厚度一般介于10-50nm之间。可选的，沟道层203和势垒层204组成半导体异质结结构，在沟道层203和势垒层204的界面处形成高浓度二维电子气。
应该理解，本发明实施例是从半导体器件组成性能的角度来改善半导体器件因应变相互作用造成半导体器件的饱和电流下降的技术问题。所述半导体器件包括但不限制于：工作在高电压大电流环境下的大功率氮化镓高电子迁移率晶体管(High ElectronMobility Transistor，简称HEMT)、绝缘衬底上的硅(Silicon-On-Insulator，简称SOI)结构的晶体管、砷化镓(GaAs)基的晶体管以及金属氧化层半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，简称MOSFET)、金属绝缘层半导体场效应晶体管(Metal-Semiconductor Field-Effect Transistor，简称MISFET)、双异质结场效应晶体管(Double Heterojunction Field-Effect Transistor，简称DHFET)、结型场效应晶体管(Junction Field-Effect Transistor，简称JFET)，金属半导体场效应晶体管(Metal-Semiconductor Field-Effect Transistor，简称MESFET)，金属绝缘层半导体异质结场效应晶体管(Metal-Semiconductor Heterojunction Field-Effect Transistor，简称MISHFET)或者其他场效应晶体管。
基于同一发明构思，本发明实施例还提供了一种半导体器件的制备方法，如图4所示，本发明实施例提供的半导体器件的制备方法可以包括：
S110、提供一衬底。
示例性的，衬底的材料可以蓝宝石、碳化硅、硅、砷化镓、氮化镓或氮化铝中的一种或者多种的组合，还可以是其他适合生长氮化镓的材料。衬底的制备方法可以是常压化学气相沉积法、亚常压化学气相沉积法、金属有机化合物气相沉淀法、低压力化学气相沉积法、高密度等离子体化学气相沉积法、超高真空化学气相沉积法、等离子体增强化学气相沉积法、触媒化学气相沉积法、混合物理化学气相沉积法、快速热化学气相沉积法、气相外延法、脉冲激光沉积法、原子层外延法、分子束外延法、溅射法或蒸发法。
S120、在所述衬底一侧制备多层半导体层，所述多层半导体层中形成有二维电子气。
示例性的，多层半导体层位于衬底一侧，多层半导体层具体可以为III-V族化合物的半导体材料。
S130、在所述多层半导体层远离所述衬底的一侧制备钝化层，所述钝化层包括靠近所述多层半导体层一侧的第一钝化层以及位于所述第一钝化层远离所述多层半导体层一侧的至少一层其他钝化层；所述第一钝化层与所述多层半导体层产生第一应变相互作用，所述第一钝化层中形成第一切应力；所述其他钝化层与所述第一钝化层产生第二应变相互作用，所述第一钝化层中形成第三切应力；其中，所述第一切应力与所述第三切应力方向相反。
示例性的，钝化层包括位于多层半导体层远离衬底一侧的第一钝化层，第一钝化层与多层半导体层之间产生第一应变相互作用，基于第一应变相互作用，在第一钝化层中形成第一切应力；钝化层还包括位于第一钝化层远离多层半导体层一侧的其他钝化层，并且，其他钝化层与第一钝化层产生第二应变相互作用，基于第二应变相互作用，在第一钝化层中形成第三切应力，并且，第一切应力与第三切应力方向相反。如此保证可以通过其他钝化层与第一钝化层的第二应变相互作用产生的第三切应力至少中和部分第一切应力，进而降低第一钝化层与多层半导体层的第一应变相互作用，进而降低多层半导体层中产生的第二切应力的大小，减小第二切应力对多层半导体层造成的压电极化效应，确保多层半导体层中的二维电子气受到的影响较小，确保半导体器件的饱和电流收到的影响较小。
可选的，可以采用离子体增强化学气相沉积、溅射、原子层沉积或者金属有机化合物化学气相沉淀中的至少一种，在多层半导体层远离衬底的一侧制备钝化层，本发明实施例对钝化层的制备工艺不进行限定。
S140、在所述多层半导体层远离所述衬底的一侧制备多个电极，所述多个电极贯穿所述钝化层。
示例性的，多个电极可以包括源极、栅极和漏极。源极与漏极与多层半导体层形成欧姆接触，栅极与多层半导体层形成肖特基接触。可选的，源极和漏极的材质可以为Ni、Ti、Al、Au等金属中的一种或多种的组合，栅极的材质可以为Ni、Pt、Pb、Au等金属中的一种或多种的组合。栅极可以是单层金属栅极，也可以是双层金属的叠层或多层栅极结构。可选的，栅极的形状可以为矩形，还可以为T型。
综上，本发明实施例提供的半导体器件的制备方法，通过制备钝化层包括第一钝化层和至少一层其他钝化层，第一钝化层与多层半导体层形成第一应变相互作用，第一钝化层中形成第一切应力；其他钝化层与第一钝化层形成第二应变相互作用，第一钝化层中形成第三切应力，且设置第三切应力与第一切应力方向相反，通过第三切应力至少中和部分第一切应力，降低第一钝化层与多层半导体层之间的第一应变相互作用，减少第一应变相互作用对多层半导体层中二维电子气的影响，确保半导体器件的饱和电流受到的影响较小，保证半导体器件性能良好。
可选的，在多层半导体层远离所述衬底的一侧制备钝化层，可以包括：
在多层半导体层远离所述衬底的一侧制备第一钝化层；
在第一钝化层远离所述多层半导体层的一侧制备第二钝化层，第二钝化层与第一钝化层产生第二应变相互作用。
示例性的，其他钝化层可以为仅包括第二钝化层的单层结构，通过第二钝化层与第一钝化层产生第二应变相互作用，从而在第一钝化层中形成第三切应力，且第三切应力与第一切应力方向相反，如此可以保证第三切应力至少中和部分第一切应力，进而降低第一钝化层与多层半导体层的第一应变相互作用，减小对多层半导体层造成的压电极化效应，从而提升半导体器件导通状态下的饱和电流。同时，设置其他钝化层为单层结构，考证其他钝化层结构设置简单，制备工艺简单。
可选的，在多层半导体层远离衬底的一侧制备第一钝化层，可以包括：
在多层半导体层远离衬底的一侧，采用第一频率等离子体增强化学气相沉积的方式制备第一钝化层；
在第一钝化层远离多层半导体层的一侧制备第二钝化层，可以包括：
在第一钝化层远离多层半导体层的一侧，采用第二频率等离子体增强化学气相沉积的方式制备第二钝化层，第二频率小于第一频率。
具体的，可以采用第一频率等离子体增强化学气相沉积的方法制备第一钝化层，第一频率可以为较高频率，其频率范围可以为13.56MHZ-100MHZ；采用第二频率等离子体增强化学气相沉积的方法制备第二钝化层，第二频率可以为较低频率，其频率范围可以为10KHZ-2MHZ。一般情况下高频离子体增强化学气相沉积方法制备第一钝化层时，第一钝化层中形成拉应力；低频离子体增强化学气相沉积方法制备第二钝化层时，第一钝化层中形成压应力，通过压应力抵消部分拉应力，降低第一钝化层中的切应力，进而降低第一钝化层与多层半导体层的第一应变相互作用，减小对多层半导体层造成的压电极化效应，从而提升半导体器件导通状态下的饱和电流。
可选的，在多层半导体层远离衬底的一侧制备钝化层，可以包括：
在多层半导体层远离所述衬底的一侧制备第一钝化层；
在第一钝化层远离多层半导体层的一侧制备第三钝化层，第三钝化层与第一钝化层产生第二应变相互作用，第一钝化层中形成第三切应力，第三钝化层中产生第五切应力；
在第三钝化层远离第一钝化层的一侧制备第四钝化层，第四钝化层与第三钝化层产生第三应变相互作用，第三钝化层中形成第六切应力，第四钝化层中产生第七切应力；其中，第五切应力与第六切应力方向相反；
在第四钝化层远离第一钝化层的一侧制备第五钝化层，第五钝化层与第四钝化层产生第四应变相互作用，第四钝化层中形成第八切应力，第五钝化层中产生第九切应力；其中，第七切应力与第八切应力方向相反。
示例性的，设置其他钝化层为包括多个膜层的复合结构，相邻两层之间形成应变相互作用，同时靠近第一钝化层的第三钝化层与第一钝化层形成第二应变相互作用，不仅可以保证通过第三钝化层与第一钝化层的第二应变相互作用产生的第三切应力至少中和部分第一切应力，降低第一钝化层与多层半导体层的第一应变相互作用，减小第二切应力对多层半导体层造成的压电极化效应，从而提升半导体器件导通状态下的饱和电流；可以通过多个膜层的复合设计，保证其他钝化层的设计更自由、更灵活。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (8)
1.一种半导体器件，其特征在于，包括：
衬底；
位于所述衬底一侧的多层半导体层，所述多层半导体层中形成有二维电子气；
位于所述多层半导体层远离所述衬底一侧的钝化层，所述钝化层包括第一钝化层以及位于所述第一钝化层远离所述多层半导体层一侧的至少一层其他钝化层；所述第一钝化层与所述多层半导体层产生第一应变相互作用，所述第一钝化层中形成第一切应力；所述其他钝化层与所述第一钝化层产生第二应变相互作用，所述第一钝化层中形成第三切应力；其中，所述第一切应力与所述第三切应力方向相反；
位于所述多层半导体层远离所述衬底一侧的多个电极，所述多个电极贯穿所述钝化层；
所述其他钝化层还包括位于所述第一钝化层远离所述多层半导体层一侧的第三钝化层、第四钝化层和第五钝化层；所述第三钝化层与所述第一钝化层产生第二应变相互作用，所述第一钝化层中形成第三切应力，所述第三钝化层中产生第五切应力；所述第四钝化层与所述第三钝化层产生第三应变相互作用，所述第三钝化层中形成第六切应力，所述第四钝化层中产生第七切应力；其中，所述第五切应力与所述第六切应力方向相反；
所述第五钝化层与所述第四钝化层产生第四应变相互作用，所述第四钝化层中形成第八切应力，所述第五钝化层中产生第九切应力；其中，所述第七切应力与所述第八切应力方向相反。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一切应力与所述第三切应力大小相同。
3.根据权利要求1所述的半导体器件，其特征在于，所述第五切应力与所述第六切应力大小相同；
所述述第七切应力与所述第八切应力大小相同。
4.根据权利要求1所述的半导体器件，其特征在于，所述钝化层包括氮化物钝化层。
5.一种半导体器件的制备方法，用于制备权利要求1-4任一项所述的半导体器件，其特征在于，包括：
提供一衬底；
在所述衬底一侧制备多层半导体层，所述多层半导体层中形成有二维电子气；
在所述多层半导体层远离所述衬底的一侧制备钝化层，所述钝化层包括靠近所述多层半导体层一侧的第一钝化层以及位于所述第一钝化层远离所述多层半导体层一侧的至少一层其他钝化层；所述第一钝化层与所述多层半导体层产生第一应变相互作用，所述第一钝化层中形成第一切应力；所述其他钝化层与所述第一钝化层产生第二应变相互作用，所述第一钝化层中形成第三切应力；其中，所述第一切应力与所述第三切应力方向相反；
在所述多层半导体层远离所述衬底的一侧制备多个电极，所述多个电极贯穿所述钝化层。
6.根据权利要求5所述的制备方法，其特征在于，在所述多层半导体层远离所述衬底的一侧制备钝化层，包括：
在所述多层半导体层远离所述衬底的一侧制备第一钝化层；
在所述第一钝化层远离所述多层半导体层的一侧制备第二钝化层，所述第二钝化层与所述第一钝化层产生第二应变相互作用。
7.根据权利要求6所述的制备方法，其特征在于，在所述多层半导体层远离所述衬底的一侧制备第一钝化层，包括：
在所述多层半导体层远离所述衬底的一侧，采用第一频率等离子体增强化学气相沉积的方式制备第一钝化层；
在所述第一钝化层远离所述多层半导体层的一侧制备第二钝化层，包括：
在所述第一钝化层远离所述多层半导体层的一侧，采用第二频率等离子体增强化学气相沉积的方式制备第二钝化层，所述第二频率小于所述第一频率。
8.根据权利要求5所述的制备方法，其特征在于，在所述多层半导体层远离所述衬底的一侧制备钝化层，包括：
在所述多层半导体层远离所述衬底的一侧制备第一钝化层；
在所述第一钝化层远离所述多层半导体层的一侧制备第三钝化层，所述第三钝化层与所述第一钝化层产生第二应变相互作用，所述第一钝化层中形成第三切应力，所述第三钝化层中产生第五切应力；
在所述第三钝化层远离所述第一钝化层的一侧制备第四钝化层，所述第四钝化层与所述第三钝化层产生第三应变相互作用，所述第三钝化层中形成第六切应力，所述第四钝化层中产生第七切应力；其中，所述第五切应力与所述第六切应力方向相反；
在所述第四钝化层远离所述第一钝化层的一侧制备第五钝化层，所述第五钝化层与所述第四钝化层产生第四应变相互作用，所述第四钝化层中形成第八切应力，所述第五钝化层中产生第九切应力；其中，所述第七切应力与所述第八切应力方向相反。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910233472.4A CN111755510B (zh) | 2019-03-26 | 2019-03-26 | 一种半导体器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910233472.4A CN111755510B (zh) | 2019-03-26 | 2019-03-26 | 一种半导体器件及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111755510A CN111755510A (zh) | 2020-10-09 |
| CN111755510B true CN111755510B (zh) | 2024-04-12 |
Family
ID=72671404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910233472.4A Active CN111755510B (zh) | 2019-03-26 | 2019-03-26 | 一种半导体器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111755510B (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009076845A (ja) * | 2007-08-29 | 2009-04-09 | Sanken Electric Co Ltd | 電界効果半導体装置及びその製造方法 |
| JP2009267155A (ja) * | 2008-04-25 | 2009-11-12 | Sanken Electric Co Ltd | 半導体装置 |
| CN103489911A (zh) * | 2013-09-06 | 2014-01-01 | 华为技术有限公司 | 一种GaN基HEMT器件及其制作方法 |
| JP2015056627A (ja) * | 2013-09-13 | 2015-03-23 | 古河電気工業株式会社 | 半導体装置の評価方法、並びに半導体装置およびその製造方法 |
| CN104966731A (zh) * | 2015-07-06 | 2015-10-07 | 大连理工大学 | 具有三明治栅极介质结构的hemt器件及其制备方法 |
| CN105870165A (zh) * | 2016-05-24 | 2016-08-17 | 江南大学 | 一种势垒层组分渐变的InAlN/GaN HEMT器件 |
| CN106409901A (zh) * | 2016-10-27 | 2017-02-15 | 苏州捷芯威半导体有限公司 | 一种半导体器件及其制备方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005086171A (ja) * | 2003-09-11 | 2005-03-31 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US8399911B2 (en) * | 2006-06-07 | 2013-03-19 | Imec | Enhancement mode field effect device and the method of production thereof |
| JP5397825B2 (ja) * | 2007-05-18 | 2014-01-22 | サンケン電気株式会社 | 電界効果半導体装置 |
| US8431962B2 (en) * | 2007-12-07 | 2013-04-30 | Northrop Grumman Systems Corporation | Composite passivation process for nitride FET |
| US8519438B2 (en) * | 2008-04-23 | 2013-08-27 | Transphorm Inc. | Enhancement mode III-N HEMTs |
| US9147740B2 (en) * | 2012-07-03 | 2015-09-29 | Infineon Technologies Austria Ag | Stress-controlled HEMT |
| US9171946B2 (en) * | 2013-03-05 | 2015-10-27 | Seoul Semiconductor Co., Ltd. | Nitride semiconductor device and method of manufacturing the same |
| US9978844B2 (en) * | 2013-08-01 | 2018-05-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | HEMT-compatible lateral rectifier structure |
| US9130026B2 (en) * | 2013-09-03 | 2015-09-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Crystalline layer for passivation of III-N surface |
| CN104465795B (zh) * | 2014-11-19 | 2017-11-03 | 苏州捷芯威半导体有限公司 | 一种肖特基二极管及其制作方法 |
-
2019
- 2019-03-26 CN CN201910233472.4A patent/CN111755510B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009076845A (ja) * | 2007-08-29 | 2009-04-09 | Sanken Electric Co Ltd | 電界効果半導体装置及びその製造方法 |
| JP2009267155A (ja) * | 2008-04-25 | 2009-11-12 | Sanken Electric Co Ltd | 半導体装置 |
| CN103489911A (zh) * | 2013-09-06 | 2014-01-01 | 华为技术有限公司 | 一种GaN基HEMT器件及其制作方法 |
| JP2015056627A (ja) * | 2013-09-13 | 2015-03-23 | 古河電気工業株式会社 | 半導体装置の評価方法、並びに半導体装置およびその製造方法 |
| CN104966731A (zh) * | 2015-07-06 | 2015-10-07 | 大连理工大学 | 具有三明治栅极介质结构的hemt器件及其制备方法 |
| CN105870165A (zh) * | 2016-05-24 | 2016-08-17 | 江南大学 | 一种势垒层组分渐变的InAlN/GaN HEMT器件 |
| CN106409901A (zh) * | 2016-10-27 | 2017-02-15 | 苏州捷芯威半导体有限公司 | 一种半导体器件及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111755510A (zh) | 2020-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7728355B2 (en) | Nitrogen polar III-nitride heterojunction JFET | |
| JP5468768B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| CN103026491B (zh) | 常关断型三族氮化物金属-二维电子气隧穿结场效应晶体管 | |
| US20200111876A1 (en) | Algan/gan heterojunction hemt device compatible with si-cmos process and manufacturing method therefor | |
| JP5595685B2 (ja) | 半導体装置 | |
| US10367087B2 (en) | Transistor structure including a scandium gallium nitride back-barrier layer | |
| US8390029B2 (en) | Semiconductor device for reducing and/or preventing current collapse | |
| KR101092467B1 (ko) | 인헨스먼트 노말리 오프 질화물 반도체 소자 및 그 제조방법 | |
| US20130240901A1 (en) | Nitride semiconductor device | |
| KR20080030050A (ko) | Ⅲ족 질화물 인헨스먼트 모드 소자 | |
| JP2006279032A (ja) | 半導体装置及びその製造方法 | |
| US20180138305A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP4474292B2 (ja) | 半導体装置 | |
| KR20120010951A (ko) | 향상 모드 고 전자이동도 트랜지스터 및 그 제조방법 | |
| JP2008098455A (ja) | 半導体装置 | |
| Hao et al. | Research on GaN-Based RF devices: high-frequency gate structure design, submicrometer-length gate fabrication, suppressed SCE, low parasitic resistance, minimized current collapse, and lower gate leakage | |
| JP5509544B2 (ja) | 半導体装置及びその製造方法 | |
| CN109742144B (zh) | 一种槽栅增强型mishemt器件及其制作方法 | |
| JP2010153748A (ja) | 電界効果半導体装置の製造方法 | |
| CN111755510B (zh) | 一种半导体器件及其制备方法 | |
| CN213212169U (zh) | 一种半导体器件的外延结构及半导体器件 | |
| EP3772112A1 (en) | High electron mobility transistor | |
| CN113130642A (zh) | 基于AlN基板的p沟道增强型GaN/AlN异质结场效应管及制备方法 | |
| CN112201689B (zh) | 基于ⅲ族氮化物异质结的场效应晶体管及其制备方法 | |
| WO2022068256A1 (zh) | 半导体器件的外延结构及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |