JP2015056627A - 半導体装置の評価方法、並びに半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ショットキーリークを増加させずに、オン抵抗を低減しつつ電流コラプスを抑制して実機動作中の導通損失が増加しない半導体装置を得ること。
【解決手段】基板１１上に、バッファ層１２とＣ−ＧａＮ層１３と窒化物系半導体からなる電子走行層１４および電子供給層１５を順次積層した半導体積層体とを設ける。半導体積層体上に、フィールドプレート層１６およびパッシベーション膜１７をそれぞれ選択的に設ける。アノード電極１８は、パッシベーション膜１７上に乗り上げて少なくとも２段の段差形状を有する。アノード電極１８におけるパッシベーション膜１７上に乗り上げた部分の段差の１段目の段差の直下におけるピンチオフ電圧が所定電圧以下、具体的に２５Ｖ以下か否かによって半導体装置を評価する。カソード電極１９は、半導体積層体を構成する少なくとも一部の層の上にアノード電極１８と離間して設ける。
【選択図】図３

Description

本発明は、半導体装置の評価方法、並びに半導体装置およびその製造方法に関する。

ワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温環境用、大パワー用、あるいは高周波用半導体デバイスの材料として非常に魅力的である。代表的なワイドバンドギャップ半導体として、ＧａＮ、ＡｌＮ、ＩｎＮ、ＢＮまたはこれらのうち２以上の混晶である窒化物系半導体がある。ＡｌＧａＮ／ＧａＮヘテロ接合構造を有する半導体装置は、ピエゾ分極および自発分極によって、ヘテロ接合界面に２次元電子ガス（２ＤＥＧ）が発生している。この２次元電子ガスは、高い電子移動度とキャリア密度を有している。そのため、このようなＡｌＧａＮ／ＧａＮヘテロ接合構造を有する半導体装置は、高耐圧、低いオン抵抗、および速いスイッチング速度を有し、パワースイッチング応用に非常に好適である。

また、半導体装置の耐圧をより高くするために、ＡｌＧａＮ／ＧａＮヘテロ接合構造を有する素子において、ショットキー電極が、半導体層の表面に形成された絶縁体からなる表面保護膜上に乗り上げた階段形状を成し、フィールドプレート構造を形成しているものが知られている（非特許文献１参照）。

さらに、特許文献１に記載された窒化物半導体装置は、ショットキーバリアダイオード（ＳＢＤ）であって、半導体積層部とショットキー接触するアノード電極と、半導体積層部とオーミック接触するカソード電極とを備える。そして、アノード電極は、下部電極層と上部電極層とによって構成される。アノード電極の下部電極層は、半導体積層部およびマグネシウム（Ｍｇ）からなるｐ型ドーパントがドープされた窒化ガリウム（ＧａＮ）からなるフィールドプレート層（ＧａＮ−ＦＰ層）とショットキー接触している。（特許文献１参照）。

特開２０１１−５４８４５号公報

N. Zhang, U.K. Mishra, "High Breakdown GaN HEMT with Overlapping Gate Structure", IEEE Electron Device Letters, vol.21, no.9, 2000

上述したＡｌＧａＮ／ＧａＮヘテロ接合構造を有する半導体装置である高移動度トランジスタ（ＨＥＭＴ）やＳＢＤにおいて、実機動作の効率の改善が求められている。この実機動作の効率を改善するためには、第１に、２ＤＥＧが発生する電子走行層を高品質化してオン抵抗を低減すること、第２に、電流コラプスを抑制して実機動作中に導通損失が増加するのを防ぐことの２点が重要である。しかしながら、本発明者の知見によれば、これらの２点の条件を満足させようとすると、ショットキーリークが増大するという問題が生じてしまう。

具体的に、特許文献１に記載された窒化物半導体装置によれば、電子走行層を構成するアンドープＧａＮ層の膜厚が５００ｎｍ程度であることから、電流コラプスを抑制できる。ところが、電子走行層が厚膜化されていることに起因して、ショットキーリークが増加するという問題が生じる。

本発明は、上記に鑑みてなされたものであって、その目的は、ショットキーリークが増加することなく、オン抵抗が低減されているとともに、電流コラプスが抑制された半導体装置を得ることができる半導体装置の評価方法、並びに半導体装置およびその製造方法を提供することにある。

上述した課題を解決し、上記目的を達成するために、本発明に係る半導体装置の評価方法は、基体と、基体上に形成された窒化物系半導体からなる第１半導体層、および第１半導体層の上に形成され第１半導体層よりもバンドギャップが広い窒化物系半導体からなる第２半導体層を含む半導体積層体と、半導体積層体の少なくとも一部の上に選択的に設けられ、少なくとも１段の段差を有する階段状を成す絶縁膜と、絶縁膜の少なくとも１段の段差の上に乗り上げて少なくとも２段の段差を有する階段状を成す第１電極と、半導体積層体を構成する少なくとも一部の層の上に、第１電極と離間して設けられる第２電極と、を備えた半導体装置の評価方法において、第１電極における絶縁膜の上に乗り上げた段差のうちの１段目の段差部分の直下におけるピンチオフ電圧が所定電圧以下であるか否かによって、半導体装置の良否を評価することを特徴とする。

本発明に係る半導体装置の評価方法は、上記の発明において、所定電圧が２５（Ｖ）であることを特徴とする。

本発明に係る半導体装置の評価方法は、上記の発明において、半導体積層体がさらに第３半導体層を含み、第３半導体層は、第２半導体層よりもバンドギャップが狭い窒化物系半導体からなるとともに、第２半導体層の上に選択的に設けられていることを特徴とする。

本発明に係る半導体装置は、基体と、基体上に形成された窒化物系半導体からなる第１半導体層、および第１半導体層の上に形成され第１半導体層よりもバンドギャップが広い窒化物系半導体からなる第２半導体層を含む半導体積層体と、半導体積層体の少なくとも一部の上に選択的に設けられ、少なくとも１段の段差を有する階段状を成す絶縁膜と、絶縁膜の少なくとも１段の段差の上に乗り上げて少なくとも２段の段差を有する階段状を成す第１電極と、半導体積層体を構成する少なくとも一部の層の上に、第１電極と離間して設けられる第２電極と、を備えた半導体装置において、第１電極における絶縁膜の上に乗り上げた段差のうちの１段目の段差部分の直下におけるピンチオフ電圧が所定電圧以下であることを特徴とする。

本発明に係る半導体装置は、上記の発明において、所定電圧が２５（Ｖ）であることを特徴とする。

本発明に係る半導体装置は、上記の発明において、半導体積層体がさらに第３半導体層を含み、第３半導体層は、第２半導体層よりもバンドギャップが狭い窒化物系半導体からなるとともに、第２半導体層の上に選択的に設けられていることを特徴とする。本発明に係る半導体装置は、この構成において、第１電極が第３半導体層の上面の少なくとも一部と接していることを特徴とする。本発明に係る半導体装置は、この構成において、第３半導体層と第２電極とが離間して設けられていることを特徴とする。

本発明に係る半導体装置は、上記の発明において、第１電極が、第２半導体層とショットキー接触していることを特徴とする。

本発明に係る半導体装置は、上記の発明において、第２電極が、第２半導体層とオーミック接触していることを特徴とする。

本発明に係る半導体装置の製造方法は、基体上に窒化物系半導体からなる第１半導体層を成長させるステップと、第１半導体層上に、第１半導体層よりもバンドギャップが広い窒化物系半導体からなる第２半導体層を成長させるステップとを含み、基体上に第１半導体層および第２半導体層を含む半導体積層体を形成するステップと、半導体積層体の上に、少なくとも１段の段差を有する絶縁膜を選択的に形成するステップと、絶縁膜上の少なくとも１段の段差に乗り上げて少なくとも２段の段差を有する階段状を成す電極を形成するステップと、を含み、電極における絶縁膜の上に乗り上げた段差のうちの１段目の段差部分の直下におけるピンチオフ電圧が所定電圧以下になるようにすることを特徴とする。

本発明に係る半導体装置の製造方法は、上記の発明において、所定電圧が２５（Ｖ）であることを特徴とする。

本発明に係る半導体装置の製造方法は、上記の発明において、第２半導体層上に、第２半導体層よりも狭いバンドギャップの窒化物系半導体からなる第３半導体層を成長させるステップと、第３半導体層の一部をエッチング除去するステップと、をさらに含むことを特徴とする。

本発明に係る半導体装置の評価方法、並びに半導体装置およびその製造方法によれば、ショットキーリークを増大させることなく、オン抵抗が低減されているとともに、電流コラプスが抑制された半導体装置を得ることが可能となる。

図１は、従来の課題を説明するためのショットキーバリアダイオードの断面を示す構成図である。 図２は、本発明による、ショットキーリーク電流のフィールドプレート層直下のピンチオフ電圧依存性を示すグラフである。 図３は、本発明の実施の形態１によるフィールドプレート層を有するショットキーバリアダイオードを示す断面図である。 図４は、本発明の実施の形態１による半導体装置においてＧａＮ−ＦＰ層が存在する場合と存在しない場合との、キャパシタンスの電圧依存特性を示すグラフである。 図５は、本発明の実施の形態２によるショットキーバリアダイオードを示す断面図である。 図６は、本発明の実施の形態３によるフィールドプレート層を有するＨＥＭＴ型トランジスタを示す断面図である。 図７は、本発明の実施の形態４によるＨＥＭＴ型トランジスタを示す断面図である。

以下、本発明の実施の形態について図面を参照しつつ説明する。なお、以下の実施の形態によりこの発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付し、重複した説明を適宜省略する。さらに、図面は模式的なものであり、各要素の寸法の関係などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。まず、本発明の実施の形態について説明するにあたり、本発明の理解を容易にするために、上述した課題を解決すべく本発明者が行った鋭意検討について説明する。

すなわち、本発明者は、半導体装置において、２ＤＥＧが発生する電子走行層を高品質化してオン抵抗を低減するとともに、電流コラプスを抑制して実機動作中の導通損失の増加を抑制することによる実機動作の効率の改善を、ショットキーリークの増大を防止しつつ行う方法について検討を行った。

まず、従来のシリコン（Ｓｉ）系半導体装置のデバイス特性において、順方向電流Ｉｆの逆方向電流Ｉｒに対する比率（Ｉｆ／Ｉｒ）は１０⁶程度である。このことから、従来のＳｉ系半導体装置のデバイス特性と比較して、ショットキーリークについて同等以上のデバイス特性を得るためには、半導体装置において、以下の（１）式が成立するのが望ましい。
Ｉｆ／Ｉｒ＞１０⁶ ……（１）

ところが、オン抵抗の低減および電流コラプスを抑制することによる実機動作の効率改善と、（１）式とを両立させることが困難であり、いわゆるトレードオフの関係にあった。本発明者の検討によれば、これらの両立の困難性は以下の４つの問題に起因する。

すなわち、第１に、オン抵抗の低減および電流コラプスを抑制するための手段として、２ＤＥＧ濃度を増加させる手段が考えられる。ところが、２ＤＥＧ濃度を増加させると、ショットキーリークが増大してしまい、電子走行層の高品質化とショットキーリークの低減とがトレードオフの関係になる。第２に、電流コラプスの対策としては、例えばｕ−ＧａＮ層からなる電子走行層を厚膜化するのが有効である。ところが、電子走行層を厚くするとショットキーリークが増大してしまう。第３に、さらなる電流コラプスの対策としては電界緩和が有効である。この電界緩和のためにフィールドプレート（ＦＰ）構造やステップフィールドプレート（ＳＦＰ）構造が採用されており、その有用性は本発明者により確認されている一方、これらの構造を採用するとショットキーリークが増大してしまう。第４に、特許文献１に記載されているような従来公知のｐ−ＧａＮ層からなるＦＰ構造を採用した場合においては、半導体装置の製造時におけるエッチングダメージや工程増加に伴うコストの増大が問題になる。

図１は、本発明における上述した問題点の検討対象としてのショットキーバリアダイオードの模式的な断面図である。図１に示すように、この半導体装置５００は、基板２１、バッファ層２２、Ｃ−ＧａＮ層２３、電子走行層２４、電子供給層２５、パッシベーション膜２６、アノード電極２７、およびカソード電極２８を備える。

すなわち、基板２１上に、バッファ層２２およびＣ−ＧａＮ層２３を介して電子走行層２４が設けられている。また、電子走行層２４上には電子供給層２５が設けられている。さらに、電子供給層２５の表面上に選択的に、パッシベーション膜２６、アノード電極２７、およびカソード電極２８が設けられている。ここで、電子走行層２４の電子供給層２５との界面には２ＤＥＧ層が発生する。パッシベーション膜２６は、たとえば酸化シリコン（ＳｉＯ₂）から構成されるが、窒化シリコン（ＳｉＮ_x）から構成しても良い。絶縁膜としてのパッシベーション膜２６は、少なくとも１段の段差を有する段差形状を有し、主にアノード電極２７およびカソード電極２８が形成されていない電子供給層２５の表面を保護する。アノード電極２７は、電子供給層２５とショットキー接触するとともに、パッシベーション膜２６上の少なくとも１段の段差に乗り上げて少なくとも２段の段差を成している。カソード電極２８は、電子供給層２５とオーミック接触する。

本発明者は、以上の半導体装置５００において種々実験および検討をおこなった。その結果、半導体装置５００のように、アノード電極２７におけるフィールドプレート構造を２段以上にするとショットキーリークが増加することを見出した。そこで、本発明者がさらに検討および実験を重ねた結果、ショットキーリークとフィールドプレート構造の直下におけるピンチオフ電圧との関係に着目し、これらの間の相間関係を見出すに至った。

図２は、本発明者が種々の実験により導出した、ＦＰ構造の直下におけるショットキーリーク電流のピンチオフ電圧依存性を示すグラフである。図２から、半導体装置におけるショットキーリーク電流は、ＦＰ構造の直下のピンチオフ電圧に対して強い相間関係が存在していることが分かる。そして、本発明者が、ピンチオフ電圧とショットキーリーク電流との関係について検討をおこなったところ以下の原因を知見するに至った。

すなわち、以上のように構成された半導体装置５００において、カソード電極２８からアノード電極２７に流れるショットキーリーク電流は、種々の経路を経る。これらの経路を図１中矢印Ａ，Ｂ，Ｃ，Ｄで示す。矢印Ａは、カソード電極２８から電子走行層２４と電子供給層２５との界面を通じてアノード電極２７に向けて流れるショットキーリーク電流を示す。矢印Ｂは、カソード電極２８から電子走行層２４と電子供給層２５との界面を通じてアノード電極２７の１段目の段差の屈曲部分に向けて流れるショットキーリーク電流を示す。矢印Ｃは、カソード電極２８から電子走行層２４と電子供給層２５との界面を通じてアノード電極２７の２段目の段差の屈曲部分の直下における電子供給層２５内を通過後、電子供給層２５とパッシベーション膜２６との界面を通じて、アノード電極２７の１段目の段差の屈曲部分に向けて流れるショットキーリーク電流を示す。矢印Ｄは、カソード電極２８から電子走行層２４と電子供給層２５との界面を通じてパッシベーション膜２６上のアノード電極２７の端部の直下における電子供給層２５内を通過後、電子供給層２５とパッシベーション膜２６との界面を通じて、アノード電極２７の１段目の段差の屈曲部分に向けて流れるショットキーリーク電流を示す。なお、図１中、Ｖｐ１、Ｖｐ２、およびＶｐ３はそれぞれ、各領域における、アノード電極２７と、電子走行層２４と電子供給層との界面との間の膜厚方向の電位差を示す。これらの電位差Ｖｐ１，Ｖｐ２，Ｖｐ３がショットキー電流を誘起する。そして、本発明者は、これらのショットキーリーク電流は、図１中の矢印（Ｂ）が支配的であることを想起した。これにより、本発明者は、１段の段差を有するパッシベーション膜２６上において、ＳＦＰ構造である２段の段差を有して階段状を成すアノード電極２７の１段目の段差部分（電位差Ｖｐ２の領域）の直下におけるピンチオフ電圧が、ショットキーリーク電流に影響を及ぼすことを知見するに至った。

以上により、本発明者は、ショットキーリーク電流を低下させるには、ＦＰ構造の直下、具体的には少なくとも１段の段差を有する絶縁膜上での、少なくとも２段の段差を有するＦＰ構造の電極の１段目の段差部分の直下におけるピンチオフ電圧を低下させることが極めて有効であることを想起するに至った。

次に、本発明者は、ピンチオフ電圧をどの程度まで低減するのが望ましいかについて検討をおこなった。まず、図２において（１）式に対応するのは、ショットキーリーク電流が１．０×１０^-8Ａ以下の場合である。なお、図面において、αＥ±βの記載は、α×１０^±βを意味する。

すなわち、半導体装置のデバイス特性が（１）式を満足する場合、この範囲に対応するショットキーリーク電流の範囲は、１．０×１０^-8Ａ以下である。そのため、本発明者は、ＦＰ構造の１段目の段差部分の直下におけるピンチオフ電圧は、このショットキーリーク電流の上限に対応する所定電圧以下、具体的には２５Ｖ以下が望ましいことを知見した。換言すると、ＦＰ構造のアノード電極２７の１段目の段差部分の直下におけるピンチオフ電圧が所定電圧以下、具体的には２５Ｖ以下である半導体装置は、ショットキーリーク電流を１．０×１０^-8（Ａ）以下にすることができるので、デバイス特性として（１）式を満たすことになる。これによって、半導体装置において、実機動作の効率改善と（１）式の両立が実現可能になる。

以上により、半導体装置における電子走行層の性能を向上させ、２ＤＥＧのキャリア密度を増加させてオン抵抗を低減しつつ電流コラプスを抑制できるとともに、ショットキーリークを低減できる。さらに本発明者は、以上の検討から、ＦＰ構造の１段目の段差部分の直下におけるピンチオフ電圧を、例えばＣＶ特性により計測することにより、半導体装置においてショットキーリーク電流が抑制されているか否かを評価できることも想起した。以下に説明する実施の形態は、以上の鋭意検討に基づいて案出されたものである。

（実施の形態１）
次に、以上の鋭意検討に基づいた本発明の実施の形態１による半導体装置について説明する。図３は、本発明の実施の形態１による半導体装置としてのショットキーバリアダイオード（ＳＢＤ）の模式的な断面図である。

図３に示すように、実施の形態１に係る半導体装置１００は、基板１１、バッファ層１２、炭素（Ｃ）がドーピングされたＧａＮ（Ｃ−ＧａＮ）層１３、電子走行層１４、電子供給層１５、フィールドプレート層１６、パッシベーション膜１７、アノード電極１８、およびカソード電極１９を備える。

すなわち、基体として、基板１１上にバッファ層１２およびＣ−ＧａＮ層１３が設けられている。また、Ｃ−ＧａＮ層１３上に電子走行層１４および電子供給層１５が順次積層されて設けられている。さらに、電子供給層１５上にそれぞれ、フィールドプレート層１６、パッシベーション膜１７、アノード電極１８、およびカソード電極１９が選択的に設けられている。

基板１１は、主表面上にＩＩＩ族窒化物系化合物半導体を形成できる材料、たとえばシリコン（Ｓｉ）、炭化珪素（ＳｉＣ）、サファイア、または酸化亜鉛（ＺｎＯ）等から構成されている。

バッファ層１２は、基板１１と、バッファ層１２の上に積層すべき窒化物系半導体層との熱膨張係数差および格子定数差を緩和する機能を有し、基板１１上にＩＩＩ族窒化物系化合物半導体層を好適に形成するための層である。ここで、バッファ層１２は、たとえば反りを制御する構成が互いに異なるバッファ層１２ａおよびバッファ層１２ｂが順次積層されて構成される。バッファ層１２ａは、膜厚が例えば２０ｎｍ〜６０ｎｍのＡｌＮ層の上に、量子サイズ効果を生じない程度に厚い膜厚１００ｎｍ〜７００ｎｍであって炭素をドープしたＧａＮからなるＣ−ＧａＮ層と、量子サイズ効果を生じない程度に厚い膜厚２０ｎｍ〜６０ｎｍのＡｌＮ層とを複数回繰り返し積層して構成されている。なお、Ｃ−ＧａＮ層およびＡｌＮ層にＡｌおよびＧａがそれぞれ含まれていても良いが、含まれていない場合に最も反りを増加できる効果を生じる。また、バッファ層１２ｂは、構造中にピエゾ分極と自発分極による意図しないキャリア（２ＤＥＧ）発生による電界遮蔽層を生じさせないために量子サイズ効果を生ずる程度に薄い、膜厚が１ｎｍ〜１０ｎｍのＡｌ_ｕＧａ_１−ｕＮと膜厚が１５ｎｍ〜２５ｎｍのＡｌ_ｖＧａ_１−ｖＮ（ただし、ｖ＜ｕ）とを複数回繰り返し積層した超格子構造を有する。Ｃ−ＧａＮ層１３は、半導体装置１００における電界を緩和する電界緩和層である。

第１半導体層としての電子走行層１４は、たとえばアンドープのＧａＮ（ｕ−ＧａＮ）からなる。また、第２半導体層としての電子供給層１５は、電子走行層１４よりもバンドギャップが広いＩＩＩ族窒化物系化合物半導体である、Ａｌ_ｘＧａ_ｙＩｎ_ｚＮ（０≦ｘ，ｙ，ｚ≦１、ｘ＋ｙ＋ｚ＝１）からなる。Ａｌ_ｘＧａ_ｙＩｎ_ｚＮのＡｌ組成比ｘは、好適には０．２０以上０．３５以下、より好適には０．２０以上０．３０以下、具体的にはたとえば０．２５である。また、電子供給層１５の膜厚ｄ_AlGaNは、好適には１５ｎｍ以上３０ｎｍ以下、より好適には２０ｎｍ以上２５ｎｍ以下である。ここで、電子走行層１４の電子供給層１５との界面には２ＤＥＧ層が発生する。

なお、電子供給層１５は、Ａｌ_ｘＧａ_ｙＩｎ_ｚＮの単層に限定されず、バンドギャップが異なる複数種類のＩＩＩ族窒化物系化合物半導体を複数積層した構造でも良い。この場合、電子供給層１５内に２ＤＥＧが発生しないように形成するのが好ましい。具体的に例えば、ＧａＮ層とＡｌＮ層とを順次複数回繰り返して積層した構造にしても良い。この場合の電子供給層１５のバンドギャップは、平均バンドギャップであり、具体的には積層構造を構成する各半導体層の層厚比によって重み付け（積分）をしたバンドギャップの値である。

第３半導体層の少なくとも一部としてのフィールドプレート層１６は、バンドギャップが電子供給層１５のバンドギャップより狭い。このフィールドプレート層１６はたとえばＧａＮから構成される。このフィールドプレート層１６の膜厚は、たとえば１０ｎｍ以上２００ｎｍ以下が好ましく、たとえば３０ｎｍである。そして、電子走行層１４、電子供給層１５、およびフィールドプレート層１６によって半導体積層体が構成される。

パッシベーション膜１７は、たとえばＳｉＯ₂やＳｉＮ_xから構成され、フィールドプレート層１６の一部を覆うようにしつつ少なくとも１段の段差を有する階段状を成している。パッシベーション膜１７は、主に、フィールドプレート層１６と、カソード電極１９と、アノード電極１８およびカソード電極１９が形成されていない電子供給層１５の表面とを保護する。

第１電極としてのアノード電極１８は、電子供給層１５とショットキー接触する。すなわちアノード電極１８は、たとえばＮｉ／Ａｕの積層構造を有する。これにより、アノード電極１８は、電子供給層１５を介して電子走行層１４に発生した２ＤＥＧ層とショットキー接触する。

また、アノード電極１８は、フィールドプレート層１６の側面および上面の一部に接触しつつ乗り上げて設けられているとともに、カソード電極１９側に向かって延伸している。また、アノード電極１８は、フィールドプレート層１６上においてさらに、パッシベーション膜１７上で少なくとも２段の段差を成すように乗り上げて設けられている。すなわち、この実施の形態１においては、アノード電極１８は、フィールドプレート層１６およびパッシベーション膜１７上に乗り上げて、少なくとも３段の段差をなして設けられている。

第２電極としてのカソード電極１９は、電子供給層１５とオーミック接触する。すなわちカソード電極１９は、たとえば下部電極層がＴｉ層で上部電極層がＡｌ層（以下、Ｔｉ／Ａｌ）からなる積層構造を有する。これにより、カソード電極１９は、電子供給層１５を介して電子走行層１４に発生した２ＤＥＧ層とオーミック接触する。

（半導体装置の製造方法）
以上のように構成された半導体装置１００は、次のように製造することができる。まず、基板１１上に、たとえばＭＯＣＶＤ法等の結晶成長法を用いて、バッファ層１２、Ｃ−ＧａＮ層１３、電子走行層１４、および電子供給層１５を順次成長させる。

次に、電子供給層１５上に、フィールドプレート層１６となるべき第３半導体層を成長させる。ここで、この第３半導体層の成長は、具体的に次のようにして行うことができる。すなわち、たとえば有機金属化学気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法により、トリメチルガリウム（ＴＭＧａ）とアンモニア（ＮＨ_３）とを、それぞれ所定の流量（それぞれたとえば５８μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎ）で導入して、半導体層をエピタキシャル成長させる。その後、選択エッチングを行って、所望の領域以外の第３半導体層を除去することにより、第３半導体層の一部からなるフィールドプレート層１６を形成する。

その後、たとえば電子線蒸着法およびリフトオフ法によりカソード電極１９を形成する。次に、たとえばプラズマエンハンスト化学気相成長（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法とフォトリソグラフィ技術とエッチングとを用いて、少なくとも１段の段差を有するパッシベーション膜１７を形成する。次に、電子線蒸着法およびリフトオフ法により、フィールドプレート層１６およびパッシベーション膜１７上に乗り上げるようにして、ＦＰ構造のアノード電極１８を形成する。以上の工程により、この実施の形態１による半導体装置１００を製造する。

（半導体装置の評価方法）
以上のように製造された半導体装置１００に対し、例えばＣＶ測定装置を用いて、アノード電極１８のパッシベーション膜１７上に乗り上げた部分（図３中、計測位置）における１段目の段差部分の直下のＣＶ特性を計測する。これにより、ピンチオフ電圧を測定して半導体装置１００の評価を行う。そして、このピンチオフ電圧が所定電圧以下、具体的には２５Ｖ以下の半導体装置１００についてのみ抽出し、製品として採用する。これにより、実機動作の効率の改善と、（１）式が成立するデバイス特性とがともに成立した半導体装置が得られる。

以上の半導体装置１００におけるピンチオフ電圧の低圧化は、これに影響する種々のパラメータを設定することで実現可能である。具体的なパラメータとしては、アノード電極１８側からの空乏化を考慮すると、２ＤＥＧ濃度に影響する電子供給層１５における膜厚や平均Ａｌ組成またはフィールドプレート層１６の膜厚がある。同様に、アノード電極１８側からの空乏化においては、電圧の分担に影響するパッシベーション膜１７の膜厚やフィールドプレート層１６の膜厚などもパラメータとなる。また、バッファ層１２側から生じる空乏化を考慮すると、電子走行層１４に残留するキャリアの空乏化に影響する、電子走行層１４の膜厚やキャリア濃度がパラメータとなる。同様に、バッファ層１２側から生じる空乏化を考慮すると、バッファ層１２からのチャネルの空乏化に影響する、チャネルとバッファ層１２の等電位面の距離がパラメータとなる。

これらのパラメータの具体的数値の一例を挙げる。すなわち、ピンチオフ電圧Ｖ_Pを計測する位置、具体的にはアノード電極１８におけるパッシベーション膜１７上に乗り上げた段差の１段目の段差部分の位置におけるパッシベーション膜１７の膜厚ｄ_SiO2は、１０ｎｍ以上２００ｎｍ以下である。また、フィールドプレート層１６の膜厚ｄ_FPは、１０ｎｍ以上１００ｎｍ以下である。そして、フィールドプレート層１６が設けられていない部分の直下の２ＤＥＧ濃度は、７．０×１０¹²ｃｍ^-2以上１．０×１０¹³ｃｍ^-2以下である。さらに、電子走行層１４においては、膜厚ｄ_u-GaNは５００ｎｍ以上７００ｎｍ以下、キャリア濃度ｎ_u-GaNは１×１０¹⁶ｃｍ^-3以下である。電子供給層１５の膜厚ｄ_AlGaNは、１５ｎｍ以上３０ｎｍ以下である。これらのパラメータの設定によって半導体装置１００を構成することにより、ピンチオフ電圧が所定電圧以下、具体的には２５Ｖ以下の半導体装置１００を得ることができる。なお、バッファ層１２の膜厚は例えば４．６μｍ程度であるが、ピンチオフ電圧の低圧化に影響しないことから、バッファ層１２の膜厚は種々の膜厚とすることが可能である。

また、ピンチオフ電圧の低圧化には、特にフィールドプレート層１６の構造が影響する。図４は、半導体装置１００において、例えばＧａＮからなるフィールドプレート層１６が設けられている場合と、設けられていない場合とにおける、半導体装置のキャパシタンスＣｐ（Ｆ）の電圧依存特性を示すグラフである。なお、比較される半導体装置１００においてフィールドプレート層１６の有無以外の条件は同一であり、ここでは、パッシベーション膜１７にアノード電極１８が乗り上げる１段目の位置において、パッシベーション膜の膜厚を１００ｎｍとしている。

図４から、フィールドプレート層１６が設けられていない場合には、パッシベーション膜上１７においてアノード電極１８の１段目の段差部分の直下におけるピンチオフ電圧が２００Ｖを超えることがあるのに対し、フィールドプレート層１６が設けられている場合には、パッシベーション膜１７上においてアノード電極１８の１段目の段差部分の直下におけるピンチオフ電圧が１９．６Ｖ程度であることが分かる。すなわち、半導体装置１００がフィールドプレート層１６を有する場合、ショットキーリーク電流は、上述したピンチオフ電圧の所定値である２５Ｖ以下に収まることが分かる。

なお、半導体装置１００において、フィールドプレート層１６の直下の２ＤＥＧ濃度Ｎｓは、具体的には以下の関係式から算出可能である。

（ｅ：素電荷量、ε₀：真空の比誘電率、ε_SiO2：ＳｉＯ₂の比誘電率、ε_GaN：ＧａＮの比誘電率、ｄ_AlGaN：電子供給層の膜厚、ｄ_FP：フィールドプレート層の膜厚、ｄ_SiO2：パッシベーション膜の膜厚、ｄ_u-GaN：電子走行層の膜厚、ｎ_u-GaN：電子走行層のキャリア濃度、Ｖ_P：ピンチオフ電圧）

以上説明した本発明の実施の形態１によれば、ピンチオフ電圧が低圧化しやすい構成を採用することによって、２ＤＥＧ濃度の増加に伴うリークの増加、電子走行層の厚膜化に伴うリークの増加、およびＳＦＰ構造を採用した場合におけるリークの増加の各要因と、ショットキーリークとの間におけるトレードオフを改善することができる。これによって、実機動作の効率が改善されつつ（１）式を満足する半導体装置を得ることができる。

（実施の形態２）
次に、本発明の実施の形態２による半導体装置としてのショットキーバリアダイオードについて説明する。図５は、この実施の形態２によるショットキーバリアダイオードの模式的な断面図である。

図５に示すように、実施の形態２による半導体装置２００は、基板１１、バッファ層１２ａおよびバッファ層１２ｂからなるバッファ層１２、Ｃ−ＧａＮ層１３、電子走行層１４、電子供給層１５、パッシベーション膜１７、アノード電極１８、およびカソード電極１９を備える。すなわち、実施の形態１に対して、電子供給層１５の表面上にフィールドプレート層１６が設けられておらず、半導体積層体は、電子走行層１４および電子供給層１５から構成される。また、パッシベーション膜１７上においてアノード電極１８の１段目の段差部分の直下のピンチオフ電圧Ｖ_Pが、所定電圧以下、具体的には２５Ｖ以下になるように構成される。その他の構成は、実施の形態１と同様であるので、説明を省略する。

ここで、この実施の形態２による半導体装置２００における、ピンチオフ電圧の低圧化のためのパラメータの一例を挙げると、ピンチオフ電圧Ｖ_Pを計測する段差形状のパッシベーション膜１７上におけるアノード電極１８の１段目の位置（図５中、計測位置）において、パッシベーション膜１７の膜厚ｄ_SiO2が、１０ｎｍ以上５０ｎｍ以下、この位置の直下の２ＤＥＧ濃度が７．０×１０¹²ｃｍ^-2以上１．０×１０¹³ｃｍ^-2以下である。なお、図４のＧａＮ−ＦＰ層なしの特性を示す半導体装置１００の構成は、半導体装置２００の構成には含まれないことに留意する必要がある。さらに、電子走行層１４において、膜厚ｄ_u-GaNは５００ｎｍ以上７００ｎｍ以下、キャリア濃度ｎ_u-GaNは１×１０¹⁶ｃｍ^-3以下である。電子供給層１５の膜厚ｄ_AlGaNは、１５ｎｍ以上３０ｎｍ以下である。これらのパラメータの設定によって半導体装置２００を構成することにより、ピンチオフ電圧が所定電圧以下、具体的には２５Ｖ以下の半導体装置２００を得ることができる。なお、バッファ層１２においては、ピンチオフ電圧の低圧化には影響しないため、その膜厚は種々の膜厚にすることが可能である。

この実施の形態２による半導体装置によれば、パッシベーション膜１７上においてアノード電極１８の２段の段差部分における１段目の直下の部分のピンチオフ電圧が、所定電圧以下、具体的には２５Ｖ以下であることにより、実施の形態１と同様の効果を得ることができる。

（実施の形態３）
次に、本発明の実施の形態３による半導体装置としてのＨＥＭＴ型のトランジスタについて説明する。図６は、この実施の形態３によるＨＥＭＴ型のトランジスタの模式的な断面図である。

図６に示すように、実施の形態３に係る半導体装置３００は、基板１１、異なる構造のバッファ層１２ａ，１２ｂが順次積層されたバッファ層１２、Ｃ−ＧａＮ層１３、電子走行層１４、電子供給層１５、フィールドプレート層１６、パッシベーション膜３１、ゲート電極３２、ドレイン電極３３、およびソース電極３４を備える。

ドレイン電極３３およびソース電極３４は、電子供給層１５上に形成され、たとえばＴｉ／Ａｌの積層構造から構成される。これにより、第２電極としてのドレイン電極３３および第３電極としてのソース電極３４は、電子供給層１５を介して、電子走行層１４に発生した２ＤＥＧ層とオーミック接触する。第１電極としてのゲート電極３２は、ドレイン電極３３とソース電極３４との間に配置され、電子供給層１５、フィールドプレート層１６、およびパッシベーション膜３１上に形成されている。ゲート電極３２は、たとえばＮｉ／Ａｕの積層構造から構成される。これによって、ゲート電極３２は、電子供給層１５を介して、電子走行層１４に発生した２ＤＥＧ層とショットキー接触する。また、フィールドプレート層１６は、少なくともドレイン電極３３と離間して設けられている。その他の構成は、実施の形態１と同様であるので、説明を省略する。

この実施の形態３によれば、ピンチオフ電圧が低圧化しやすい構成を採用することによって、２ＤＥＧ濃度の増加に伴うリークの増加、電子走行層の厚膜化に伴うリークの増加、およびＳＦＰ構造を採用した場合におけるリークの増加の各要因と、ショットキーリークとの間におけるトレードオフを改善することができる。これによって、実機動作の効率が改善されつつ（１）式を満足する半導体装置を得ることができる。

（実施の形態４）
次に、本発明の実施の形態４による半導体装置としてのＨＥＭＴ型のトランジスタについて説明する。図７は、この実施の形態４によるＨＥＭＴ型のトランジスタの模式的な断面図である。

図７に示すように、実施の形態４に係る半導体装置４００は、基板１１、異なる構造のバッファ層１２ａ，１２ｂが順次積層されたバッファ層１２、Ｃ−ＧａＮ層１３、電子走行層１４、電子供給層１５、パッシベーション膜３１、ゲート電極３２、ドレイン電極３３、およびソース電極３４を備える。すなわち、半導体装置４００は、実施の形態３による半導体装置３００に対して、実施の形態２と同様にフィールドプレート層１６が設けられていない構成である。その他の構成は、実施の形態２，３と同様なので、説明を省略する。

この実施の形態４によれば、実施の形態３と同様の構成を有していることにより、実施の形態３と同様の効果を得ることができる。

以上、本発明の実施の形態について具体的に説明したが、本発明は、上述の実施の形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。例えば、上述の一実施の形態において挙げた数値はあくまでも例に過ぎず、必要に応じてこれと異なる数値を用いても良い。

上述の実施の形態において挙げた、ピンチオフ電圧を２５Ｖ以下にするパラメータについては、必ずしも上述したパラメータに限定されるものではなく、種々のパラメータを採用することが可能である。

また、上述の実施の形態においては、電子供給層１５がＡｌ_ｘＧａ_ｙＩｎ_ｚＮ（０≦ｘ，ｙ，ｚ≦１、ｘ＋ｙ＋ｚ＝１）から構成され、電子走行層１４およびフィールドプレート層１６がＧａＮから構成されている。しかしながら、これらの層の構成材料は上記のものに限定されない。すなわち、電子供給層１５は、電子走行層１４よりもバンドギャップが広いＩＩＩ族窒化物系化合物半導体から構成されていれば良い。また、フィールドプレート層１６は、電子供給層１５よりもバンドギャップが狭いＩＩＩ族窒化物系化合物半導体から構成されていれば良い。ここで、ＩＩＩ族窒化物系化合物半導体は、化学式Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ａｓ_ｕＰ_ｖＮ_{１−ｕ−ｖ}（ただし、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ＜１、０≦ｖ＜１、０≦ｕ＋ｖ＜１）で表されるものである。

また、ダイオードのアノード電極１８およびトランジスタのゲート電極３２の下部電極層は、電子供給層１５とショットキー接触する電極である。そのため、上述したチタン（Ｔｉ）以外にも、たとえばニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）のうち少なくとも１つを含む金属膜、または、Ｔｉ、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ａｕ、Ａｇ、Ｃｕ、Ｔａ、Ａｌのうち少なくとも１つを含む合金よりなる金属膜のうち、少なくとも１つを含む金属膜など、上記条件を満たす金属材料であれば種々のものを用いても良い。

また、ダイオードのアノード電極１８およびトランジスタのゲート電極３２の上部電極層は、下部電極層より仕事関数の小さい金属からなり、この条件を満たす金属材料であれば種々のものを用いても良い。

また、ダイオードのカソード電極１９、およびトランジスタのソース電極３４およびドレイン電極３３は、電子供給層１５とオーミック接触する、または接触抵抗が十分に小さい状態で接触する電極である。ただし、本発明においてはこれに限定されず、たとえばＴｉ、Ａｌ、シリコン（Ｓｉ）、鉛（Ｐｂ）、クロム（Ｃｒ）、インジウム（Ｉｎ）、Ｔａのうち少なくとも１つを含む金属膜、Ｔｉ、Ａｌ、Ｓｉ、Ｐｂ、Ｃｒ、Ｉｎ、Ｔａのうち少なくとも１つを含む合金よりなる金属膜、または、Ｔｉ、Ａｌ、Ｓｉ、Ｔａのうち少なくとも１つを含むシリサイド合金よりなる金属膜のうち、少なくとも１つを含む金属膜など、上記条件を満たす金属材料であれば如何なるものを用いても良い。

また、上述の実施の形態においては、本発明による半導体装置として、ＳＢＤおよびＨＥＭＴを例に挙げたが、本発明はこれに限定されない。すなわち、本発明は、ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）などの、種々の半導体装置に対して適用することができる。そして、本発明をこれらのＦＥＴに適用する場合、ゲート電極３２とフィールドプレート層１６との間には酸化膜などの絶縁膜を設けることも可能である。

また、上述の実施の形態においては、電子供給層１５の表面に電極を形成しているが、必ずしもこれらに限定されるものではなく、電子走行層１４、電子供給層１５、およびフィールドプレート層１６を含み、必要に応じてその他の層を含む半導体積層体のうちの少なくとも１層の上に電極を設けることが可能である。すなわち、半導体積層体を構成するその他の層の上に電極を設けても良い。具体的には、電子供給層１５の表面に、絶縁層、フィールドプレート層１６などの窒化物系半導体層、またはこれらの積層膜を介して、アノード電極１８、カソード電極１９、ゲート電極３２、ドレイン電極３３、またはソース電極３４を設けることも可能である。また、電子供給層１５の電極の形成領域の一部を電子走行層１４に達するまでエッチング除去してリセス部を形成し、このリセス部の表面、またはリセス部表面に所定の膜を介して、アノード電極１８、カソード電極１９、ゲート電極３２、ドレイン電極３３、またはソース電極３４を設けることも可能である。

１１，２１ 基板
１２，１２ａ，１２ｂ，２２ バッファ層
１３，２３ Ｃ−ＧａＮ層
１４，２４ 電子走行層
１５，２５ 電子供給層
１６ フィールドプレート層
１７，２６，３１ パッシベーション膜
１８，２７ アノード電極
１９，２８ カソード電極
３２ ゲート電極
３３ ドレイン電極
３４ ソース電極
１００，２００，３００，４００，５００ 半導体装置

Claims (13)

1. 基体と、
   前記基体上に形成された窒化物系半導体からなる第１半導体層、および前記第１半導体層の上に形成され前記第１半導体層よりもバンドギャップが広い窒化物系半導体からなる第２半導体層を含む半導体積層体と、
   前記半導体積層体の少なくとも一部の上に選択的に設けられ、少なくとも１段の段差を有する階段状を成す絶縁膜と、
   前記絶縁膜の少なくとも前記１段の段差の上に乗り上げて少なくとも２段の段差を有する階段状を成す第１電極と、
   前記半導体積層体を構成する少なくとも一部の層の上に、前記第１電極と離間して設けられる第２電極と、
   を備えた半導体装置の評価方法において、
   前記第１電極における前記絶縁膜の上に乗り上げた段差のうちの１段目の段差部分の直下におけるピンチオフ電圧が所定電圧以下であるか否かによって、前記半導体装置の良否を評価する
   ことを特徴とする半導体装置の評価方法。
2. 前記所定電圧が２５（Ｖ）であることを特徴とする請求項１に記載の半導体装置の評価方法。
3. 前記半導体積層体がさらに第３半導体層を含み、前記第３半導体層は、前記第２半導体層よりもバンドギャップが狭い窒化物系半導体からなるとともに、前記第２半導体層の上に選択的に設けられていることを特徴とする請求項１または２に記載の半導体装置の評価方法。
4. 基体と、
   前記基体上に形成された窒化物系半導体からなる第１半導体層、および前記第１半導体層の上に形成され前記第１半導体層よりもバンドギャップが広い窒化物系半導体からなる第２半導体層を含む半導体積層体と、
   前記半導体積層体の少なくとも一部の上に選択的に設けられ、少なくとも１段の段差を有する階段状を成す絶縁膜と、
   前記絶縁膜の少なくとも前記１段の段差の上に乗り上げて少なくとも２段の段差を有する階段状を成す第１電極と、
   前記半導体積層体を構成する少なくとも一部の層の上に、前記第１電極と離間して設けられる第２電極と、
   を備えた半導体装置において、
   前記第１電極における前記絶縁膜の上に乗り上げた段差のうちの１段目の段差部分の直下におけるピンチオフ電圧が所定電圧以下である
   ことを特徴とする半導体装置。
5. 前記所定電圧が２５（Ｖ）であることを特徴とする請求項４に記載の半導体装置。
6. 前記半導体積層体がさらに第３半導体層を含み、前記第３半導体層は、前記第２半導体層よりもバンドギャップが狭い窒化物系半導体からなるとともに、前記第２半導体層の上に選択的に設けられていることを特徴とする請求項４または５に記載の半導体装置。
7. 前記第１電極が前記第３半導体層の上面の少なくとも一部と接していることを特徴とする請求項６に記載の半導体装置。
8. 前記第３半導体層と前記第２電極とが離間して設けられていることを特徴とする請求項６または７に記載の半導体装置。
9. 前記第１電極が、前記第２半導体層とショットキー接触していることを特徴とする請求項４〜８のいずれか１項に記載の半導体装置。
10. 前記第２電極が、前記第２半導体層とオーミック接触していることを特徴とする請求項４〜９のいずれか１項に記載の半導体装置。
11. 基体上に窒化物系半導体からなる第１半導体層を成長させるステップと、前記第１半導体層上に、前記第１半導体層よりもバンドギャップが広い窒化物系半導体からなる第２半導体層を成長させるステップとを含み、基体上に前記第１半導体層および前記第２半導体層を含む半導体積層体を形成するステップと、
    前記半導体積層体の上に、少なくとも１段の段差を有する絶縁膜を選択的に形成するステップと、
    前記絶縁膜上の前記少なくとも１段の段差に乗り上げて少なくとも２段の段差を有する階段状を成す電極を形成するステップと、
    を含み、
    前記電極における前記絶縁膜の上に乗り上げた段差のうちの１段目の段差部分の直下におけるピンチオフ電圧が所定電圧以下になるようにする
    ことを特徴とする半導体装置の製造方法。
12. 前記所定電圧が２５（Ｖ）であることを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記第２半導体層上に、前記第２半導体層よりも狭いバンドギャップの窒化物系半導体からなる第３半導体層を成長させるステップと、前記第３半導体層の一部をエッチング除去するステップと、をさらに含むことを特徴とする請求項１１または１２に記載の半導体装置の製造方法。

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