DE102008060704B4 - Feldeffekttransistor-Bauteil sowie Verfahren zu seiner Herstellung mit einem zusammengesetzten Passivierungsprozess - Google Patents

Feldeffekttransistor-Bauteil sowie Verfahren zu seiner Herstellung mit einem zusammengesetzten Passivierungsprozess Download PDF

Info

Publication number
DE102008060704B4
DE102008060704B4 DE102008060704A DE102008060704A DE102008060704B4 DE 102008060704 B4 DE102008060704 B4 DE 102008060704B4 DE 102008060704 A DE102008060704 A DE 102008060704A DE 102008060704 A DE102008060704 A DE 102008060704A DE 102008060704 B4 DE102008060704 B4 DE 102008060704B4
Authority
DE
Germany
Prior art keywords
layers
passivation layers
passivation
gate terminal
component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102008060704A
Other languages
English (en)
Other versions
DE102008060704A1 (de
Inventor
Benjamin Heying
Ioulia Smorchkova
Vincent Gambin
Robert Coffie
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Northrop Grumman Systems Corp
Original Assignee
Northrop Grumman Systems Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Northrop Grumman Systems Corp filed Critical Northrop Grumman Systems Corp
Publication of DE102008060704A1 publication Critical patent/DE102008060704A1/de
Application granted granted Critical
Publication of DE102008060704B4 publication Critical patent/DE102008060704B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/452—Ohmic electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13063—Metal-Semiconductor Field-Effect Transistor [MESFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Feldeffekttransistor-Bauteil (10) mit: — einem Substrat (12); — mehreren auf das Substrat (12) aufgebrachten Halbleiterbauteilschichten (14); — mehreren auf die Halbleiterbauteilschichten (14) aufgebrachten dielektrischen Passivierungsschichten (16, 18, 20); — einem auf den Halbleiterbauteilschichten (14) aufgebrachten Source-Anschluss (24); — einem auf den Halbleiterbauteilschichten (14) aufgebrachten Drain-Anschluss (26); — einem auf wenigstens einer der Passivierungsschichten (16, 18, 20) aufgebrachten Gate-Anschluss (38), wobei mindestens zwei der Passivierungsschichten aus unterschiedlichem dielektrischem Material bestehen und wobei die Dicke der Passivierungsschichten zwischen dem Source-Anschluss (24) und dem Gate-Anschluss (38), sowie dem Drain-Anschluss (26) und dem Gate-Anschluss (38) größer ist, als die Dicke der einen oder mehreren Passivierungsschichten zwischen dem Gate-Anschluss (38) und den Halbleiterbauteilschichten (14), so dass sich an den Seiten des Gate-Anschlusses (38) Passivierungsschichten befinden, — wobei mehrere Passivierungsschichten drei Passivierungsschichten (16, 18, 20) umfassen, und wobei die Dicke der Kombination der zwei am nächsten bei den Bauteilschichten...

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Diese Erfindung bezieht sich allgemein auf Nitrid-basierte Feldeffekttransistor-(FET)-Bauteile mit mehreren dielektrischen Passivierungsschichten und insbesondere auf Nitrid-basierte FET-Bauteile mit mindestens zwei dielektrischen Passivierungsschichten, aufgebracht auf Halbleiterbauteilschichten, wobei zwei der Passivierungsschichten aus unterschiedlichen Materialien bestehen, so dass eine Grenzfläche zwischen den Schichten als ein Ätzstopp wirkt, um den Abstand zwischen einem Gate-Anschluss und den Halbleiterbauteilschichten genau zu überwachen.
  • 2. Erörterung des Stands der Technik
  • Aufgrund der breiten Bandlücke und der hohen Ladungsträger-Sättigungsgeschwindigkeit sind Nitrid-basierte FET-Bauteile ideal für Hochfrequenz- und Hochleistungsanwendungen. Allerdings haben diese Bauteile eine eingeschränkte Arbeitsleistung, da sie unter dem Fangen von Elektronen (eng. electron trapping) nahe der Bauteiloberfläche und hohen Gate-Anschluss-Leckströmen leiden.
  • Dispersion oder Stromzusammenbruch, verursacht durch an der Oberfläche des Halbleiterbauteils bei den Kanten des Gate-Anschlusses gefangene Elektronen, reduziert das erreichbare Leistungsverhalten der Nitrid-basierten FET-Bauteile. Zusätzlich können bei Zuständen mit hohen Vorspannungen die starken elektrischen Felder an den Kanten des Gate-Anschlusses beim Bauteilbetrieb eine Bildung von Fangstellen auslösen und die Dispersion beim Bauteilbetrieb erhöhen, welche zu einer vorzeitigen Verminderung des Leistungsverhaltens führt. Ein weithin akzeptiertes Modell der Dispersion ist, dass die bei dem Gate-Anschluss im Fangstellen eingespeisten Elektronen ein erweitertes virtuelles Gate bei den Kanten des Gate-Anschlusses bilden und so die Verarmungszone des Bauteilkanals erweitern. Da das Ansprechverhalten der Verarmungszonen darauf angewiesen ist, dass Elektronen aus den Fangstellen entfernt werden, wird das Bauteil nicht so schnell ansprechen wie die Verarmungszone unter dem Gate-Anschluss. Effektiv resultiert daraus eine reduzierte Leistung des Bauteils bei Hochfrequenzbetrieb.
  • In der Literatur wurde berichtet, dass Bauteildispersion reduziert werden kann, indem man auf das Bauteil eine dielektrische Passivierungsschicht, wie zum Beispiel Siliciumnitrid (SiN), aufbringt, nachdem galvanisch leitende Kontakte und Gate-Kontakte geformt worden sind. Typischerweise können Bauteile ohne die in den Zugangsregionen zwischen den Source- und Gate-Kontakten sowie den Gate- und Drain-Kontakten aufgebrachten Passivierungsschichten einen fast vollständigen Stromzusammenbruch oder 100%ige Dispersion erleiden. Studien haben gezeigt, dass Dispersion durch die Optimierung der Oberflächenaufbereitung vor dem Aufbringen der Passivierungsschicht und durch die Qualität des Aufbringens der Passivierung an sich reduziert werden kann. Andere Studien haben gezeigt, dass durch die Verwendung eines SiN-Startprozesses, bei dem SiN vor dem Herstellungsprozess aufgebracht wird, die Dispersion verglichen mit dem Aufbringen des SiN, nachdem die Gate- und die galvanisch leitenden Kontakte geformt worden sind, reduziert werden kann. Die Verbesserung im Betriebsverhalten wurde dem Schutz den die im SiN-Startprozess aufgebrachte Passierungsschicht während der Bauteilherstellung der Oberfläche bieten zugeschrieben. Darüber hinaus haben andere Studien gezeigt, dass die Verwendung eines SiN-Startprozesses, wobei das SiN in situ, ohne dass die Halbleiterschichten einem Luftumfeld ausgesetzt werden, aufgebracht wird, Dispersion fast vollständig beseitigt. Diese Belege zeigen, dass durch Fangstellen ausgelöste Dispersion sich auf oder nahe der Oberflächen der Zugangsregionen des Bauteils ereignet. Diese Belege zeigen auch, dass Prozessschritte, wie zum Beispiel ohm'sches Tempern, Plasmareinigen, usw., Fangstellen in der ungeschützten Bauteiloberfläche induzieren können.
  • Hohe Gate-Leckströme reduzieren das Leistungsverhalten und können zu einem vorzeitigen Versagen eines FET-Bauteils führen. Wegen ausgedehnter Defekte in einer Sperrschicht des Bauteils oder Fangstellen entlang der Oberfläche des FET-Bauteils leiden Nitrid-basierte FET-Bauteile typischerweise unter einem hohen Gate-Leckstrom.
  • Einige bereits bekannte Nitrid-basierte FET-Bauteile verwenden eine MISFET-Bauformstruktur, wobei eine dünne dielektrische Schicht unter dem Gate-Anschluss verbleibt, um die Gate-Leckstrom Probleme zu reduzieren. Die dielektrische Schicht erhöht die Barriere für den Tunneleffekt und reduziert den Gate-Leckstrom. Außerdem wurde gezeigt, dass der Einsatz einer dünnen dielektrischen SiN-Schicht unter dem Gate-Anschluss die Zuverlässigkeit des Bauteils erhöhen kann und die Stabilität des Gate-Stroms des Bauteils drastisch verbessern kann.
  • WO 02/093650 A1 offenbart einen FET, umfassend einen Source-Anschluss, einen Drain-Anschluss und einen Gate-Anschluss, welche auf einer AlXGa1-XN-Halbleiterschicht, die in einem Ausführungsbeispiel als Sperrschicht (AlxGa1-xN mit x = 0) ausgebildet ist, angeordnet sind. Zwischen den Anschlüssen und einer anderen Halbleiter-schicht ist die Sperrschicht so ausgebildet, dass sie verschiedene Stärken aufweist. Dabei liegt der Gate-Anschluss auf einem Bereich der Sperrschicht, welcher dünner ist, als die Bereiche, auf welchen der Source- und der Drain-Anschluss liegen.
  • US 6 064 082 A offenbart einen FET mit einem Gate-, einem Source- und einem Drain-Anschluss, wobei die Anschlüsse auf einem Schichtaufbau, bestehend aus mehreren Halbleiterschichten, angeordnet sind. Der FET weist zusätzlich eine sich seitlich neben dem Source- und dem Drain-Anschluss befindliche Schutzschicht auf, die lediglich als Schutz vor mechanischer Belastung und physischen Kontakt dient.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • In Übereinstimmung mit der Lehre der vorliegenden Erfindung wird ein Nitrid-basiertes FET-Bauteil offenbart, bei dem das Fangen von Elektronen (eng. electron trapping) und der Gate-Leckstrom reduziert ist. Das Bauteil hat in den Zugangsregionen eine relativ dicke Passivierungsschicht, um die durch Bauteilbearbeitungsschritte verursachten Fangstellen zu reduzieren, sowie eine dünne Passivierungsschicht unter dem Gate-Anschluss, um den Gate-Leckstrom zu reduzieren. Das Bauteil beinhaltet auf ein Substrat aufgebrachte Halbleiterbauteilschichten. Mehrere, drei, Passivierungsschichten werden auf die Halbleiterbauteilschichten aufgebracht, wobei mindestens zwei der Schichten aus einem unterschiedlichen dielektrischen Material bestehen, um einen Ätzstopp zu bilden. Die Passivierungsschichten können vollständig oder teilweise aus den für Source- und Drain-Anschlüsse vorgesehenen Gebieten des Bauteils entfernt werden, so dass die Source- und Drain-Anschlüsse direkt auf den Halbleiterbauteilschichten geformt werden können. Die Passivierungsschichten können in dem für einen Gate-Anschluss vorgesehenen Gebiet des Bauteils unversehrt bleiben oder teilweise entfernt werden. Eine oder mehrere der Passivierungsschichten können entfernt werden, indem man die Grenzflächen zwischen den Schichten als Ätzstopp einsetzt, so dass der Abstand zwischen dem Gate-Anschluss und den Halbleiterbauteilschichten genau überwacht werden kann, wobei der Abstand sehr klein sein kann, so dass das Bauteilbetriebsverhalten nicht schwerwiegend beeinträchtigt wird, aber ausreichend dick ist, um die Gate-Leckströme zu reduzieren.
  • Zusätzliche Eigenschaften der vorliegenden Erfindung werden aus der folgenden Beschreibung und den angefügten Ansprüchen in Verbindung mit den beigefügten Zeichnungen offensichtlich.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Schnittdarstellung eines Halbleiterbauteilprofils mit Passivierungsschichten, entsprechend einer Ausführungsform der vorliegenden Erfindung;
  • 2 ist eine Schnittdarstellung eines FET-Halbleiterbauteils mit Passivierungsschichten zwischen dem Source- und dem Drain-Anschluss, entsprechend einer Ausführungsform der vorliegenden Erfindung;
  • 3 ist eine Schnittdarstellung eines FET-Halbleiterbauteils die eine Passivierungsschicht zeigt die weggeätzt wurde, um einen Gate-Anschluss aufzunehmen, entsprechend einer Ausführungsform der vorliegenden Erfindung;
  • 4 ist eine Schnittdarstellung eines FET-Halbleiterbauteils die zwei Passivierungsschichten zeigt die weggeätzt wurden, um einen Gate-Anschluss aufzunehmen, entsprechend einer anderen Ausführungsform der vorliegenden Erfindung;
  • 5 ist eine Schnittdarstellung eines FET-Halbleiterbauteils die den Source-Anschluss und den Drain-Anschluss zeigt die direkt neben den mehreren Passivierungsschichten positioniert sind, entsprechend einer anderen Ausführungsform der vorliegenden Erfindung;
  • 6 ist eine Schnittdarstellung eines FET-Halbleiterbauteils die eine metallische Schicht zwischen dem Source-Anschluss und den Passivierungsschichten, sowie dem Drain-Anschluss und den Passivierungsschichten zeigt, entsprechend einer anderen Ausführungsform der vorliegenden Erfindung; und
  • 7 ist eine Schnittdarstellung eines FET-Halbleiterbauteils, die zwischen dem Source-Anschluss und der Passivierungsschicht, sowie dem Drain-Anschluss und der Passivierungsschicht aufgebrachtes dielektrisches Material zeigt, entsprechend einer anderen Ausführungsform der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Die folgende Erörterung der Ausführungsformen der Erfindung die sich auf ein FET-Bauteil mit Passsivierungsschichten bezieht, wobei eine der Schichten als Ätzstopp für einen Gate-Anschluss des Bauteils wirkt, ist lediglich beispielhafter Natur und es ist in keiner Weise beabsichtigt, die Erfindung, ihre Anwendung oder Benutzung einzuschränken. Zum Beispiel ist die vorliegende Erfindung für viele unterschiedliche Typen von FET- und anderen Halbleiterbauteilen anwendbar, so wie es von einem Fachmann verstanden wird.
  • 1 ist eine Schnittdarstellung des Materialprofils eines Halbleiterbauteils 10, entsprechend einer Ausführungsform der vorliegenden Erfindung. 1 soll einen Teilherstellungsschritt des Bauteils 10 zeigen, wobei das Bauteil 10 jegliches geeignete Nitrid-basierte Feldeffekttransistor(FET)-Bauteil sein kann, wie zum Beispiel Transistor-Bauteile mit hoher Elektronenbeweglichkeit (HEMT), Metallhalbleiter-Feldeffekttransistor(MESFET)-Bauteile, Metalloxid-Feldeffekttransistor(MOSFET)-Bauteile, Metallisolator-Feldeffekttransistor(MISFET)-Bauteile, Modulations-dotierte Feldeffekttransistor(MODFET)-Bauteile, usw. Das Bauteil 10 enthält ein Substrat 12, bestehend aus jeglichem geeignetem Material für Nitrid-basierte FET-Bauteile, das typischerweise Saphir, SiC, Si, AlN oder GaN ist. Halbleiterbauteilschichten 14 werden auf das Substrat 12 aufgebracht. Die Bauteilschichten 14 sollen Bauteilschichten jeglicher oben erwähnter FET-Bauteil darstellen, und können abhängig von dem speziellen Bauteil eine oder mehrere Pufferschichten, Keimbildungsschichten (eng. nucleation layers), Kanalschichten, Sperrschichten, Deckschichten, usw. sein, die alle einem Fachmann wohlbekannt sind.
  • Entsprechend der Erfindung werden mindestens zwei dielektrische Passivierungsschichten, die aus unterschiedlichen Materialien bestehen, auf die Bauteilschichten 14 aufgebracht. In einer nicht einschränkenden Ausführungsform, dargestellt in 1, umfassen die Passivierungsschichten eine auf die Bauteilschichten 14 aufgebrachte erste Passivierungsschicht 16, eine auf die erste Passivierungsschicht 16 aufgebrachte zweite Passivierungsschicht 18 und eine auf die zweite Passivierungsschicht 18 aufgebrachte dritte Passivierungsschicht 20. Die Passivierungsschichten 16, 18 und 20 sind als Schutzschichten vorgesehen, welche die Halbleiterbauteilschichten 14 vor einer Exponierung gegenüber Oberflächenbeschädigung während dem Bauteilherstellungsprozess schützen, welche Plasmaätzen, chemisches Reinigen, Hochtemperaturtempern, usw. beinhalten können, so dass ein Schaden der Bauteilschichten 14 der das Betriebsverhalten des Bauteils beeinträchtigen kann nicht entsteht. Entsprechend der Erfindung kann jegliches geeignete Verfahren verwendet werden, um die Schichten 14, 16, 18 und 20 auf das Substrat 12 aufzubringen, wie zum Beispiel Molekularstrahl-Epitaxieverfahren (MBE), chemische Gasphasenabscheidungsverfahren (CVD), physikalische Gasphasenabscheidungsverfahren (PVD), Atomlagenabscheidungsverfahren (ALD), oder irgendein für Nitrid-basierte FET-Bauteile geeignetes Abscheidungsverfahren.
  • Ebenso können, entsprechend der Erfindung, alle Schichten 14, 16, 18 und 20 in einem zusammenhängenden Prozess auf das Substrat 12 aufgebracht werden, so dass die Halbleiterbauteilschichten 14 nicht Luft oder irgendeinem anderen schädigenden Herstellungsprozess ausgesetzt werden. In einer alternativen Ausführung werden die Schichten 16, 18 und 20 auf das Substrat 12 aufgebracht, nachdem die Bauteilschichten 14 Luft ausgesetzt worden sind. Bei beiden Prozessen werden die dielektrischen Schichten 14, 16, 18 und 20 aufgebracht, bevor die Anschlüsse für Source, Drain oder Gate geformt werden.
  • In einer nicht einschränkenden Ausführungsform ist die erste Passivierungsschicht 16 eine dünne dielektrische Schicht, wie zum Beispiel Siliciumnitrid (SiN). Typischerweise liegt die Dicke der ersten Passivierungsschicht 16 in einem Bereich zwischen 0,5–15 nm, allerdings kann die Schicht 16 in bestimmten Ausführungsformen dicker sein, wie zum Beispiel 0,5–30 nm. Die zweite Passivierungsschicht 18 ist auch eine dünne dielektrische Schicht, aber sie besteht aus einem anderen dielektrischen Material, wie zum Beispiel Aluminiumnitrid (AlN), als die erste Passivierungsschicht 16. Die Dicke der Schicht 18 liegt typischerweise in einem Bereich zwischen 1–25 nm. Wie im Folgenden detaillierter erörtert, wirkt die Grenzfläche zwischen der ersten Passivierungsschicht 16 und der zweiten Passivierungsschicht 18 als Ätzstopp, wobei ein geeignetes Nass- oder Trockenätzmittel verwendet wird, welches das Material der zweiten Passivierungsschicht 18 auflöst, nicht aber das Material der ersten Passivierungsschicht 16, so dass der Abstand zwischen den Halbleiterbauteilschichten 14 und einem Gate-Anschluss genau überwacht werden kann.
  • Die dritte Passivierungsschicht 20 ist eine relativ dicke Schicht, typischerweise im Bereich von 1–100 nm, und kann aus demselben oder einem anderen dielektrischen Material wie die zweite Passivierungsschicht 18 bestehen, abhängig davon ob die Grenzfläche zwischen der zweiten Passivierungsschicht 18 und der dritten Passivierungsschicht 20 benötigt wird, um als Ätzstopp zur Kontrolle des Abstands des Gate-Anschlusses zu wirken. Die dritte Passivierungsschicht 20 wird relativ dick angefertigt, so dass der Abstand zwischen dem oberen Ende der dritten Passivierungsschicht 20 und dem oberen Ende der Bauteilstrukturschicht 14 groß genug ist, so dass Prozessschritte nicht die Bauteilschichten 14 beschädigen und Fangstellen erzeugen, nachdem die Passivierungsschichten 16, 18 und 20 aufgebracht worden sind.
  • 2 ist eine Schnittdarstellung eines Halbleiterbauteils 10 mit einem Source-Anschluss 24 und einem Drain-Anschluss 26. Die Passivierungsschichten 16, 18 und 20 wurden mit einem geeigneten Ätzmittel geätzt, welches Teile der Passivierungsschichten 16, 18 und 20 entfernt, um Kontaktlöcher anzulegen, wobei der Source-Anschluss 24 und der Drain-Anschluss 26 direkt auf die Halbleiterbauteilschichten 14 aufgebracht werden können. Die auf diese Art und Weise aufgebrachten Kontakte für den Source-Anschluss 24 und den Drain-Anschluss 26 erfordern Hochtemperaturtempern und andere Herstellungsschritte, welche die Bauteilschichten 14 beschädigen können und möglicherweise die Bildung von Fangstellen verursachen. Allerdings ist der aktive Teil der Bauteilschichten 14 zwischen dem Source- und Drain-Anschluss 24 und 26 durch die Passivierungsschichten 16, 18 und 20 geschützt. In einer alternativen Ausführungsform verbleibt ein Teil der Passivierungsschichten 16, 18 und 20 zwischen dem Source-Anschluss 24 sowie dem Drain-Anschluss 26 und den Bauteilschichten 14.
  • Diese Ausführungsform zeigt einen Raum zwischen dem Source-Anschluss 24 sowie dem Drain-Anschluss 26 und den Passivierungsschichten 16, 18 und 20. Dies kann gemacht werden, um Wechselwirkungen zwischen dem Kontaktmetall und den Passivierungsschichten 16, 18 und 20 während den für die Bildung der Kontakte erforderlichen Hochtemperaturprozessen zu verhindern.
  • In einer anderen Ausführungsform kann ein Passivierungsmaterial für die Schichten 16, 18 und 20 verwendet werden das nicht mit dem Source- und Drain-Kontaktmetall während den Kontaktherstellungsprozess wechselwirkt, um den Raum zwischen den Anschlüssen 24 und 26 und den Passivierungsschichten zu beseitigen. Diese Ausführungsform wird in 5 für ein FET-Bauteil 40 gezeigt, wobei der Source-Anschluss 24 und der Drain-Anschluss 26 direkt neben die Passivierungsschichten 16, 18 und 20 positioniert sind.
  • In einer anderen Ausführungsform kann Metall in die Aussparung zwischen dem Source-Anschluss 24 und den Passivierungsschichten 16, 18 und 20, sowie dem Drain-Anschluss 26 und den Passivierungsschichten 16, 18 und 20 aufgebracht werden, nachdem die Hochtemperaturkontakte für die Anschlüsse 24 und 26 angelegt worden sind. Diese Ausführungsform wird in 6 für ein FET-Bauteil 42 gezeigt, wobei eine Metallschicht 28 zwischen dem Source-Anschluss 24 und den Passivierungsschichten 16, 18 und 20 aufgebracht wird, sowie eine Metallschicht 30 zwischen dem Drain-Anschluss 26 und den Passivierungsschichten 16, 18 und 20 aufgebracht wird.
  • In einer anderen Ausführungsform kann ein dielektrisches Material in die Aussparung zwischen dem Source-Anschluss 24 und den Passivierungsschichten 16, 18 und 20, sowie dem Drain-Anschluss 26 und den Passivierungsschichten 16, 18 und 20 aufgebracht werden, nachdem die Hochtemperaturkontakte für die Anschlüsse 24 und 26 angelegt worden sind. Diese Ausführungsform wird in 7 für ein FET-Bauteil 44 gezeigt, wobei eine dielektrische Schicht 46 zwischen dem Source-Anschluss 24 und den Passivierungsschichten 16, 18 und 20 aufgebracht wird und eine dielektrische Schicht 48 zwischen dem Drain-Anschluss 26 und den Passivierungsschichten 16, 18 und 20 aufgebracht wird.
  • Es ist wünschenswert, dass der Abstand zwischen dem Gate-Anschluss und den Halbleiterbauschichten 14 so klein wie möglich ist, um das Bauteilbetriebsverhalten zu verbessern. Allerdings ist es nicht wünschenswert, den Gate-Anschluss direkt auf den Bauteilschichten 14 vorzusehen, da dies zu hohen Gate-Leckströmen führen kann. Daher ist es wünschenswert, eine dünne dielektrische Schicht zwischen dem Gate-Anschluss und den Bauteilschichten 14 vorzusehen.
  • 3 zeigt eine Ausführungsform der vorliegenden Erfindung, wobei eine geeignete Maske verwendet worden ist, um ein Kontaktloch durch die dritte Passivierungsschicht 20 zu ätzen, um eine Aussparung für einen Gate-Anschluss 38 anzulegen. In dieser Ausführungsform sind die Materialien der Passivierungsschicht 20 und der Passivierungsschicht 18 unterschiedlich, so dass die Grenzfläche zwischen den Schichten 18 und 20 einen Ätzstopp bildet, so dass der Abstand zwischen der unteren Fläche des Gate-Anschlusses 38 und der oberen Fläche der Bauteilschicht 14 genau überwacht werden kann. In dieser Ausführungsform bestehen die Passivierungsschichten 16 und 18 aus unterschiedlichen Materialien, dies ist aber nicht notwendig, es kann auch eine einzige aus demselben Material, jedoch nicht identisch zu dem der Passivierungsschicht 20, bestehende dickere Schicht sein. Die Ätzzeit die benötigt wird, um ein Kontaktloch in die Passivierungsschicht 20 zu ätzen, muss nicht genau überwacht werden, da das Ätzmittel welches zum Ätzen des Materials der Passivierungsschicht 20 verwendet wird aufhört zu ätzen, sobald es das Material der Passivierungsschicht 18 erreicht. Mit anderen Worten, anstelle sich auf die Zeit zu verlassen, um eine Ätzung für diese Typen von Bauteilen zu beenden, so wie es im Stand der Technik gemacht wird, beendet die vorliegende Erfindung das Ätzen durch die Verwendung eines Ätzmittels, das nur das zu entfernende Material ätzt, und nicht das Material der darunterliegenden Schicht.
  • Wie bereits besprochen, wird die Gate-Aussparung für den Gate-Anschluss 38 durch einen nur leicht abtragenden Ätzprozess geformt, der ausreichend selektiv ist, um an einer spezifischen Materialgrenzschicht innerhalb der mehreren dielektrischen Schichten zu enden. Alternativ kann die Gate-Aussparung durch mehr als einen Ätzprozess geformt werden, die ausreichend selektiv sind, um unterschiedliche der mehreren dielektrischen Schichten 16, 18 und 20 zu entfernen.
  • Auf diese Weise bietet die vorliegende Erfindung drei Vorteile, nämlich eine dicke Schutzschicht über den Zugangsregionen zwischen dem Source-Anschluss 24 und dem Gate-Anschluss, sowie dem Drain-Anschluss 26 und dem Gate-Anschluss 38, welche die Dispersion reduziert und die Zuverlässigkeit erhöht. Ferner ist eine dünne dielektrische Schicht unter dem Gate-Anschluss 38 vorgesehen, um die Gate-Leckströme zu reduzieren und die Zuverlässigkeit zu erhöhen.
  • 4 ist eine Schnittdarstellung des Bauteils 36, entsprechend einer anderen Ausführungsform der vorliegenden Erfindung, wobei ein Kontaktloch durch die Passivierungsschichten 18 und 20 für den Gate-Anschluss 38 geformt wird, und wobei der Abstand zwischen dem Gate-Anschluss 38 und dem oberen Ende der Bauteilschichten 14 durch die Dicke der Passivierungsschicht 16 bestimmt wird. Die Passivierungsschicht 16 kann ziemlich dünn sein, zum Beispiel 1 nm, so dass der Gate-Anschluss 38 sehr nah bei den Bauteilschichten 14 ist. In dieser Ausführungsform ist das Material der zweiten Passivierungsschicht 18 und der ersten Passivierungsschicht 16 unterschiedlich, so dass dort die Grenzfläche in der besprochenen Weise als Ätzstopp wirkt. Die Passivierungsschichten 18 und 20 können aus demselben oder einem unterschiedlichen Material bestehen, wobei wenn die Passivierungsschichten 18 und 20 aus demselben Material bestehen eine einzelne Schicht verwendet werden kann, um die zwei Passivierungsschichten 18 und 20 zu bilden. Die Passivierungsschichten 16 und 20 können aus demselben Material bestehen, die Passivierungsschicht 18 wäre dann aus einem anderen Material. In dieser Ausführungsform können zwei selektive Ätzmittel verwendet werden, um die Gate-Aussparung zu bilden. Das erste würde an den Grenzflächen zwischen den Schichten 20 und 18 anhalten, Das zweite selektive Ätzmittel würde ausgewählt werden, um an der Grenzfläche zwischen den Schichten 16 und 18 anzuhalten.
  • Der Bauteilherstellungsprozess kann ein Aufbringen einer allumfassenden Passivierungsschicht beinhalten, welche das Bauteil schützt, nachdem die Anschlüsse 24, 26 und 38 geformt worden sind. Das in 7 gezeigte FET-Bauteil 44 zeigt eine derartige allumfassende Passivierungsschicht 32 in Kombination mit den Passivierungsschichten 46 und 48, welche das gesamte Bauteil 44 schützen.

Claims (36)

  1. Feldeffekttransistor-Bauteil (10) mit: – einem Substrat (12); – mehreren auf das Substrat (12) aufgebrachten Halbleiterbauteilschichten (14); – mehreren auf die Halbleiterbauteilschichten (14) aufgebrachten dielektrischen Passivierungsschichten (16, 18, 20); – einem auf den Halbleiterbauteilschichten (14) aufgebrachten Source-Anschluss (24); – einem auf den Halbleiterbauteilschichten (14) aufgebrachten Drain-Anschluss (26); – einem auf wenigstens einer der Passivierungsschichten (16, 18, 20) aufgebrachten Gate-Anschluss (38), wobei mindestens zwei der Passivierungsschichten aus unterschiedlichem dielektrischem Material bestehen und wobei die Dicke der Passivierungsschichten zwischen dem Source-Anschluss (24) und dem Gate-Anschluss (38), sowie dem Drain-Anschluss (26) und dem Gate-Anschluss (38) größer ist, als die Dicke der einen oder mehreren Passivierungsschichten zwischen dem Gate-Anschluss (38) und den Halbleiterbauteilschichten (14), so dass sich an den Seiten des Gate-Anschlusses (38) Passivierungsschichten befinden, – wobei mehrere Passivierungsschichten drei Passivierungsschichten (16, 18, 20) umfassen, und wobei die Dicke der Kombination der zwei am nächsten bei den Bauteilschichten (14) befindlichen Passivierungsschichten (16, 18) geringer ist, als die Dicke einer oberen Passivierungsschicht (20) über den zwei Passivierungsschichten (16, 18).
  2. Bauteil nach Anspruch 1, wobei der Gate-Anschluss (38) nur auf einer Passivierungsschicht (16) aufgebracht wird, welche den Bauteilschichten (14) am nächsten ist.
  3. Bauteil nach Anspruch 1, wobei der Gate-Anschluss (38) auf beide der zwei Passivierungsschichten (16, 18) aufgebracht wird, welche den Bauteilschichten (14) am nächsten sind.
  4. Bauteil nach Anspruch 1, wobei die Dicke der einen oder mehreren Passivierungsschichten zwischen dem Gate-Anschluss (38) und den Bauteilschichten (14) im Bereich zwischen 0,5–15 nm liegt.
  5. Bauteil nach Anspruch 1, wobei mindestens eine der Passivierungsschichten Silizium-Nitrid und mindestens eine der Passivierungsschichten Aluminium-Nitrid ist.
  6. Bauteil nach Anspruch 1, wobei das Bauteil ein Nitrid-basiertes Bauteil ist.
  7. Bauteil nach Anspruch 6, wobei das Substrat (12) aus einer Gruppe bestehend aus Saphir-, SiC-, Si-, AlN- und GaN-Substraten ausgewählt ist.
  8. Bauteil nach Anspruch 1, wobei das Bauteil aus einer Gruppe bestehend aus HEMT-Bauteilen, MESFET-Bauteilen, MOSFET-Bauteilen, MISFET-Bauteilen und MODFET-Bauteilen ausgewählt ist.
  9. Bauteil nach Anspruch 1, wobei die Halbleiterbauteilschichten (14) und die Passivierungsschichten (16, 18, 20) in einem Verfahren, ausgewählt aus der Gruppe, bestehend aus Molekularstrahlepitaxieverfahren, chemische Gasphasenabscheidungsverfahren, physikalische Gasphasenabscheidungsverfahren und Atomlagenabscheidungsverfahren, auf dem Substrat (12) aufgebracht sind.
  10. Bauteil nach Anspruch 1, wobei die Halbleiterbauteilschichten (14) und die Passivierungsschichten (16, 18, 20) mit demselben Verfahren aufgebracht sind.
  11. Bauteil nach Anspruch 1, wobei die Passivierungsschichten (16, 18, 20) aufgebracht sind, bevor die Halbleiterbauteilschichten (14) Luft ausgesetzt werden.
  12. Bauteil nach Anspruch 1, wobei die Halbleiterbauteilschichten (14) und die Passivierungsschichten (16, 18, 20) mit unterschiedlichen Verfahren aufgebracht sind.
  13. Bauteil nach Anspruch 1, wobei der Source-Anschluss (24) und der Drain-Anschluss (26) direkt auf die Halbleiterbauteilschichten (14) aufgebracht sind.
  14. Bauteil (10) nach Anspruch 1 mit – einem nur auf die den Halbleiterbauteilschichten nächstliegende Passivierungsschicht aufgebrachten Gate-Anschluss (38), so dass die mittlere und obere Passivierungsschicht sich an den Seiten des Gate-Anschlusses (38) befinden.
  15. Bauteil nach Anspruch 14, wobei die Dicke der Passivierungsschicht (16) zwischen dem Gate-Anschluss (38) und den Bauteilschichten (14) im Bereich zwischen 0,5–15 nm liegt.
  16. Bauteil (10) nach Anspruch 1 mit: – einem auf zwei den Halbleiterbauteilschichten (14) nächstliegenden Passivierungsschichten (16, 18) aufgebrachten Gate-Anschluss (38), so dass sich die obere Passivierungsschicht (20) an den Seiten des Gate-Anschlusses befindet.
  17. Bauteil nach Anspruch 16, wobei die Dicke der zwei Passivierungsschichten (16, 18) zwischen dem Gate-Anschluss (38) und den Bauteilschichten (14) im Bereich zwischen 0,5–15 nm liegt.
  18. Bauteil nach Anspruch 14 oder 16, wobei mindestens eine der Passivierungsschichten Silizium-Nitrid und mindestens eine der Passivierungsschichten Aluminium-Nitrid ist.
  19. Bauteil nach Anspruch 14 oder 16, wobei der Source-Anschluss (24) und der Drain-Anschluss (26) direkt auf die Halbleiterbauteilschichten (14) aufgebracht sind.
  20. Verfahren zur Herstellung eines Feldeffekttransistor-Bauteils, wobei das Verfahren beinhaltet: – Bereitstellen eines Substrates (12); – Aufbringen mehrerer Halbleiterbauteilschichten (14) auf das Substrat (12); – Aufbringen mehrerer dielektrischen Passivierungsschichten (16, 18, 20) auf die Halbleiterschichten (14), wobei mindestens zwei der Passivierungsschichten aus unterschiedlichem dielektrischem Material bestehen; – Aufbringen eines Source-Anschlusses (24) auf den Halbleiterbauteilschichten (14); – Aufbringen eines Drain-Anschlusses (26) auf den Halbleiterbauteilschichten (14); – Ätzen durch mindestens eine der Passivierungsschichten, um eine Gate-Anschluss-Aussparung bereitzustellen; und – Aufbringen eines Gate-Anschlusses (38) in der Gate-Anschluss-Aussparung, so dass mindestens eine der Passivierungsschichten zwischen dem Gate-Anschluss (38) und den Halbleiterbauteilschichten (14) verbleibt und so, dass die Dicke der Passivierungsschichten zwischen dem Source-Anschluss (24) und dem Gate-Anschluss (38), sowie dem Drain-Anschluss (26) und dem Gate-Anschluss (38) größer ist als die Dicke der einen oder mehreren Passivierungsschichten zwischen dem Gate-Anschluss (38) und den Halbleiterbauteilschichten (14), so dass Passivierungsschichten (18, 20) an den Seiten des Gate-Anschlusses bereitgestellt werden und – wobei das Aufbringen mehrerer dielektrischer Passivierungsschichten (16, 18, 20) beinhaltet: Aufbringen mehrerer dielektrischer Passivierungsschichten (16, 18, 20), bevor oder nachdem die Halbleiterbauteilschichten (14) Luft ausgesetzt werden und bevor oder nachdem der Source-Anschluss (24), der Drain-Anschluss (26) und der Gate-Anschluss (38) aufgebracht werden/worden sind.
  21. Verfahren nach Anspruch 20, wobei das Aufbringen des Source-Anschlusses (24) und des Drain-Anschlusses (26) beinhaltet: Formen gemusterter Ausnehmungen in die mehreren dielektrischen Passivierungsschichten, Aufbringen des Source-Anschlusses (24) und des Drain-Anschusses (26) in die gemusterten Ausnehmungen, so dass ein Raum zwischen einer Kante des Source-Anschlusses (24) und der mehreren dielektrischen Passivierungsschichten (16, 18, 20), sowie einer Kante des Drain-Anschlusses (26) und den mehreren dielelektrischen Passivierungsschichten (16, 18, 20) verbleibt.
  22. Verfahren nach Anspruch 21, weiter beinhaltend: Füllen des Raums zwischen der Kante des Source-Anschlusses (24) und den mehreren dielektrischen Passivierungsschichten (16, 18, 20), sowie der Kante des Drain-Anschlusses (26) und den mehreren dielektrischen Passivierungsschichten (16, 18, 20) mit einer Passivierungsschicht, nach einem Anschluss-Temperprozess.
  23. Verfahren nach Anspruch 21, weiter beinhaltend: Füllen des Raums zwischen der Kante des Source-Anschlusses (24) und der mehreren dielektrischen Passivierungsschichten (16, 18, 20), sowie der Kante des Drain-Anschlusses (26) und den mehreren dielektrischen Passivierungsschichten mit einem Metall, nach einem Anschluss-Temperprozess.
  24. Verfahren nach Anspruch 20, wobei das Aufbringen des Source-Anschlusses (24) und des Drain-Anschlusses (26) beinhaltet: Formen gemusterter Ausnehmungen in die mehreren dielektrischen Passivierungsschichten, Aufbringen des Source-Anschlusses (24) und des Drain-Anschusses (26) in die gemusterten Ausnehmungen, so dass kein Raum zwischen einer Kante des Source-Anschlusses (24) und den mehreren dielektrischen Passivierungsschichten (16, 18, 20), sowie einer Kante des Drain-Anschlusses (26) und den mehreren dielektrischen Passivierungsschichten (16, 18, 20) verbleibt.
  25. Verfahren nach Anspruch 20, wobei das Formen der Gate-Aussparung beinhaltet: Formen der Gate-Aussparung durch einen nur leicht abragender Ätz-Prozess der ausreichend selektiv ist, um an einer spezifischen Materialgrenzfläche innerhalb der mehreren dielektrischen Passivierungsschichten zu enden.
  26. Verfahren nach Anspruch 20, wobei das Formen der Gate-Aussparung beinhaltet: Formen der Gate-Aussparung durch mehr als einen Ätz-Prozess welche ausreichend selektiv sind, um mehrere Schichten der mehreren dielektrischen Passivierungsschichten zu entfernen.
  27. Verfahren nach Anspruch 20, wobei das Aufbringen eines Source-Anschlusses (24) auf den Halbleiterbauteilschichten (14), sowie das Aufbringen eines Drain-Anschlusses (26) auf den Halbleiterbauteilschichten (14) beinhaltet: direktes Aufbringen des Source-Anschlusses (24) und des Drain-Anschlusses (26) auf den Halbleiterbauteilschichten (14).
  28. Verfahren nach Anspruch 21, wobei das Aufbringen mehrerer dielektrischer Passivierungsschichten beinhaltet: Aufbringen mindestens einer Silizium-Nitrid Passivierungsschicht und Aufbringen mindestens einer Aluminium-Nitrid Passivierungsschicht.
  29. Verfahren nach Anspruch 20, wobei das Bauteil ein Nitrid-basiertes Bauteil ist.
  30. Verfahren nach Anspruch 20, wobei das Bereitstellen eines Substrates (12), beinhaltet: Bereitstellen eines Substrates (12) aus einer Gruppe bestehend aus Saphir-, SiC-, Si-, AlN- und GaN-Substraten.
  31. Verfahren nach Anspruch 20, wobei das Bauteil aus einer Gruppe bestehend aus HEMT-Bauteilen, MESFET-Bauteilen, MOSFET-Bauteilen, MISFET-Bauteilen und MODFET-Bauteilen ausgewählt ist.
  32. Verfahren nach Anspruch 20, wobei das Aufbringen mehrerer dielektrischer Passivierungsschichten beinhaltet: Aufbringen von drei Passivierungsschichten (16, 18, 20), wobei die Dicke der Kombination der zwei den Bauteilschichten (14) nächstliegenden Passivierungsschichten dünner ist, als eine obere Passivierungsschicht auf den zwei Passivierungsschichten.
  33. Verfahren nach Anspruch 32, wobei das Aufbringen eines Gate-Anschlusses (38) beinhaltet: Aufbringen eines Gate-Anschlusses (38) nur auf die den Bauteilschichten (14) nächstliegende Passivierungsschicht (16).
  34. Verfahren nach Anspruch 32, wobei das Aufbringen eines Gate-Anschlusses (38) beinhaltet: Aufbringen eines Gate-Anschlusses (38) auf den zwei, den Bauteilschichten (14) nächstliegenden Passivierungsschichten (16, 18).
  35. Verfahren nach Anspruch 20, wobei das Ätzen durch mindestens eine der Passivierungsschichten beinhaltet: Ätzen durch mindestens eine der Passivierungsschichten, so dass die Dicke der einen oder mehreren Passivierungsschichten zwischen dem Gate-Anschluss (38) und den Bauteilschichten (14) im Bereich zwischen 0,5–15 nm liegt.
  36. Verfahren nach Anspruch 20, wobei das Aufbringen der Halbleiterbauteilschichten (14) und der Passivierungsschichten beinhaltet Benutzung eines Prozesses ausgewählt aus der Gruppe bestehend aus Molekularstrahlepitaxieverfahren, chemische Gasphasenabscheidungsverfahren, physikalische Gasphasenabscheidungsverfahren und Atomlagenabscheidungverfahren.
DE102008060704A 2007-12-07 2008-12-05 Feldeffekttransistor-Bauteil sowie Verfahren zu seiner Herstellung mit einem zusammengesetzten Passivierungsprozess Active DE102008060704B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/952,527 US8431962B2 (en) 2007-12-07 2007-12-07 Composite passivation process for nitride FET
US11/952527 2007-12-07
US11/952,527 2007-12-07

Publications (2)

Publication Number Publication Date
DE102008060704A1 DE102008060704A1 (de) 2009-07-09
DE102008060704B4 true DE102008060704B4 (de) 2012-08-16

Family

ID=40719546

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102008060704A Active DE102008060704B4 (de) 2007-12-07 2008-12-05 Feldeffekttransistor-Bauteil sowie Verfahren zu seiner Herstellung mit einem zusammengesetzten Passivierungsprozess

Country Status (3)

Country Link
US (1) US8431962B2 (de)
JP (1) JP5579980B2 (de)
DE (1) DE102008060704B4 (de)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8390000B2 (en) 2009-08-28 2013-03-05 Transphorm Inc. Semiconductor devices with field plates
JPWO2012026396A1 (ja) * 2010-08-25 2013-10-28 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、半導体素子用エピタキシャル基板の作製方法、および半導体素子の作製方法
US9070758B2 (en) * 2011-06-20 2015-06-30 Imec CMOS compatible method for manufacturing a HEMT device and the HEMT device thereof
US8946771B2 (en) * 2011-11-09 2015-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Gallium nitride semiconductor devices and method making thereof
US20130146943A1 (en) * 2011-12-12 2013-06-13 John P. EDWARDS In situ grown gate dielectric and field plate dielectric
US9570600B2 (en) 2012-11-16 2017-02-14 Massachusetts Institute Of Technology Semiconductor structure and recess formation etch technique
US9093285B2 (en) * 2013-03-22 2015-07-28 United Microelectronics Corp. Semiconductor structure and process thereof
CN107230700A (zh) * 2016-03-25 2017-10-03 北京大学 氮化镓晶体管和氮化镓晶体管的制造方法
US9960266B2 (en) 2016-05-17 2018-05-01 The United States Of America, As Represented By The Secretary Of The Navy Damage-free plasma-enhanced CVD passivation of AlGaN/GaN high electron mobility transistors
US11508821B2 (en) 2017-05-12 2022-11-22 Analog Devices, Inc. Gallium nitride device for high frequency and high power applications
EP3818568A4 (de) 2018-07-06 2022-08-03 Analog Devices, Inc. Verbundvorrichtung mit rückseitenfeldplatte
CN111755510B (zh) * 2019-03-26 2024-04-12 苏州捷芯威半导体有限公司 一种半导体器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6064082A (en) * 1997-05-30 2000-05-16 Sony Corporation Heterojunction field effect transistor
WO2002093650A1 (en) * 2001-05-11 2002-11-21 Cree, Inc. Group-iii nitride based high electron mobility transistor (hemt) with barrier/spacer layer

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06177157A (ja) * 1992-12-01 1994-06-24 Rohm Co Ltd 化合物半導体装置およびその製造方法
JPH10223901A (ja) * 1996-12-04 1998-08-21 Sony Corp 電界効果型トランジスタおよびその製造方法
US6972436B2 (en) * 1998-08-28 2005-12-06 Cree, Inc. High voltage, high temperature capacitor and interconnection structures
CN1557024B (zh) * 2001-07-24 2010-04-07 美商克立股份有限公司 绝缘栅铝镓氮化物/氮化钾高电子迁移率晶体管(hemt)
US6657267B1 (en) * 2002-06-06 2003-12-02 Advanced Micro Devices, Inc. Semiconductor device and fabrication technique using a high-K liner for spacer etch stop
US7045404B2 (en) * 2004-01-16 2006-05-16 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
JP2005268507A (ja) * 2004-03-18 2005-09-29 Furukawa Electric Co Ltd:The 電界効果トランジスタ及びその製造方法
JP4845872B2 (ja) * 2005-01-25 2011-12-28 富士通株式会社 Ｍｉｓ構造を有する半導体装置及びその製造方法
US20070018199A1 (en) * 2005-07-20 2007-01-25 Cree, Inc. Nitride-based transistors and fabrication methods with an etch stop layer
US7548112B2 (en) 2005-07-21 2009-06-16 Cree, Inc. Switch mode power amplifier using MIS-HEMT with field plate extension
US8183595B2 (en) * 2005-07-29 2012-05-22 International Rectifier Corporation Normally off III-nitride semiconductor device having a programmable gate
JP4945979B2 (ja) * 2005-09-16 2012-06-06 富士通株式会社 窒化物半導体電界効果トランジスタ
US7709269B2 (en) * 2006-01-17 2010-05-04 Cree, Inc. Methods of fabricating transistors including dielectrically-supported gate electrodes
US8193591B2 (en) 2006-04-13 2012-06-05 Freescale Semiconductor, Inc. Transistor and method with dual layer passivation
US7800132B2 (en) * 2007-10-25 2010-09-21 Northrop Grumman Systems Corporation High electron mobility transistor semiconductor device having field mitigating plate and fabrication method thereof
US7632726B2 (en) * 2007-12-07 2009-12-15 Northrop Grumman Space & Mission Systems Corp. Method for fabricating a nitride FET including passivation layers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6064082A (en) * 1997-05-30 2000-05-16 Sony Corporation Heterojunction field effect transistor
WO2002093650A1 (en) * 2001-05-11 2002-11-21 Cree, Inc. Group-iii nitride based high electron mobility transistor (hemt) with barrier/spacer layer

Also Published As

Publication number Publication date
DE102008060704A1 (de) 2009-07-09
JP2009224760A (ja) 2009-10-01
US20090146224A1 (en) 2009-06-11
US8431962B2 (en) 2013-04-30
JP5579980B2 (ja) 2014-08-27

Similar Documents

Publication Publication Date Title
DE102008060704B4 (de) Feldeffekttransistor-Bauteil sowie Verfahren zu seiner Herstellung mit einem zusammengesetzten Passivierungsprozess
DE102008052595B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements als High-Electron-Mobility-Transistorhalbleiterbauelement (HEMT) mit feldabschwächender Platte und Halbleiterbauelement
DE112014003481B4 (de) GaN-TRANSISTOREN MIT POLYSILIZIUMSCHICHTEN ZUR BILDUNG VON ZUSÄTZLICHEN KOMPONENTEN UND VERFAHREN ZU DEREN HERSTELLUNG
DE102015114707B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE112005001179B4 (de) Verbesserte dielektrische Passivierung für Halbleiterbauelemente und Verfahren
DE102013105713B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE112010001555T5 (de) GaN-HEMT vom Anreicherungstyp und Verfahren zu seiner Herstellung
DE102016100060A1 (de) Transistor mit hoher elektronenmobilität und verfahren zu seiner herstellung
DE112016005805T5 (de) Variable gate-längen für vertikale transistoren
DE112012000612T5 (de) lonenimplantierte und selbstjustierende Gate-Struktur für GaN-Transistoren
DE112006002487B4 (de) Herstellung von Gruppe-III-Nitrid-Halbleiter-Bauteilen
DE112014003479T5 (de) GaN-Komponente mit verringerter Ausgangskapazität und Verfahren zur Herstellung derselben
DE3885255T2 (de) Verfahren zum Herstellen eines Galliumarsenid-Feldeffekt-Transistors.
DE102009039516A1 (de) Feldeffekttransistor und Verfahren zu dessen Herstellung
DE102013202972B4 (de) Anreicherungsbetrieb einer GaN-HEMT-Vorrichtung mit einem GATE-Abstandshalter sowie Verfahren zu deren Herstellung
DE102021115509A1 (de) Galliumnitrid-basierte vorrichtung mit stufenartiger feldplatte und verfahren zu deren herstellung
DE102015212048A1 (de) Transistor mit hoher Elektronenbeweglichkeit
WO2018104136A1 (de) Verfahren zur herstellung eines transistors
DE112014003175B4 (de) Verfahren zur Herstellung einer selbstausrichtenden Isolation in Galliumnitrid-Komponenten und integrierten Schaltungen
DE68919574T2 (de) MESFET-Anordnung aus Verbindungshalbleiter.
DE102016118386A1 (de) Wasser- und Ionenbarriere für III-V-Halbleiterbauelemente
DE102016217862B4 (de) Halbleiteranordnung und Verfahren zum Herstellen einer Halbleiteranordnung
EP3529836A1 (de) Gate-struktur und verfahren zu dessen herstellung
DE102013206664A1 (de) Verbessertes Transistorleistungsvermögen durch Ausbildung eines zusätzlichen Reinigungsprozesses in einer Verspannungsschicht-Vorgehensweise
DE102009010891A1 (de) Verfahren zur Herstellung eines Kontakts mit einem Halbleitermaterial aus Siliziumkarbid und Halbleiterbauelement mit einem solchen Kontakt

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8125 Change of the main classification

Ipc: H01L 21/335 AFI20090227BHDE

R081 Change of applicant/patentee

Owner name: NORTHROP GRUMMAN SYSTEMS CORPORATION (N.D.GES., US

Free format text: FORMER OWNER: NORTHROP GRUMMAN SPACE & MISSION SYSTEMS CORPORATION, LOS ANGELES, CALIF., US

Effective date: 20110428

R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final

Effective date: 20121117

R082 Change of representative

Representative=s name: WUESTHOFF & WUESTHOFF PATENT- UND RECHTSANWAEL, DE

R081 Change of applicant/patentee

Owner name: NORTHROP GRUMMAN SYSTEMS CORPORATION (N.D.GES., US

Free format text: FORMER OWNER: NORTHROP GRUMMAN SYSTEMS CORP. (N.D.GES.D. STAATES DELAWARE), LOS ANGELES, CALIF., US

Effective date: 20131125

Owner name: NORTHROP GRUMMAN SYSTEMS CORPORATION (N.D.GES., US

Free format text: FORMER OWNER: NORTHROP GRUMMAN SYSTEMS CORP. (N.D.GES.D. STAATES DELAWARE), LOS ANGELES, US

Effective date: 20131125

R082 Change of representative

Representative=s name: WUESTHOFF & WUESTHOFF, PATENTANWAELTE PARTG MB, DE

Effective date: 20131125

Representative=s name: WUESTHOFF & WUESTHOFF PATENT- UND RECHTSANWAEL, DE

Effective date: 20131125