DE102016217862B4 - Halbleiteranordnung und Verfahren zum Herstellen einer Halbleiteranordnung - Google Patents

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Abstract

Halbleiteranordnung, aufweisend:- ein Substrat (1);- eine Nitrid-Halbleiterschicht (3, 4) an dem Substrat (1);- eine Source-Elektrode (5), eine Drain-Elektrode (6) und eine Gate-Elektrode (7) an der Nitrid-Halbleiterschicht (3, 4); und- eine SiN-Oberflächenschutzschicht (8), welche die Nitrid-Halbleiterschicht (3, 4) abdeckt, wobei:- die SiN-Oberflächenschutzschicht (8) Si und N aufweist, welche eine Si-N-Verbindung bilden, und weiteres Si und N aufweist, welche ein Störstellenniveau bilden und ein Grenzflächenniveau bilden,- ein Zusammensetzungsverhältnis Si/N von Si und N, welche die Si-N-Verbindung bilden, in einem Bereich von 0,751 bis 0,801 liegt,- die Gate-Elektrode (7) an der SiN-Oberflächenschutzschicht (8) ausgebildet ist und- die Gate-Elektrode (7), die SiN-Oberflächenschutzschicht (8) und die Nitrid-Halbleiterschicht (3, 4) eine MIS(Metall Isolator Halbleiter)-Struktur formen.

Description

  • Hintergrund der Erfindung
  • Gebiet
  • Die vorliegende Erfindung betrifft eine Halbleiteranordnung, die eine SiN-Oberflächenschutzschicht aufweist, und ein Verfahren zum Herstellen einer Halbleiteranordnung.
  • Hintergrund
  • Da GaN eine höhere dielektrische Durchschlagspannung als Si oder GaAs aufweist, sind Nitrid-Halbleiteranordnungen (GaN-basierte Transistoren) Anordnungen, von denen erwartet wird, dass sie einen Betrieb mit hoher Spannung/hoher Leistung realisieren können. Eine AIGaN/GaN-Heteroübergangsstruktur ist üblicherweise bekannt als Struktur aus Nitrid-Halbleiteranordnungen.
  • Jedoch tritt in einem Bereich, in dem die Nitrid-Halbleiteranordnungen eine hohe Betriebsspannung haben, ein Phänomen auf, das „Stromkollaps“ genannt wird, bei dem sich ein Strom während eines Hochfrequenzbetriebs deutlich verringert. Wenn ein Stromkollaps auftritt, kann eine Ausgangsleistung, von der erwartet wird, dass sie aus DC-Eigenschaften erhalten wird, nicht erreicht werden, und es ist daher erforderlich, den Stromkollaps zu unterdrücken.
  • Mögliche Hauptgründe für einen Stromkollaps umfassen ein temporäres Einfangen von Elektronen in einem Störstellenniveau und einem Grenzflächenniveau, die in einem AlGaN-Kristall, einem GaN-Kristall oder an der AlGaN-Oberfläche oder dergleichen während eines Hochspannungsbetriebs ausgebildet werden, und das Auftreten einer Strombeschränkung.
  • Es ist eine bekannte Tatsache, dass eine Anwendung von SiN auf eine Oberflächenschutzschicht einen Stromkollaps drastisch unterdrückt (z.B. vgl. Fumio Hasegawa, edited by Akihiko Yoshikawa, „White Gap Semiconductor Optical/Electronic Device“, MORIKITA PUBLISHING, Co., Ltd. 2006, p. 245 - 246). Da jedoch ein Stromkollaps nicht ausreichend durch alleinige Anwendung von SiN unterdrückt werden kann, ist eine Technik vorgeschlagen worden, die eine SiN-Zusammensetzung, ein Schichtbildungsverfahren und Bedingungen und eine Kombination mit anderen Isolationsschichten oder dergleichen definiert (z.B. vgl. JP 2009- 10 107 A , JP 2013 - 115 323 A und JP 4 912 604 B2 ). Gemäß JP 2009- 10 107 A wird SiN mit überschüssigem Stickstoff (N) verwendet, wobei eine Ätzrate einer chemischen Lösung als ein Hauptindex verwendet wird. Auf der anderen Hand konzentrieren sich JP 2013 - 115 323 A und JP 4912604 A auf ein Si/N-Verhältnis und beschreiben, dass SiN mit überschüssigem Silicium (Si) verwendet wird.
  • Da jedoch gemäß JP 2009- 10 107 A , JP 2013 - 115 323 A und JP 4 912 604 B2 keine Bedingungen für die SiN-Oberflächenschutzschicht definiert sind, die hauptsächlich erfüllt werden sollten, um einen Stromkollaps zu unterdrücken, existiert ein Problem, dass es nicht möglich ist, eine ausreichende Reproduzierbarkeit mit Bezug auf den Stromkollapsunterdrückungseffekt zu erhalten.
  • Die US 2014 / 0 284 613 A1 betrifft einen Halbleiter, der eine Nitridhalbleiterschicht, eine über der Nitridhalbleiterschicht bereitgestellte Gateelektrode, eine über der Nitridhalbleiterschicht bereitgestellte Sourceelektrode, eine über der Nitridhalbleiterschicht bereitgestellte Drainelektrode auf einer der Sourceelektrode gegenüberliegenden Seite in Bezug auf die Gateelektrode aufweist. Des Weiteren sind ein erster Siliziumnitridfilm, der über der Nitridhalbleiterschicht zwischen der Drainelektrode und der Gateelektrode angeordnet ist, und ein zweiter Siliziumnitridfilm, der zwischen der Nitridhalbleiterschicht und der Gateelektrode angeordnet ist, ausgebildet, wobei ein Atomverhältnis von Silizium zu Stickstoff in dem zweiten Siliziumnitridfilm kleiner ist als ein Atomverhältnis von Silizium zu Stickstoff in dem ersten Siliziumnitridfilm.
  • Die US 2014 / 0 264 360 A1 zeigt Transistoren und Herstellungsverfahren. Die Transistoren weisen eine Feldplatte und eine geladene dielektrische Schicht auf, die zumindest einen Teil einer Gate-Elektrode überlappt. Die Feldplatte und die geladene dielektrische Schicht bieten die Möglichkeit, das elektrische Feld oder die Kapazität im Transistor zu modulieren. Beispielsweise stellt die geladene dielektrische Schicht die Fähigkeit bereit, die Kapazität zwischen der Gate-Elektrode und der Feldplatte zu steuern. Das Modulieren solcher Kapazitäten oder des elektrischen Felds in Transistoren kann eine verbesserte Leistung ermöglichen. Beispielsweise kann das Steuern der Gate-Elektrode-zu-Feldplatten-Kapazität verwendet werden, um die Linearität der Vorrichtung und/oder die Durchbruchspannung zu verbessern. Eine solche Steuerung der Gate-Elektrode-zu-Feldplatten-Kapazität oder der elektrischen Felder sorgt für einen Hochgeschwindigkeits- und/oder Hochspannungs-Transistorbetrieb.
  • Die Publikation „Stress Control of Si-Based PECVD Dielectrics“ von K. D. Mackenzie, et al aus dem Jahr 2005 beschreibt, wie dielektrische Filme auf Si-Basis, bei denen Siliziumdioxid und Siliziumnitrid durch plasmaunterstützte chemische Gasphasenabscheidung hergestellt werden, bei der Herstellung von Bauelementen in der gesamten Mikroelektronik- und Optoelektronikindustrie eingesetzt werden. Die Beanspruchung dieser Filme kann die elektrischen und optischen Eigenschaften sowie die Integrität und Zuverlässigkeit der Geräte beeinträchtigen. Es werden Ergebnisse einer Untersuchung verschiedener Techniken zur Stresskontrolle dieser Filme vorgestellt, unter anderem mit einem Belastungskontrollverfahren und einem beteiligten Mechanismus für SiNx, der durch Zugabe von He zu der Standard-SiH4-, NH3- und N2-Plasmachemie erreicht wird.
  • Zusammenfassung
  • Die vorliegende Erfindung wurde gemacht, um die oben beschriebenen Probleme zu lösen, und es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleiteranordnung und ein Verfahren zum Herstellen derselben bereitzustellen, die zum Unterdrücken eines Stromkollapses mit einer hohen Reproduzierbarkeit eingerichtet sind.
  • Die der Erfindung zu Grunde liegende Aufgabe wird bei einer Halbleiteranordnung erfindungsgemäß mit den Merkmalen des Anspruchs 1 und bei einem Verfahren zum Herstellen einer Halbleiteranordnung erfindungsgemäß mit den Merkmalen des Anspruchs 5 gelöst. Vorteilhafte Weiterbildungen sind Gegenstand der jeweiligen abhängigen Ansprüche.
  • Gemäß der vorliegenden Erfindung umfasst eine Halbleiteranordnung: ein Substrat; eine Nitrid-Halbleiterschicht an dem Substrat; eine Source-Elektrode, eine Drain-Elektrode und eine Gate-Elektrode an der Nitrid-Halbleiterschicht; und eine SiN-Oberflächenschutzschicht, welche die Nitrid-Halbleiterschicht abdeckt. Die SiN-Oberflächenschutzschicht weist Si und N, welche eine Si-N-Verbindung bilden, und weiteres Si und N auf, welche ein Störstellenniveau bilden und ein Grenzflächenniveau bilden, wobei ein Zusammensetzungsverhältnis Si/N von Si und N, die eine Si-N-Verbindung der SiN-Oberflächenschutzschicht bilden, in einem Bereich von 0,751 bis 0,801 liegt. Erfindungsgemäß ist die Gate-Elektrode derart an der SiN-Oberflächenschutzschicht ausgebildet ist, dass eine MIS(Metall Isolator Halbleiter)-Struktur ausgebildet ist und dass die SiN-Oberflächenschutzschicht als eine Isolationsschicht für die MIS(Metall Isolator Halbleiter)-Struktur und für die Gate-Elektrode fungiert.
  • Unter anderem liegt bei der vorliegenden Erfindung das Zusammensetzungsverhältnis Si/N von Si und N, welche die Si-N-Verbindung der SiN-Oberflächenschutzschicht bilden, in einem Bereich von 0,751 bis 0,801. Dies reduziert die Energie der SiN/AIGaN-Grenzfläche, was es möglich macht, einen Strom kollaps mit hoher Reproduzierbarkeit zu reduzieren.
  • Andere und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden deutlicher aus der folgenden Beschreibung.
  • Figurenliste
    • 1 ist eine Querschnittsdarstellung, die eine Halbleiteranordnung gemäß einem ersten Ausführungsbeispiel zur Erläuterung des technischen Hintergrunds der vorliegenden Erfindung zeigt.
    • 2 ist eine Querschnittsdarstellung, die Herstellungsschritte der Halbleiteranordnung gemäß dem ersten Ausführungsbeispiel zur Erläuterung des technischen Hintergrunds der vorliegenden Erfindung zeigt.
    • 3 ist ein Diagramm, das ein Verhältnis zwischen einem maximalen Stromwert während eines DC-Betriebs und einem maximalen Stromwert während eines Impulsbetriebs als einen Index eines Stromkollapses zeigt.
    • 4 ist ein Diagramm, das einen Vergleich einer Bindungsenergie eines Innenkernniveaus von Al und Ga an der SiN/AIGaN-Grenzfläche zeigt.
    • 5 ist eine Querschnittsdarstellung, die eine Halbleiteranordnung gemäß einem zweiten Ausführungsbeispiel zur Erläuterung des technischen Hintergrunds der vorliegenden Erfindung zeigt.
    • 6 ist eine Querschnittsdarstellung, die eine Halbleiteranordnung gemäß einem dritten Ausführungsbeispiel zur Erläuterung des technischen Hintergrunds der vorliegenden Erfindung zeigt.
    • 7-9 sind Querschnittsdarstellungen, die Herstellungsschritte der Halbleiteranordnung gemäß dem dritten Ausführungsbeispiel zur Erläuterung des technischen Hintergrunds der vorliegenden Erfindung zeigen.
    • 10 ist eine Querschnittsdarstellung, die eine Halbleiteranordnung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt.
    • 11-12 sind Querschnittsdarstellungen, die Herstellungsschritte der Halbleiteranordnung gemäß dem Ausführungsbeispiel der vorliegenden Erfindung zeigen.
    • 13 ist eine Querschnittsdarstellung, die eine Halbleiteranordnung gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung zeigt.
    • 14-15 sind Querschnittsdarstellungen, die Herstellungsschritte der Halbleiteranordnung gemäß dem anderen Ausführungsbeispiel der vorliegenden Erfindung zeigen.
    • 16 ist eine Querschnittsdarstellung, die eine Halbleiteranordnung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung zeigt.
    • 17-19 sind Querschnittsdarstellungen, die Herstellungsschritte der Halbleiteranordnung gemäß dem weiteren Ausführungsbeispiel der vorliegenden Erfindung zeigen.
  • Beschreibung von Ausführungsbeispielen
  • Eine Halbleiteranordnung und ein Verfahren zum Herstellen derselben gemäß den Ausführungsbeispielen zur Erläuterung des technischen Hintergrunds der vorliegenden Erfindung und gemäß einer Ausführungsform der Erfindung werden mit Bezug auf die Zeichnungen beschrieben. Dieselben Komponenten werden mit denselben Symbolen gekennzeichnet und eine wiederholte Beschreibung davon wird ausgelassen.
  • Erstes Ausführungsbeispiel zur Erläuterung des technischen Hintergrunds der Erfindung
  • 1 ist eine Querschnittsdarstellung, die eine Halbleiteranordnung gemäß einem ersten Ausführungsbeispiel zur Erläuterung des technischen Hintergrunds der vorliegenden Erfindung zeigt. Die Halbleiteranordnung ist ein Feldeffekttransistor mit Heterostruktur.
  • Eine Pufferschicht 2, eine GaN-Kanalschicht 3 und eine AlGaN-Sperrschicht 4 sind in dieser Reihenfolge an einem Substrat 1 angeordnet. Das Substrat 1 ist ein SiC-Substrat, ein Saphir-Substrat oder ein Siliziumsubstrat oder dergleichen, kann jedoch irgendeine Art eines Substrats sein, wenn die GaN-Kanalschicht 3 daran ausgebildet werden kann. Die Pufferschicht 2 ist GaN oder AIN oder dergleichen, kann jedoch irgendeine Art einer Schicht sein, wenn die GaN-Kanalschicht 3 daran ausgebildet werden kann. Wenn beispielsweise die GaN-Kanalschicht 3 ausgebildet werden kann, kann die Pufferschicht 2 eine doppelte Heterostruktur haben. Die äußerste Halbleiteroberflächenschicht ist eine AlGaN-Sperrschicht 4, kann jedoch auch eine InAIN-Sperrschicht sein. Zudem kann bei Bedarf eine GaN-Deckschicht an der AlGaN-Sperrschicht 4 sein.
  • Eine Source-Elektrode 5, eine Drain-Elektrode 6 und eine Gate-Elektrode 7 sind an der AlGaN-Sperrschicht 4 angeordnet, welche die äußerste Oberflächenschicht ist. Die Source- Elektrode 5 und die Drain-Elektrode 6 sind über die Gate-Elektrode 7 voneinander getrennt.
  • Die Source-Elektrode 5 und die Drain-Elektrode 6 sind ohmisch mit der AlGaN-Sperrschicht 4 verbunden. Die Source-Elektrode 5 und die Drain-Elektrode 6 haben üblicherweise eine Ti/Al-Struktur und die ohmische Verbindung wird durch Ausbildung von Ti(20 nm)/AI(100 nm)/Ti(40 nm)/Au(30 nm) und Durchführen eines Glühens bei 600 °C oder darüber erhalten. Darüber hinaus kann bei Bedarf irgendeine gegebene Elektrodenstruktur und irgendein gegebener ohmischer Ausbildungsprozess angewendet werden.
  • Die Gate-Elektrode 7 ist mit der AlGaN-Sperrschicht 4 Schottky-verbunden, um eine MES(Metall-Halbleiter)-Struktur zu bilden. Die Gate-Elektrode 7 hat üblicherweise eine Ni/Au-Struktur, die aus Ni(50 nm)/Au(300 nm) durch Gasphasenabscheidung oder Verwendung eines Sputter-Lift-Off-Verfahrens ausgebildet wird. Andererseits kann auch ein Pt- oder ein Pd-basierter Elektrodenwerkstoff verwendet werden, der eine hohe Schottky-Barriere aufweist.
  • Eine SiN-Oberflächenschutzschicht 8 deckt die AlGaN-Sperrschicht 4 ab. Die AlGaN-Sperrschicht 4 und die SiN-Oberflächenschutzschicht 8 kommen in einen direkten Kontakt miteinander, um eine Grenzfläche zu bilden. Ein Zusammensetzungsverhältnis Si/N von Si und N, die eine Si-N-Verbindung der SiN-Oberflächenschutzschicht 8 bilden, liegt in einem Bereich von 0,751 bis 0,801.
  • Als Nächstes wird ein Verfahren zum Herstellen einer Halbleiteranordnung gemäß dem vorliegenden Ausführungsbeispiel zur Erläuterung des technischen Hintergrunds der vorliegenden Erfindung beschrieben. 2 ist eine Querschnittsdarstellung, die Herstellungsschritte der Halbleiteranordnung gemäß dem ersten Ausführungsbeispiel zur Erläuterung des technischen Hintergrunds der vorliegenden Erfindung zeigt.
  • Wie in 2 gezeigt, wird zunächst die Pufferschicht 2, die aus GaN oder AIN hergestellt ist, an dem halbisolierenden SiC-Substrat 1 ausgebildet. Als Nächstes werden die GaN-Kanalschicht 3 und die AlGaN-Sperrschicht 4 in dieser Reihenfolge (AIGaN/GaN-Struktur) an der Pufferschicht 2 ausgebildet. Als Nächstes werden Source-Elektrode 5 und die Drain-Elektrode 6, die aus Ti(20 nm)/AI(100 nm)/Ti(40 nm)/Au(30 nm) hergestellt sind, und die Gate-Elektrode 7, die aus Ni(50 nm)/Au(300 nm) hergestellt ist, an der AlGaN-Sperrschicht 4 ausgebildet.
  • Wie in 1 gezeigt, wird als Nächstes die SiN-Oberflächenschutzschicht 8 derart ausgebildet, dass sie die Oberfläche der AlGaN-Sperrschicht 4 abdeckt. Die SiN-Oberflächenschutzschicht 8 hat eine Schichtdicke von beispielsweise 80 nm. Als ein Verfahren zum Ausbilden der SiN-Oberflächenschutzschicht 8 wird beispielsweise ein ECR(Electron Cyclotron Resonance)-Sputterverfahren verwendet, das einen hohen Freiheitsgrad eines Gasdurchsatzes während der Schichtbildung hat. Wenn ein Gasdurchsatz zur Ausbildung einer stöchiometrischen Si3N4-Schicht als eine Referenz verwendet wird, wird angenommen, dass allein eine Durchflussrate von N2-Gas, beispielsweise 90 %, eine Gasdurchsatzbedingung während der Schichtbildung ist. Dies macht es möglich, eine Schicht auszubilden, bei der ein Zusammensetzungsverhältnis Si/N von Si und N, die eine Si-N-Verbindung bilden, in einen Bereich von 0,751 bis 0,801 fällt, also die SiN-Oberflächenschutzschicht 8 mit überschüssigem Si als ein Feststoff. Durch die oben beschriebenen Schritte wird die Halbleiteranordnung gemäß dem vorliegenden Ausführungsbeispiel zur Erläuterung des technischen Hintergrunds erhalten.
  • Hier wird die Aufmerksamkeit auf die SiN-Oberflächenschutzschicht 8 zum Zweck einer Unterdrückung eines Stromkollapses gerichtet, wobei die elektronische Struktur, die an der Grenzfläche zwischen SiN und der Halbleiteroberfläche gebildet ist, im Wesentlichen die Eigenschaften dieses Bereichs dominiert und als wesentlich wichtig betrachtet wird. Wenn beispielsweise ein System, dessen äußerste Oberflächenschicht eine AlGaN-Schicht ist, betrachtet wird, sind es im Wesentlichen SiN und AlGaN als Feststoffe, die eine grundlegende elektronische Struktur an der SiN/AIGaN-Grenzfläche bilden. Jedoch können bei dem gegenwärtigen System Si und N, die abhängig von dem Schichtbildungsverfahren/der Schichtbildungsbedingung zu anderem als der Bildung von SiN beitragen, oder Si und N, die sich miteinander zu einer sogenannten Störstellenerscheinung verbinden, und dergleichen Si und N ein Störstellenniveau und ein Grenzflächenniveau bilden. Daher ist es nicht möglich, Si und N, die zu der Bildung von SiN beitragen, durch alleiniges Ausbilden von SiN, das durch ein Anteilsverhältnis definiert ist, als einen Feststoff zu definieren, mit dem Ergebnis, dass ein Reproduzieren selbst der Elektronenstruktur an der SiN/AIGaN-Grenzfläche nicht erreicht werden kann.
  • Was hier angemerkt sein soll, ist, dass angenommen wird, dass ein Strom kollaps auftritt, da Elektronen in dem Störstellenniveau und dem Grenzflächenniveau mit einer begrenzten Lebensdauer eingefangen werden. Diese Niveaus sind nicht mit Elektronen gefüllt, wenn sie nicht vorgespannt sind, und sind innerhalb eines Energiebereichs angeordnet, in dem Elektronen angeregt werden können, wenn eine hohe Vorspannung angelegt wird. Aus diesem Grund ist es möglich, abzuschätzen, dass Elektronen mit einer begrenzten Lebensdauer eingefangen werden, wenn eine hohe Vorspannung angelegt wird. Auf der anderen Seite besteht gegenwärtig eine Beschränkung für Reduzierungen dieser Niveaus. Daher hat der Erfinder erwägt, dass ein Stromkollaps durch eine Senkung der Energielage unterdrückt werden kann, also die Energie des Systems, bei der Elektronen vorhanden sein können, selbst wenn diese Niveaus nicht vorgespannt sind. Als eine Konsequenz aus der Durchführung von Experimenten und Prüfungen von dem Standpunkt der elektronischen Struktur hat somit der Erfinder herausgefunden, dass die Energie des Systems an der SiN/Halbleiter-Grenzfläche abnimmt und ein Stromkollaps reduziert werden kann durch Anwendung von SiN, bei dem ein Zusammensetzungsverhältnis Si/N von Si und N, die eine Si-N-Verbindung bilden, in einem Bereich von 0,751 bis 0,801 liegt.
  • 3 ist ein Diagramm, das ein Verhältnis zwischen einem maximalen Stromwert während eines DC-Betriebs und einem maximalen Stromwert während eines Impulsbetriebs als einen Index eines Stromkollapses zeigt. Es ist erkennbar, dass das Verhältnis von maximalen Stromwerten sich erhöht, wenn das Zusammensetzungsverhältnis Si/N von Si und N, die eine Si-N-Verbindung bilden, weiter Si-überschüssig wird.
  • Auf der anderen Seite ist es innerhalb eines Bereichs einer Si-Verarmung, das heißt, wenn Si/N kleiner als 0,751 ist, offensichtlich, dass das Verhältnis der maximalen Stromwerte deutlich abnimmt, was bedeutet, dass das Stromkollapsphänomen wahrnehmbarer wird, wenn Si/N kleiner als 0,751 ist. Aus diesem Grund ist es unter der Berücksichtigung der Tatsache, dass SiN ursprünglich angewendet wird, um ein Stromkollapsphänomen zu unterdrücken, offensichtlich, dass der Bereich der Si-Verarmung nicht als ein anwendbarer Bereich geeignet ist.
  • 4 ist ein Diagramm, das einen Vergleich einer Bindungsenergie eines Innenkernniveaus von AI und Ga an der SiN/AIGaN-Grenzfläche zeigt. Wenn das Zusammensetzungsverhältnis Si/N von Si und N, die eine Si-N-Verbindung bilden, Si-überschüssig wird, verschieben sich die Innenkernniveaus von AI und Ga zu der Seite einer höheren Bindungsenergie, und es wurde beobachtet, dass die Energie des Systems der SiN/AIGaN-Grenzfläche abnimmt.
  • Jedoch tendiert ein Brechungsindex dazu, größer zu werden, wenn Si von SiN überschüssig wird, und ein Schichtablösen tritt eher innerhalb der Wafer-Ebene auf, was daher nicht geeignet ist. Aus diesem Grund können, wie in den 3 und 4 gezeigt, Anordnungseigenschaften durch Experimente bestätigt werden, und wenn ein Bereich, der gegenwärtig geschaffen werden kann, berücksichtigt wird, hat das Zusammensetzungsverhältnis Si/N von Si und N, welche die Si-N-Verbindung bilden, ein oberes Grenzniveau von 0,801.
  • Aus diesen Ergebnissen ist es offensichtlich, dass, wenn das Zusammensetzungsverhältnis Si/N von Si und N, welche die Si-N-Verbindung bilden, in dem Bereich von 0,751 bis 0,801 liegt, das heißt, wenn Si-überschüssiges SiN als ein Feststoff angewendet wird, es möglich ist, die Energie des Systems an der SiN/Nitridhalbleiter-Grenzfläche zu reduzieren und den Effekt der Unterdrückung eines Stromkollapses zu erhalten.
  • Wie oben in dem vorliegenden Ausführungsbeispiel zur Erläuterung des technischen Hintergrunds der Erfindung beschrieben, liegt das Zusammensetzungsverhältnis Si/N von Si und N, welche die Si-N-Verbindung der SiN-Oberflächenschutzschicht 8 bilden, in dem Bereich von 0,751 bis 0,801. Dies reduziert die Energie der SiN/AIGaN-Grenzfläche, was es möglich macht, einen Stromkollaps mit hoher Reproduzierbarkeit zu reduzieren. Zudem kann begleitend zu der Unterdrückung des Strom-kollapses ebenso eine hochfrequente und hohe Leistung erreicht werden. Zweites Ausführungsbeispiel zur Erläuterung des technischen Hintergrunds der Erfindung
  • 5 ist eine Querschnittsdarstellung, die eine Halbleiteranordnung gemäß einem zweiten Ausführungsbeispiel zur Erläuterung des technischen Hintergrunds der vorliegenden Erfindung zeigt. Eine Al2O3-Isolierschicht 9, die eine breitere Bandlücke als die SiN-Oberflächenschutzschicht 8 hat, ist an der SiN-Oberflächenschutzschicht 8 vorgesehen. Das Zusammensetzungsverhältnis Si/N von Si und N, die eine Si-N-Verbindung der SiN-Oberflächenschutzschicht 8 bilden, liegt wie in dem Fall des ersten Ausführungsbeispiels zur Erläuterung des technischen Hintergrunds der Erfindung in einem Bereich von 0,751 bis 0,801. Die SiN-Oberflächenschutzschicht 8 hat eine Schichtdicke von beispielsweise 80 nm und die Al2O3-Isolierschicht 9 hat eine Schichtdicke von beispielsweise 50 nm. Die übrige Konfiguration ist ähnlich zu der des ersten Ausführungsbeispiels zur Erläuterung des technischen Hintergrunds der Erfindung.
  • Als Nächstes wird ein Verfahren zum Herstellen der Halbleiteranordnung gemäß dem vorliegenden Ausführungsbeispiel zur Erläuterung des technischen Hintergrunds der vorliegenden Erfindung beschrieben. Zunächst werden die Pufferschicht 2, die GaN-Kanalschicht 3 und die AlGaN-Sperrschicht 4 in dieser Reihenfolge an dem Substrat 1 ausgebildet. Als Nächstes werden die Source-Elektrode 5, die Drain-Elektrode 6 und die Gate-Elektrode 7 an der AlGaN-Sperrschicht 4 ausgebildet. Das Herstellungsverfahren ist ähnlich zu dem des ersten Ausführungsbeispiels zur Erläuterung des technischen Hintergrunds der Erfindung.
  • Wie in 1 gezeigt, wird als Nächstes die SiN-Oberflächenschutzschicht 8 (z.B. 80 nm) derart ausgebildet, so dass sie die Oberfläche der AlGaN-Sperrschicht 4 abdeckt. Als Nächstes wird die Al2O3-Isolierschicht 9 (z.B. 50 nm) an der SiN-Oberflächenschutzschicht 8 ausgebildet. Beispielsweise wird ein ECR-Sputterverfahren oder ein Atomlagenabscheidungsverfahren (Atomic Layer Deposition; ALD), das eine herausragende Schichtdickenkontrollierbarkeit hat, als ein Verfahren zum Ausbilden der SiN-Oberflächenschutzschicht 8 und der Al2O3-Isolierschicht 9 verwendet. Es ist dadurch möglich, die SiN-Oberflächenschutzschicht 8 auszubilden, bei der das Zusammensetzungsverhältnis Si/N von Si und N, die eine Si-N-Verbindung bilden, in dem Bereich von 0,751 bis 0,801 liegt, und die Al2O3-Isolierschicht 9 auszubilden, die eine breitere Bandlücke als die SiN-Oberflächenschutzschicht 8 hat.
  • Wie oben in dem vorliegenden Ausführungsbeispiel zur Erläuterung des technischen Hintergrunds der Erfindung beschrieben, wird die Al2O3-Isolierschicht 9, die eine breitere Bandlücke als die SiN-Oberflächenschutzschicht 8 hat, an der SiN-Oberflächenschutzschicht 8 ausgebildet. Dies macht es möglich, eine Oberflächenschutzschicht zu bilden, die eine höhere dielektrische Durchschlagspannung als SiN hat, ohne die Energie der SiN-Oberflächenschutzschicht 8 zu erhöhen. Es ist daher möglich, eine dielektrische Durchschlagspannung zu erhalten, die höher ist, als wenn allein SiN verwendet wird, während der Effekt der Unterdrückung eines Stromkollapses sichergestellt wird. Daher kann die Betriebssicherheit der Halbleiteranordnung im Vergleich zu dem ersten Ausführungsbeispiel zur Erläuterung des technischen Hintergrunds der Erfindung verbessert werden.
  • Es sei angemerkt, dass in dem vorliegenden Ausführungsbeispiel zur Erläuterung des technischen Hintergrunds der Erfindung ein Fall beschrieben worden ist, bei dem die Oberflächenschutzschicht durch Laminieren von zwei Schichten (SiN-Oberflächenschutzschicht 8 und die Al2O3-Isolierschicht 9) ausgebildet wird, jedoch ohne hierauf eingeschränkt zu sein, können drei oder mehrere Schichten verwendet werden. In diesem Fall kann, um einen Effekt der Unterdrückung eines Stromkollapses zu erhalten, die unterste Schicht die SiN-Oberflächenschutzschicht 8 sein, bei der das Zusammensetzungsverhältnis Si/N von Si und N, die eine Si-N-Verbindung bilden, in dem Bereich von 0,751 bis 0,801 liegt, und Schichten, die andere als die unterste Schicht sind, können Isolierschichten sein, die eine breitere Bandlücke als die der untersten Schicht haben.
  • Drittes Ausführungsbeispiel zur Erläuterung des technischen Hintergrunds der Erfindung
  • 6 ist eine Querschnittsdarstellung, die eine Halbleiteranordnung gemäß einem dritten Ausführungsbeispiel zur Erläuterung des technischen Hintergrunds der vorliegenden Erfindung zeigt. Ein Teil der Gate-Elektrode 7 ist an der SiN-Oberflächenschutzschicht 8 angeordnet, um eine Feldplattenstruktur zu bilden. Insbesondere ist die SiN-Oberflächenschutzschicht 8 derart ausgebildet, dass sie die Oberfläche der AlGaN-Sperrschicht 4 abdeckt und eine Öffnung hat, wo die Gate-Elektrode 7 ausgebildet werden soll. Die Gate-Elektrode 7 ist derart ausgebildet, dass sie die Öffnung der SiN-Oberflächenschutzschicht 8 ausfüllt, und derart, dass ein Teil davon die SiN-Oberflächenschutzschicht 8 abdeckt. Die Gate-Elektrode 7 ist aus Ni(50 nm)/Au(300 nm) hergestellt. Die übrige Konfiguration ist ähnlich zu der des ersten Ausführungsbeispiels zur Erläuterung des technischen Hintergrunds der Erfindung.
  • Als Nächstes wird ein Verfahren zum Herstellen der Halbleiteranordnung gemäß dem vorliegenden Ausführungsbeispiel zur Erläuterung des technischen Hintergrunds der vorliegenden Erfindung beschrieben. 7 bis 9 sind Querschnittsdarstellungen, die Herstellungsschritte der Halbleiteranordnung gemäß dem dritten Ausführungsbeispiel zur Erläuterung des technischen Hintergrunds der vorliegenden Erfindung zeigen.
  • Wie in 7 gezeigt, werden zunächst die Pufferschicht 2, die GaN-Kanalschicht 3 und die AlGaN-Sperrschicht 4 in dieser Reihenfolge an dem Substrat 1 ausgebildet, und die Source-Elektrode 5 und die Drain-Elektrode 6 sind an der AlGaN-Sperrschicht 4 ausgebildet. Das Herstellungsverfahren ist ähnlich zu dem des ersten Ausführungsbeispiels zur Erläuterung des technischen Hintergrunds. Es sei angemerkt, dass die Gate-Elektrode 7 nicht zu diesem Zeitpunkt ausgebildet wird.
  • Wie in 8 gezeigt, wird als Nächstes die SiN-Oberflächenschutzschicht 8 (z.B. 80 nm) derart ausgebildet, so dass sie die Oberfläche der AlGaN-Sperrschicht 4 abdeckt. Eine Öffnung 10 (Gate-Öffnungsstruktur) ist an der SiN-Oberflächenschutzschicht 8 an einer Stelle ausgebildet, an der die Gate-Elektrode 7 unter Verwendung von Lithografie und Trockenätzen ausgebildet werden soll. Wie in 9 gezeigt, wird als Nächstes eine Struktur 11 zur Ausbildung der Gate-Elektrode 7 unter Verwendung eines Lithografieverfahrens derart ausgebildet, dass sie der Öffnung der SiN-Oberflächenschutzschicht 8 entspricht.
  • Als Nächstes wird die Gate-Elektrode 7 in der Öffnung 10 und an der SiN-Oberflächenschutzschicht 8 durch Anwendung eines Gasphasenabscheide-Lift-Off-Verfahrens unter Verwendung von Ni(50 nm)/Au(300 nm) ähnlich zu der des ersten Ausführungsbeispiels zur Erläuterung des technischen Hintergrunds der Erfindung ausgebildet. Als ein Ergebnis ist, wie in 6 gezeigt, ein Teil der Gate-Elektrode 7 an der SiN-Oberflächenschutzschicht 8 angeordnet, um eine Feldplattenstruktur auszubilden.
  • Wie oben in dem vorliegenden Ausführungsbeispiel zur Erläuterung des technischen Hintergrunds beschrieben, ist es möglich, die Konzentration des elektrischen Feldes durch die Feldplattenstruktur zu reduzieren, während der Effekt der Unterdrückung eines Stromkollapses wie in dem Fall des ersten Ausführungsbeispiels zur Erläuterung des technischen Hintergrunds der Erfindung erhalten wird. Aus diesem Grund ist es möglich, das Einfangen von Elektronen in einem Störstellenniveau und einem Grenzflächenniveau, was die Konzentration des elektrischen Feldes begleitet, zu unterdrücken und zudem einen Leckrückstrom über diese Niveaus zu unterdrücken. Das heißt, dass das vorliegende Ausführungsbeispiel zur Erläuterung des technischen Hintergrunds der Erfindung den Effekt der Unterdrückung eines Stromkollapses weiter verbessern kann, einen Leckrückstrom reduzieren kann und dadurch elektrische Eigenschaften und die Betriebssicherheit im Vergleich zu dem ersten Ausführungsbeispiel zur Erläuterung des technischen Hintergrunds der Erfindung verbessern kann.
  • Es sei angemerkt, dass in dem vorliegenden Ausführungsbeispiel zur Erläuterung des technischen Hintergrunds ein Fall beschrieben worden ist, bei dem die Oberflächenschutzschicht eine einzige Schicht hat, jedoch ohne hierauf eingeschränkt zu sein, kann die Oberflächenschutzschicht eine Vielzahl von Schichten haben, die aufeinander laminiert sind, wie in dem Fall des zweiten Ausführungsbeispiels zur Erläuterung des technischen Hintergrunds der Erfindung. In diesem Fall kann die unterste Schicht die SiN-Oberflächenschutzschicht 8 sein, bei der das Zusammensetzungsverhältnis Si/N von Si und N, die eine Si-N-Verbindung bilden, in dem Bereich von 0,751 bis 0,801 liegt, und Schichten, die andere als die unterste Schicht sind, können Isolierschichten sein, die eine breitere Bandlücke als die der untersten Schicht haben.
  • Ausführungsbeispiel der vorliegenden Erfindung
  • 10 ist eine Querschnittsdarstellung, die eine Halbleiteranordnung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt. Die Gate-Elektrode 7 ist an der SiN-Oberflächenschutzschicht 8 ausgebildet und die Gate-Elektrode 7, die SiN-Oberflächenschutzschicht 8 und die AlGaN-Sperrschicht 4 (Nitrid-Halbleiterschicht) formen eine Metall-Isolator-Halbleiter-Struktur (MIS). Das heißt, die SiN-Oberflächenschutzschicht 8 ist sowohl mit der Funktion des Schutzes der Oberfläche der Halbleiteranordnung als auch mit der Funktion als eine Isolierschicht, welche die MIS-Struktur hat, versehen. Die SiN-Oberflächenschutzschicht 8 hat eine Schichtdicke von beispielsweise 5 nm. Die Gate-Elektrode 7 ist aus Ni(50 nm)/Au(300 nm) hergestellt. Die übrige Konfiguration ist ähnlich zu der des ersten Ausführungsbeispiels zur Erläuterung des technischen Hintergrunds der Erfindung.
  • Als Nächstes wird ein Verfahren zum Herstellen der Halbleiteranordnung dem vorliegenden Ausführungsbeispiel der Erfindung beschrieben. 11 und 12 sind Querschnittsdarstellungen, die Herstellungsschritte der Halbleiteranordnung gemäß dem Ausführungsbeispiel der vorliegenden Erfindung zeigen.
  • Wie in 11 gezeigt, werden zunächst die Pufferschicht 2, die GaN-Kanalschicht 3 und die AlGaN-Sperrschicht 4 in dieser Reihenfolge an dem Substrat 1 ausgebildet, und die Source-Elektrode 5 und die Drain-Elektrode 6 sind an der AlGaN-Sperrschicht 4 ausgebildet. Das Herstellungsverfahren ist ähnlich zu dem des ersten Ausführungsbeispiels zur Erläuterung des technischen Hintergrunds der Erfindung. Es sei angemerkt, dass die Gate-Elektrode 7 nicht zu diesem Zeitpunkt ausgebildet wird. Als Nächstes wird die SiN-Oberflächenschutzschicht 8 (z.B. 5 nm) derart ausgebildet, dass sie die AlGaN-Sperrschicht 4, die Source-Elektrode 5 und die Oberfläche der Drain-Elektrode 6 abdeckt.
  • Wie in 12 gezeigt, wird als Nächstes eine Struktur 12 zur Ausbildung der Gate-Elektrode 7 unter Verwendung eines Lithografieverfahrens an der SiN-Oberflächenschutzschicht 8 ausgebildet. Als Nächstes wird die Gate-Elektrode 7 durch Anwendung eines Gasphasenabscheide-Lift-Off-Verfahrens auf die Struktur 12 unter Verwendung von Ni(50 nm)/Au(300 nm) ähnlich zu der des ersten Ausführungsbeispiels zur Erläuterung des technischen Hintergrunds ausgebildet. Als ein Ergebnis wird, wie in 10 gezeigt, eine Halbleiteranordnung ausgebildet, die eine MIS-Struktur aufweist.
  • Bei einer Halbleiteranordnung, welche die MIS-Struktur hat, wird eine Oberflächenschutzschicht auch in dem Bereich der Nitrid-Halbleiteroberfläche ausgebildet, wo die Gate-Elektrode 7, die eine MES-Struktur hat, ausgebildet wird. Aus diesem Grund ist ein Stromkollaps, der durch die Grenzfläche zwischen der Oberflächenschutzschicht und der Nitrid-Halbleiteroberfläche verursacht wird, dominanter. Die Halbleiteranordnung, welche die MIS-Struktur hat, hat aus strukturbezogenen Gründen einen geringeren Leckrückstrom und eine höhere Betriebssicherheit als die Halbleiteranordnung, die eine MES-Struktur hat. Daher kann die Halbleiteranordnung, welche die MIS-Struktur bei dem vorliegenden Ausführungs-beispiel hat, Effekte der Unterdrückung eines Stromkollapses erzielen, während eine Betriebssicherheit sichergestellt ist.
  • Anderes Ausführungsbeispiel der vorliegenden Erfindung
  • 13 ist eine Querschnittsdarstellung, die eine Halbleiteranordnung gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung zeigt. Eine Al2O3-Isolierschicht 9, die eine breitere Bandlücke als die SiN-Oberflächenschutzschicht 8 hat, ist an der SiN-Oberflächenschutzschicht 8 vorgesehen. Das Zusammensetzungsverhältnis Si/N von Si und N, die eine SiN-Verbindung der SiN-Oberflächenschutzschicht 8 bilden, liegt in einem Bereich von 0,751 bis 0,801. Die SiN-Oberflächenschutzschicht 8 hat eine Schichtdicke von beispielsweise 5 nm und die Al2O3-Isolierschicht 9 hat eine Schichtdicke von beispielsweise 5 nm. Die Gate-Elektrode 7 ist wie in dem Fall des vorangehenden Ausführungsbeispiels der vorliegenden Erfindung an der SiN-Oberflächenschutzschicht 8 ausgebildet. Die Gate-Elektrode 7 ist wie in dem Fall des vorangehenden Ausführungsbeispiels der vorliegenden Erfindung aus Ni(50 nm)/Au(300 nm) hergestellt.
  • Als Nächstes wird ein Verfahren zum Herstellen der Halbleiteranordnung gemäß dem vorliegenden anderen Ausführungsbeispiel der vorliegenden Erfindung beschrieben. 14 und 15 sind Querschnittsdarstellungen, die Herstellungsschritte der Halbleiteranordnung gemäß dem anderen Ausführungsbeispiel der vorliegenden Erfindung zeigen.
  • Wie in dem Fall des vorangehenden Ausführungsbeispiels der vorliegenden Erfindung werden zunächst die Pufferschicht 2, die GaN-Kanalschicht 3 und die AlGaN-Sperrschicht 4 in dieser Reihenfolge an dem Substrat 1 ausgebildet, und die Source-Elektrode 5 und die Drain-Elektrode 6 werden an der AlGaN-Sperrschicht 4 ausgebildet. Es sei angemerkt, dass die Gate-Elektrode 7 nicht zu diesem Zeitpunkt ausgebildet wird.
  • Wie in 14 gezeigt, wird als Nächstes die SiN-Oberflächenschutzschicht 8 (z.B. 5 nm) derart ausgebildet, dass sie die Oberfläche der AlGaN-Sperrschicht 4 abdeckt. Als Nächstes wird die Al2O3-Isolierschicht 9 (z.B. 5 nm) an der SiN-Oberflächenschutzschicht 8 ausgebildet. Beispielsweise wird ein ECR-Sputterverfahren oder ein ALD-Verfahren, das eine hervorragende Schichtdickenkontrollierbarkeit hat, als das Verfahren zur Ausbildung der SiN-Oberflächenschutzschicht 8 und der Al2O3-Isolierschicht 9 verwendet.
  • Wie in 15 gezeigt, wird als Nächstes eine Struktur 13 zur Ausbildung der Gate-Elektrode 7 an der Al2O3-Isolierschicht 9 unter Verwendung eines Lithografieverfahrens ausgebildet. Als Nächstes wird die Gate-Elektrode 7 durch Anwendung eines Gasphasenabscheide-Lift-Off-Verfahrens auf die Struktur 13 unter Verwendung von Ni(50 nm)/Au(300 nm) ähnlich zu der des vorangehenden Ausführungsbeispiels der vorliegenden Erfindung ausgebildet. Als ein Ergebnis wird, wie in 13 gezeigt, eine Halbleiteranordnung erhalten, die eine MIS-Struktur hat.
  • Wie oben in dem vorliegenden anderen Ausführungsbeispiel der vorliegenden Erfindung beschrieben, wird die Al2O3-Isolierschicht 9, die ein breitere Bandlücke als die SiN-Oberflächenschutzschicht 8 hat, an der SiN-Oberflächenschutzschicht 8 ausgebildet. Dies macht es möglich, eine höhere dielektrische Durchschlagspannung zu erhalten, als wenn allein SiN angewendet wird, während der Effekt der Unterdrückung eines Stromkollapses sichergestellt wird. Zudem ist es möglich, einen Effekt der Unterdrückung eines Stromkollapses zu erhalten, während die Betriebssicherheit bei der Halbleiteranordnung, die wie in dem Fall des vorangehenden Ausführungsbeispiels der vorliegenden Erfindung eine MIS-Struktur hat, sichergestellt wird.
  • Es sei angemerkt, dass in dem vorliegenden anderen Ausführungsbeispiel der vorliegenden Erfindung ein Fall beschrieben worden ist, bei dem die Oberflächenschutzschicht durch Laminieren von zwei Schichten (SiN-Oberflächenschutzschicht 8 und die Al2O3-Isolierschicht 9) ausgebildet wird, jedoch ohne hierauf eingeschränkt zu sein, können drei oder mehrere Schichten verwendet werden. In diesem Fall kann, um den Effekt der Unterdrückung eines Stromkollapses zu erreichen, die unterste Schicht die SiN-Oberflächenschutzschicht 8 sein, bei der das Zusammensetzungsverhältnis Si/N von Si und N, die eine Si-N-Verbindung bilden, in dem Bereich von 0,751 bis 0,801 liegen, und Schichten, die andere als die unterste Schicht sind, können Isolierschichten sein, die eine breitere Bandlücke als die unterste Schicht haben.
  • Weiteres Ausführungsbeispiel der vorliegenden Erfindung
  • 16 ist eine Querschnittsdarstellung, die eine Halbleiteranordnung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung zeigt. Die Gate-Elektrode 7 ist an der SiN-Oberflächenschutzschicht 8 ausgebildet und die Gate-Elektrode 7, die SiN-Oberflächenschutzschicht 8 und die AlGaN-Sperrschicht 4 (Nitrid-Halbleiterschicht) formen eine MIS-Struktur. Zudem ist die Al2O3-Isolierschicht 9, die eine breitere Bandlücke als die der SiN-Oberflächenschutzschicht 8 hat, an der SiN-Oberflächenschutzschicht 8 vorgesehen. Das Zusammensetzungsverhältnis Si/N von Si und N, die eine SiN-Verbindung der SiN-Oberflächenschutzschicht 8 bilden, liegt in einem Bereich von 0,751 bis 0,801. Die SiN-Oberflächenschutzschicht 8 hat eine Schichtdicke von beispielsweise 5 nm und die Al2O3-Isolierschicht 9 hat eine Schichtdicke von beispielsweise 5 nm.
  • Eine Öffnung ist in der Al2O3-Isolierschicht 9 an einer Stelle ausgebildet, an der die Gate-Elektrode 7 ausgebildet werden soll. Die Gate-Elektrode 7 wird derart ausgebildet, dass sie die Öffnung der Al2O3-Isolierschicht 9 ausfüllt, und derart, dass ein Teil davon die Al2O3-Isolierschicht 9 abdeckt. Die Gate-Elektrode 7 ist aus Ni(50 nm)/Au(300 nm) hergestellt. Somit ist ein Teil der Gate-Elektrode 7 an der Al2O3-Isolierschicht 9 angeordnet, um eine Feldplattenstruktur auszubilden. Die übrige Konfiguration ist ähnlich zu der des fünften Ausführungsbeispiels.
  • Als Nächstes wird ein Verfahren zum Herstellen der Halbleiteranordnung gemäß dem vorliegenden weiteren Ausführungsbeispiel der vorliegenden Erfindung beschrieben. 17 bis 19 sind Querschnittsdarstellungen, die Herstellungsschritte der Halbleiteranordnung gemäß dem weiteren Ausführungsbeispiel der vorliegenden Erfindung zeigen.
  • Wie in dem Fall des vorangehenden anderen Ausführungsbeispiels der vorliegenden Erfindung werden zunächst die Pufferschicht 2, die GaN-Kanalschicht 3 und die AlGaN-Sperrschicht 4 in dieser Reihenfolge an dem Substrat 1 ausgebildet, und die Source-Elektrode 5 und die Drain-Elektrode 6 werden an der AlGaN-Sperrschicht 4 ausgebildet. Es sei angemerkt, dass die Gate-Elektrode 7 nicht zu diesem Zeitpunkt ausgebildet wird.
  • Wie in 17 gezeigt, wird als Nächstes die SiN-Oberflächenschutzschicht 8 (z.B. 5 nm) derart ausgebildet, dass sie die Oberfläche der AlGaN-Sperrschicht 4 abdeckt. Als Nächstes wird die Al2O3-Isolierschicht 9 (z.B. 5 nm) an der SiN-Oberflächenschutzschicht 8 ausgebildet. Beispielsweise wird ein ECR-Sputterverfahren oder ein ALD-Verfahren mit einer hervorragenden Schichtdickenkontrollierbarkeit als ein Verfahren zur Ausbildung der SiN-Oberflächenschutzschicht 8 und der Al2O3-Isolierschicht 9 verwendet.
  • Wie in 18 gezeigt, wird als Nächstes eine Öffnung 14 (Gate-Öffnungsstruktur) in der Al2O3-Isolierschicht 9 an einer Stelle ausgebildet, an der die Gate-Elektrode 7 unter Verwendung von Lithografie und Trockenätzen ausgebildet werden soll. Beispiele des Verfahrens zur Ausbildung der Öffnung 14 in der Al2O3-Isolierschicht 9 umfassen Trockenätzen unter Verwendung eines Chlorgases, eines Methangases oder eines Argongases oder Nassätzen unter Verwendung eines stark alkalischen Entwicklers.
  • Wie in 19 gezeigt, wird als Nächstes eine Struktur 15 zur Ausbildung der Gate-Elektrode 7 an der Al2O3-Isolierschicht 9 unter Verwendung eines Lithografieverfahrens ausgebildet. Als Nächstes wird die Gate-Elektrode 7 in der Öffnung 14 und an der Al2O3-Isolierschicht 9 durch Anwendung eines Gasphasenabscheide-Lift-Off-Verfahrens an der Struktur 15 unter Verwendung von Ni(50 nm)/Au(300 nm) wie in dem Fall des vorangehenden anderen Ausführungsbeispiels der vorliegenden Erfindung ausgebildet. Als ein Ergebnis wird eine Halbleiteranordnung, die eine MIS-Struktur und eine Feldplattenstruktur hat, erhalten, wie in 16 gezeigt.
  • Wie oben gemäß dem vorliegenden weiteren Ausführungsbeispiel der vorliegenden Erfindung beschrieben, ist es möglich, einen Effekt der Unterdrückung eines Stromkollapses unter Verwendung einer Feldplattenstruktur und einen Effekt der Verbesserung der Betriebssicherheit zusätzlich zu den Effekten des fünften Ausführungsbeispiels zu erhalten.
  • Es sei angemerkt, dass in dem vorliegenden weiteren Ausführungsbeispiel der vorliegenden Erfindung ein Fall beschrieben worden ist, bei dem die Oberflächenschutzschicht durch Laminieren von zwei Schichten (SiN-Oberflächenschutzschicht 8 und die Al2O3-Isolierschicht 9) ausgebildet wird, jedoch ohne hierauf eingeschränkt zu sein, können drei oder mehrere Schichten verwendet werden. In diesem Fall kann, um den Effekt der Unterdrückung eines Stromkollapses zu erhalten, die unterste Schicht die SiN-Oberflächenschutzschicht 8 sein, bei der das Zusammensetzungsverhältnis Si/N von Si und N, die eine Si-N-Verbindung bilden, in dem Bereich von 0,751 bis 0,801 liegen, und Schichten, die andere als die unterste Schicht sind, können Isolierschichten sein, die eine breitere Bandlücke als die der untersten Schicht haben.
  • Bezugszeichenliste
    • 1
    Substrat
    2
    Pufferschicht
    3
    GaN-Kanalschicht
    4
    AlGaN-Sperrschicht
    5
    Source-Elektrode
    6
    Drain-Elektrode
    7
    Gate-Elektrode
    8
    SiN-Oberflächenschutzschicht
    9
    Al2O3-Isolierschicht
    10
    Öffnung
    11
    Struktur
    12
    Struktur
    13
    Struktur
    14
    Öffnung
    15
    Struktur

Claims (8)

  1. Halbleiteranordnung, aufweisend: - ein Substrat (1); - eine Nitrid-Halbleiterschicht (3, 4) an dem Substrat (1); - eine Source-Elektrode (5), eine Drain-Elektrode (6) und eine Gate-Elektrode (7) an der Nitrid-Halbleiterschicht (3, 4); und - eine SiN-Oberflächenschutzschicht (8), welche die Nitrid-Halbleiterschicht (3, 4) abdeckt, wobei: - die SiN-Oberflächenschutzschicht (8) Si und N aufweist, welche eine Si-N-Verbindung bilden, und weiteres Si und N aufweist, welche ein Störstellenniveau bilden und ein Grenzflächenniveau bilden, - ein Zusammensetzungsverhältnis Si/N von Si und N, welche die Si-N-Verbindung bilden, in einem Bereich von 0,751 bis 0,801 liegt, - die Gate-Elektrode (7) an der SiN-Oberflächenschutzschicht (8) ausgebildet ist und - die Gate-Elektrode (7), die SiN-Oberflächenschutzschicht (8) und die Nitrid-Halbleiterschicht (3, 4) eine MIS(Metall Isolator Halbleiter)-Struktur formen.
  2. Halbleiteranordnung nach Anspruch 1, - wobei die Nitrid-Halbleiterschicht (3, 4) eine GaN-Kanalschicht (3) und eine AlGaN-Sperrschicht (4) an der GaN-Kanalschicht (3) aufweist, - wobei die AlGaN-Sperrschicht (4) und die SiN-Oberflächenschutzschicht (8) in einen direkten Kontakt miteinander kommen, um eine Grenzfläche auszubilden, und - wobei die Halbleiteranordnung ein Feldeffekttransistor mit Heterostruktur ist.
  3. Halbleiteranordnung nach Anspruch 1, weiter aufweisend eine Isolierschicht (9) an der SiN-Oberflächenschutzschicht (8), die eine breitere Bandlücke als die SiN-Oberflächenschutzschicht (8) hat.
  4. Halbleiteranordnung nach Anspruch 3, wobei ein Teil der Gate-Elektrode (7) an der Isolierschicht (9) angeordnet ist, um eine Feldplattenstruktur auszubilden.
  5. Verfahren zum Herstellen einer Halbleiteranordnung, aufweisend: - Ausbilden einer Nitrid-Halbleiterschicht (3, 4) an einem Substrat (1); - Ausbilden einer Source-Elektrode (5), einer Drain-Elektrode (6) und einer Gate-Elektrode (7) an der Nitrid-Halbleiterschicht (3, 4); und - Ausbilden einer SiN-Oberflächenschutzschicht (8), welche die Nitrid-Halbleiterschicht (3, 4) abdeckt, wobei: - die SiN-Oberflächenschutzschicht (8) Si und N, welche eine Si-N-Verbindung bilden, und weiteres Si und N aufweist, welche ein Störstellenniveau bilden und ein Grenzflächenniveau bilden, - ein Zusammensetzungsverhältnis Si/N von Si und N, welche die Si-N-Verbindung bilden, in einem Bereich von 0,751 bis 0,801 liegt und - die Gate-Elektrode (7) an der SiN-Oberflächenschutzschicht (8) ausgebildet wird und - die Gate-Elektrode (7), die SiN-Oberflächenschutzschicht (8) und die Nitrid-Halbleiterschicht (3, 4) eine MIS(Metall Isolator Halbleiter)-Struktur formen.
  6. Verfahren zum Herstellen einer Halbleiteranordnung nach Anspruch 5, aufweisend ein Ausbilden einer GaN-Kanalschicht (3) und einer AIGaN-Sperrschicht (4) in dieser Reihenfolge als die Nitrid-Halbleiterschicht (3, 4), - wobei die AlGaN-Sperrschicht (4) und die SiN-Oberflächenschutzschicht (8) in einen direkten Kontakt miteinander kommen, um eine Grenzfläche auszubilden, und - wobei die Halbleiteranordnung ein Feldeffekttransistor mit Heterostruktur ist.
  7. Verfahren zum Herstellen einer Halbleiteranordnung nach Anspruch 5, aufweisend ein Ausbilden einer Isolierschicht (9), die eine breitere Bandlücke als die SiN-Oberflächenschutzschicht (8) hat, an der SiN-Oberflächenschutzschicht (8).
  8. Verfahren zum Herstellen einer Halbleiteranordnung nach Anspruch 7, aufweisend: - Ausbilden einer Öffnung (14) an der Isolierschicht (9); und - Ausbilden der Gate-Elektrode (7) in der Öffnung (14) und an der Isolierschicht (9), wobei ein Teil der Gate-Elektrode (7) an der Isolierschicht (9) angeordnet ist, um eine Feldplattenstruktur auszubilden.
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