JP6025242B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は半導体装置の製造方法に関する。
例えばＦＥＴ（Field Effect Transistor：電界効果トランジスタ）などのような半導体装置に、窒化物半導体層が用いられている。窒化物半導体層を保護するために、窒化物半導体層を覆う絶縁膜を設けることがある。例えば特許文献１には、窒化物半導体層上に酸化シリコンからなる保護膜を設ける技術が記載されている。
特開２０１０−１６６０４０号公報
しかし、従来の技術では、窒化物半導体層の表面に形成される酸化物層に起因し、半導体装置の容量（真正容量及び寄生容量）が変動することがある。容量の変動により、利得の変動が引き起こされることがある。また絶縁膜中の電子トラップに電子が捕獲されることにより、半導体装置の電流の変動が生じることがある。このような容量の変動の抑制と、電流の変動の抑制とを両立することは困難であった。本発明は、上記課題に鑑み、容量の変動の抑制と、電流の変動の抑制とを両立することが可能な半導体装置の製造方法を提供することを目的とする。
本発明は、窒化物半導体層上に、前記窒化物半導体層に接触し、窒素に対するシリコンの組成比が０．７５より大きい窒化シリコン、酸素に対するシリコンの組成比が０．５より大きい酸化シリコン、及びアルミニウムのいずれかからなり、膜厚が１ｎｍ以上、５ｎｍ以下の第１膜を設ける工程と、前記窒化物半導体層上に、ソース電極、ゲート電極及びドレイン電極を設ける工程と、を有する半導体装置の製造方法である。
上記構成において、前記第１膜上に第２膜を設ける工程を有し、前記第２膜は窒化シリコン、酸化アルミニウム、及び窒化アルミニウムのいずれかかなり、実質的に化学量論組成を有する構成とすることができる。
上記構成において、前記第１膜を設ける工程はＡＬＤ法により前記第１膜を設ける工程であり、前記第２膜を設ける工程はＡＬＤ法により前記第２膜を設ける工程である構成とすることができる。
上記構成において、前記第２膜の厚さは２０ｎｍ以上、１００ｎｍ以下である構成とすることができる。
上記構成において、前記アルミニウムからなる前記第１膜を設ける工程と、前記第２膜を設ける工程とは連続して行われる構成とすることができる。
本発明によれば、容量の変動の抑制と、電流の変動の抑制とを両立することが可能な半導体装置の製造方法を提供することが可能となる。
図１は比較例に係る半導体装置を例示する断面図である。 図２（ａ）は絶縁膜のＳｉ組成比が多い例を示す模式図である。図２（ｂ）はバンドダイアグラムを例示する模式図である。 図３は絶縁膜がストイキオメトリな組成を有する例を示す模式図である。 図４（ａ）は実施例１に係る半導体装置を例示する断面図である。図４（ｂ）はゲート電極付近を拡大した模式図である。 図５（ａ）から図５（ｃ）は半導体装置の製造方法を例示する断面図である。 図６（ａ）から図６（ｃ）は半導体装置の製造方法を例示する断面図である。 図７（ａ）及び図７（ｂ）は窒化シリコンにより形成される第１膜及び第２膜の成膜条件を例示する表である。 図８（ａ）及び図８（ｂ）は窒化シリコンにより形成される第１膜及び第２膜の成膜条件を例示する表である。 図９（ａ）及び図９（ｂ）は窒化シリコンにより形成される第１膜及び第２膜の成膜条件を例示する表である。 図１０（ａ）は半導体装置のゲート電極付近を拡大した模式図である。図１０（ｂ）はＡｌにより形成される第１膜の成膜条件を例示する表である。 図１１は酸化シリコンにより形成される第１膜及び第２膜の成膜条件を例示する表である。 図１２は酸化シリコンにより形成される第１膜及び第２膜の成膜条件を例示する表である。 図１３は酸化シリコンにより形成される第１膜及び第２膜の成膜条件を例示する表である。 図１４は酸化シリコンにより形成される第１膜及び第２膜の成膜条件を例示する表である。 図１５は酸化シリコンにより形成される第１膜及び第２膜の成膜条件を例示する表である。 図１６は酸化シリコンにより形成される第１膜及び第２膜の成膜条件を例示する表である。 図１７はアルミニウムにより形成される第１膜、及び酸化アルミニウムにより形成される第２膜の成膜条件を例示する表である。 図１８はアルミニウムにより形成される第１膜、及び窒化アルミニウムにより形成される第２膜の成膜条件を例示する表である。
まず比較例について説明する。図１は比較例に係る半導体装置１００Ｒを例示する断面図である。
図１に示すように、半導体装置１００Ｒは基板１０、バリア層１２、チャネル層１４、電子供給層１６、キャップ層１８、絶縁膜２０、ソース電極２２、ドレイン電極２４、ゲート電極２６、層間絶縁膜３０及び配線３２を含む。
バリア層１２は例えば基板１０の上面に接触し、チャネル層１４は例えばバリア層１２の上面に接触している。電子供給層１６は例えばチャネル層１４の上面に接触し、キャップ層１８は例えば電子供給層１６の上面に接触している。絶縁膜２０はキャップ層１８の上面に接触している。ソース電極２２、ドレイン電極２４及びゲート電極２６は、絶縁膜２０の開口部に設けられ、キャップ層１８の上面に接触している。層間絶縁膜３０は、絶縁膜２０及びゲート電極２６の上面に接触している。配線３２は、層間絶縁膜３０の開口部に形成され、ソース電極２２の上面又はドレイン電極２４の上面に接触している。
基板１０は例えば炭化シリコン（ＳｉＣ）、又はサファイアなどにより形成されている。半導体層（バリア層１２、チャネル層１４、電子供給層１６及びキャップ層１８）は、窒化物半導体層である。バリア層１２は例えば窒化アルミニウム（ＡｌＮ）により形成されている。チャネル層１４及びキャップ層１８は、例えば窒化ガリウム（ＧａＮ）により形成されている。電子供給層１６は例えば窒化アルミニウムガリウム（ＡｌＧａＮ）により形成されている。絶縁膜２０、及び層間絶縁膜３０は例えば窒化シリコン（ＳｉＮ）により形成されている。ソース電極２２及びドレイン電極２４は金属により形成され、例えばキャップ層１８に近い方からチタン（Ｔｉ）及びアルミニウム（Ａｌ）を積層して形成されている。ゲート電極２６は金属により形成され、例えばキャップ層１８に近い方からニッケル（Ｎｉ）層２６ａと金（Ａｕ）層２６ｂとを積層して形成されている。配線３２は例えばＡｕなどの金属により形成されている。例えばソース電極２２を接地し、ドレイン電極２４に正電位、ゲート電極２６に負電位をそれぞれ印加すると、チャネル層１４に二次元電子ガス（２ＤＥＧ）が発生する。２ＤＥＧ中の電子はソース−ドレイン間を移動する。
比較例において発生する問題について説明する。図２（ａ）は絶縁膜のシリコン（Ｓｉ）組成比が多い例を示す模式図である。図１のゲート電極２６付近を拡大し、ハッチングは省略している。
図２（ａ）に示すように、キャップ層１８の上面には、Ｇａの酸化物（図中のＧａ：Ｏ、黒点は電子を表す）を含む変性層が形成される。変性層を除去するため、絶縁膜２０中の窒素（Ｎ）に対するＳｉの組成比（Ｓｉ／Ｎ比）を、ストイキオメトリ（化学量論：Stoichiometry）な組成の窒化シリコン（Ｓｉ３Ｎ４）におけるＳｉ／Ｎ比０．７５より大きくする。絶縁膜２０中のＳｉはＮと結合していない未結合軌道（図中のＳｉ右側の黒点）を有し、シリコン−水素（Ｓｉ−Ｈ）結合が多く形成される。図中に矢印で示すように、キャップ層１８の酸素イオン（Ｏイオン）が絶縁膜２０のＳｉの未結合軌道に結合することにより、変性層は除去される。しかし、絶縁膜２０中のＳｉは電子トラップとしても機能し、２ＤＥＧの電子を捕獲する。
図２（ｂ）はバンドダイアグラムを例示する模式図である。横軸は半導体装置における深さ、縦軸はエネルギーを表す。Ｅｆはフェルミエネルギー、Ｅｃはコンダクションバンドのボトムのエネルギー、Ｅｖは価電子帯のトップのエネルギーである。実線は電子捕獲前、破線は電子捕獲後のエネルギーを表す。図２（ｂ）にブロック矢印で示すように、２ＤＥＧの電子が絶縁膜２０の電子トラップに捕獲されることにより、絶縁膜２０のエネルギーバンドがマイナス側にシフトする。これに伴い、チャネル層１４、電子供給層１６およびキャップ層１８それぞれのエネルギーバンドもマイナス側にシフトする。チャネル層１４のコンダクションバンドのエネルギーＥｃがシフトすることにより、２ＤＥＧの電子が減少する。この結果、半導体装置１００Ｒの飽和電流が低下する。
次に絶縁膜２０の組成がストイキオメトリな組成（Ｓｉ３Ｎ４）である例について説明する。図３は絶縁膜がストイキオメトリな組成を有する例を示す模式図である。
図３に示すように、Ｓｉ／Ｎ比が０．７５であるため絶縁膜２０中のＳｉは未結合軌道を有さない。従って、Ｓｉは２ＤＥＧの電子を捕獲しにくい。電子の捕獲が抑制されることにより、エネルギーバンドのシフトは抑制される。しかし、絶縁膜２０中のＳｉはＯイオンと結合しにくい。このためキャップ層１８のＧａ：Ｏは残存する。ソース電極２２、ドレイン電極２４及びゲート電極２６への電圧の印加、又は温度変化などにより、矢印で示すようにＯイオンが移動する。これにより半導体装置１００Ｒの容量（例えばゲート・ソース間容量、又はゲート・ドレイン間容量）が変動する。例えばゲート電極２６とチャネル層１４との間には可変容量Ｃｖが生成され、Ｃｖのキャパシタンスが変動する。この結果、半導体装置１００Ｒの利得変動を引き起こす。なお、絶縁膜２０の組成が厳密にストイキオメトリでなく、ストイキオメトリに近い場合でも利得変動は生じうる。以上のように、比較例においては容量の変動の抑制と、電流の変動の抑制とを両立することが困難である。
実施例１はＳｉの組成比が高い膜と、その上にストイキオメトリな膜とを設ける例である。図４（ａ）は実施例１に係る半導体装置１００を例示する断面図である。
図４（ａ）に示すように、半導体装置１００においては、キャップ層１８上に第１膜３４が設けられ、第１膜３４上に第２膜３６が設けられている。第１膜３４はキャップ層１８の上面に接触している。第２膜３６は第１膜３４の上面に接触している。第１膜３４及び第２膜３６はＳｉＮにより形成されている。第１膜３４のＳｉ／Ｎ比は０．７５より大きい。第２膜３６はストイキオメトリな組成を有する。第１膜３４の厚さは例えば１ｎｍ以上、５ｎｍ以下である。第２膜３６の厚さは例えば２０ｎｍ以上、１００ｎｍ以下である。他の構成は半導体装置１００Ｒと同じである。
図４（ｂ）はゲート電極２６付近を拡大した模式図である。図４（ｂ）に示すように、第１膜３４におけるＳｉ／Ｎ比は０．７５より大きいため、第１膜３４中のＳｉは未結合軌道を有する。Ｓｉの未結合軌道とキャップ層１８中のＯイオンとが結合することにより変性層は除去される。従って、Ｏイオンの移動に起因する半導体装置１００の容量の変動が抑制される。その一方で第２膜３６はストイキオメトリな組成を有するため、第２膜３６中に電子トラップが形成されにくい。従って、２ＤＥＧの電子の捕獲が抑制され、飽和電流の変動も抑制される。このように、Ｓｉの組成比が異なる膜を積層することにより、電流の変動の抑制と容量の変動の抑制とを両立することができる。
表１は、標準生成ギブスエネルギー（以下、ギブスエネルギー）を示す表である。なお単体のギブスエネルギーは０である。
Figure 0006025242
 表１に示すように、酸化インジウム（Ｉｎ２Ｏ３）、酸化ガリウム（Ｇａ２Ｏ３）、酸化アルミニウム（Ａｌ２Ｏ３）、二酸化シリコン（ＳｉＯ２）の順にギブスエネルギーは低くなる。ギブスエネルギーが低いほど、安定な状態である。変性層において形成されるＧａ２Ｏ３のギブスエネルギーは−４９９ｋＪ／ｍｏｌである。図４（ｂ）に示したように第１膜３４中のＳｉがＯイオンと結合することにより、例えばＳｉＯ２が形成される。ＳｉＯ２のギブスエネルギーは−８５７（ｋＪ／ｍｏｌ）であり、Ｇａ２Ｏ３のギブスエネルギーより低い。従って、第１膜３４とキャップ層１８とが接触することにより、ＳｉとＯイオンとの反応が自発的に進行し、効果的に変性層を除去することができる。例えばキャップ層１８がインジウム（Ｉｎ）を含んでいる場合、変性層にはＩｎ２Ｏ３が含まれる。ＳｉＯ２のギブスエネルギーはＩｎ２Ｏ３のギブスエネルギーより低いため、効果的に変性層を除去することができる。Ａｌ及びＡｌ２Ｏ３については後述する。
次に半導体装置１００の製造方法を説明する。図５（ａ）から図６（ｃ）は半導体装置１００の製造方法を例示する断面図である。
図５（ａ）に示すように、例えばＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）を用いて、バリア層１２、チャネル層１４、電子供給層１６及びキャップ層１８を成長する。図５（ｂ）に示すように、例えば蒸着法及びリフトオフ法により、キャップ層１８上にソース電極２２及びドレイン電極２４を設ける。図５（ｃ）に示すように、例えばＡＬＤ法（Atomic Layer Deposition：原子層堆積法）を用いて、第１膜３４及び第２膜３６を設ける。
図６（ａ）に示すように、第１膜３４及び第２膜３６に開口部を形成し、例えば蒸着法及びリフトオフ法により開口部にゲート電極２６を設ける。図６（ｂ）に示すように、例えばスパッタリング法により、ゲート電極２６、第１膜３４及び第２膜３６の上に層間絶縁膜３０を形成する。図６（ｃ）に示すように、層間絶縁膜３０に開口部を形成し、例えばメッキ法を用いて開口部に配線３２を設ける。以上の工程により、半導体装置１００が形成される。
次に第１膜３４及び第２膜３６の成膜条件について説明する。ＡＬＤ法では、以下のように膜を形成する。ＡＬＤ装置内に第１原料ガスを供給することによりＳｉの一原子層（Ｓｉ層）を形成し、第１原料ガスをＡＬＤ装置から排気する。第２原料ガスを供給することによりＳｉ層を窒化し、原料ガスを排気する。供給時間とは第１原料ガスを供給している時間であり、第１排気時間とは第１原料ガスを排気する時間である。窒化時間とは第２原料ガスを供給している時間であり、第２排気時間とは第２原料ガスを排気する時間である。第１原料ガスを供給し、第２原料ガスを排気するまでを１サイクルとする。
図７（ａ）から図９（ｂ）はＳｉＮにより形成される第１膜３４及び第２膜３６の成膜条件を例示する表である。図７（ａ）から図９（ｂ）に示す各成膜条件において、第１原料ガスはＢＴＢＡＳ、ＴＤＭＡＳ、ＤＭＳ、ＢＥＭＡＳ、ＳｉＣｌ４、及びＳｉ２Ｃｌ６のそれぞれを含む。第２原料ガスは図７（ａ）から図９（ｂ）の成膜条件に共通であり、アンモニア（ＮＨ３）プラズマ、又はＮ２プラズマを含む。このように、アミノシラン（一般式：（Ｒ１Ｒ２Ｎ）ｎＳｉＨ４−ｎ）により第１膜３４及び第２膜３６を成膜することができる。
第１供給時間及び第２供給時間を変えることにより、同じ原料ガスから組成の異なる第１膜３４及び第２膜３６を成膜することができる。サイクル数は第１膜３４及び第２膜３６の厚さに応じて変更することができる。成膜温度（ＡＬＤ装置内の温度）は例えば２００℃以上、４００℃以下である。図７（ａ）から図９（ｂ）のいずれの成膜条件を用いてもよいし、図に示した以外の成膜条件を用いてもよい。
ここでＡＬＤ法を用いて第１膜３４を設ける理由を説明する。第１膜３４が厚すぎると、未結合軌道を有するＳｉが第１膜３４中に多数存在するため、電子トラップが多く形成され、２ＤＥＧの電子が電子トラップに捕獲される恐れがある。一方、第１膜３４が薄すぎると、未結合軌道を有するＳｉが少ないため、変性層の除去が難しくなる。電子の捕獲を抑制し、かつ変性層を除去するために、第１膜３４の厚さは１ｎｍ以上、５ｎｍ以下が好ましく、例えば１．５ｎｍ以上、２ｎｍ以上、４．５ｎｍ以下、４ｎｍ以下でもよい。以上のように、第１膜３４の厚さが薄くかつ均一又は均一に近くなるように、第１膜３４は制御良く形成される必要がある。これを実現するため、ＡＬＤ法を用いた形成が好ましい。なお、第１膜３４はプラズマＣＶＤ法により形成することもできるが、この方法では例えば５ｎｍ以下の膜厚（３原子、又は４原子ほどを形成）を制御良く形成することが困難であり、ＡＬＤ法に比べ効率的に変性層を除去することが困難である。第１膜３４を薄くかつ均一又は均一に近い厚さを有するように形成できる場合には、ＡＬＤ法以外の方法で形成してもよい。第１膜３４中のＮに対するＳｉ組成比は０．７５より大きく、例えば０．７８、０．８、０．８５、又は０．９以上などでもよい。
第２膜３６は実質的に化学量論組成を有するように形成される。実質的な化学量論組成とは、厳密な化学量論組成だけでなく、例えば製造工程において排除が困難な不純物等が混入している組成も含む。例えば、第２膜３６をスパッタリング法などにより成膜することもできる。ただし、第２膜３６の組成をよりストイキオメトリに近づけるため、ＡＬＤ法を用いて第２膜３６を成膜することが好ましい。例えば、第２膜３６に電子トラップが形成されにくくし、かつ水分などから半導体層を保護するため、第２膜３６の厚さは２０ｎｍ以上１００ｎｍ以下が好ましく、例えば２５ｎｍ以上、３０ｎｍ以上、９５ｎｍ以下、９０ｎｍ以下としてもよい。
第２膜３６には、上記以外にも次の効果もある。ゲート電極２６がキャップ層１８上の第１膜３４の開口部に形成された場合、第１膜３４が薄いため、ゲート電極２６とキャップ層１８との間の寄生容量が懸念される。そこで、ゲート電極２６をキャップ層１８上の第１膜３４および第２膜３６の開口部に形成することで、ゲート電極２６とキャップ層１８との距離が大きくなり、寄生容量を低減することができる。しかし、本発明においては、第２膜３６を第１膜３４上に形成することは必須ではなく、第２膜３６を形成しなくてもよい。
実施例２は、第１膜３４をＡｌにより形成する例である。実施例２に係る半導体装置２００の断面図は半導体装置１００と同じである。図１０（ａ）は半導体装置２００のゲート電極２６付近を拡大した模式図である。
図１０（ａ）に示すように、第１膜３４中のＡｌがキャップ層１８中のＯイオンと結合する。このため、実施例２によれば実施例１と同様に、変性層を除去し、かつ電子の捕獲を抑制することができる。なお第１膜３４の厚さは実施例１と同じである。次に半導体装置２００の製造方法を説明する。半導体装置２００の製造方法の図示は省略し、実施例１における図４（ａ）から図５（ｃ）を参照する。
図４（ｂ）に示すようにＡＬＤ法を用いて、キャップ層１８の上に第１膜３４を設ける。ＡＬＤ法を用いて第２膜３６を設ける。第１膜３４を設ける工程と第２膜３６を設ける工程とを連続して行う。例えば、第１膜３４を設ける工程と第２膜３６を設ける工程とは、同じＡＬＤ装置を用いて行う。又は第１膜３４を設けた後、第１膜３４を大気に暴露せずに第２膜３６を設ける工程を行う。他の工程は実施例１と同じである。
図１０（ｂ）はＡｌにより形成される第１膜３４の成膜条件を例示する表である。図１０（ｂ）に示すように、原料ガスは例えばＴＭＡを含む。
Ａｌは酸化しやすい。このため、第１膜３４を形成した後に基板１０をＡＬＤ装置から取り出し第１膜３４を空気にさらすと、第１膜３４の表面に酸化膜が形成される。酸化膜の形成を抑制するため、第１膜３４を設ける工程と第２膜３６を設ける工程とを連続して行うことが好ましい。ＡＬＤ装置を用いて第１膜３４を形成するため、第１膜３４は薄くかつ均一な厚さを有する。従って、効果的に変性層を除去することが可能となる。
ＡｌとＯイオンとが結合することにより、Ａｌ２Ｏ３が生成される。前述の表１に示したように、Ａｌ２Ｏ３のギブスエネルギーは−７８１ｋＪ／ｍｏｌであり、Ｇａ２Ｏ３のギブスエネルギーより低い。従って、ＡｌとＯイオンとの反応が進行し、効果的に変性層を除去することができる。Ａｌ２Ｏ３のギブスエネルギーはＩｎ２Ｏ３のギブスエネルギーより低いため、例えばキャップ層１８がＩｎを含んでいる場合でも効果的に変性層を除去することができる。Ａｌ２Ｏ３のギブスエネルギーはＳｉＯ２のギブスエネルギーより高いため、ＡｌはＳｉと比較してＯイオンと結合しにくい。従って、第１膜３４のようにＡｌ単体をキャップ層１８に接触させることで、効果的にＡｌとＯイオンとの結合を促進させ、変性層を除去することができる。ただし、後述するようにＡｌを含む化合物を用いた場合でも、変性層の除去は可能である。
実施例１及び２において第２膜３６を、Ｓｉ３Ｎ４以外のストイキオメトリな組成を有する絶縁体により形成してもよい。第２膜３６は、例えばＳｉＯ２、Ａｌ２Ｏ３、又はＡｌＮの少なくとも１つを含めばよい。第１膜３４はＳｉＮ及びＡｌ以外の材料により形成されてもよいし、第２膜３６はＳｉ３Ｎ４以外の材料により形成されてもよい。
酸化シリコンを用いる例について説明する。第２膜３６の組成はストイキオメトリな組成（例えばＳｉＯ２）である。第２膜３６におけるＯに対するＳｉの組成比（Ｓｉ／Ｏ比）は０．５である。第１膜３４におけるＳｉ／Ｏ比は０．５よりも大きい。表１に示したように、ＳｉＯ２のギブスエネルギーは低い。従って、第１膜３４とキャップ層１８とが接触することにより、第１膜３４中のＳｉとＯイオンとの結合が進行する。これにより変性層を除去することができる。
図１１から図１６は酸化シリコン（例えばＳｉリッチなＳｉ２Ｏ３）により形成される第１膜３４、及び酸化シリコンにより形成される第２膜３６の成膜条件を例示する表である。図１１から図１４に示す各成膜条件において、第１原料ガスはＢＴＢＡＳ、ＴＤＭＡＳ、ＤＭＳ、又はＢＥＭＡＳのそれぞれを含み、第２原料ガスは酸素（Ｏ２）プラズマ、オゾン（Ｏ３）、水（Ｈ２Ｏ）、又はルイス塩基を含む。なおルイス塩基とは、ピリジン（Ｃ５Ｈ５Ｎ）のＨ２Ｏ配位の錯体である。図１５の成長条件において、第１原料ガスはＳｉＣｌ４、Ｏ２プラズマ、Ｏ３、Ｈ２Ｏ、及びルイス塩基を含み、第２原料ガスはＯ２プラズマ、又はＯ３を含む。図１６の成長条件において、第１原料ガスはＳｉ２Ｃｌ６、Ｏ２プラズマ、Ｏ３、Ｈ２Ｏ、及びルイス塩基を含み、第２原料ガスはＯ２プラズマ、又はＯ３を含む。図１１から図１６に示すように、第２原料ガスの種類に応じて窒化時間を変更することが好ましい。
酸化アルミニウムを用いる例について説明する。第２膜３６の組成はストイキオメトリな組成（Ａｌ２Ｏ３）である。第２膜３６中におけるＯに対するＡｌの組成比（Ａｌ／Ｏ比）は０．６７である。
図１７はアルミニウムにより形成される第１膜３４、及び酸化アルミニウムにより形成される第２膜３６の成膜条件を例示する表である。図１７に示すように、第１原料ガスはＴＭＡを含み、第２原料ガスは、Ｏ２プラズマ、Ｏ３、Ｈ２Ｏ、又はルイス塩基を含む。
窒化アルミニウムを用いる例について説明する。第２膜３６の組成はストイキオメトリな組成（ＡｌＮ）である。第２膜３６におけるＮに対するＡｌの組成比（Ａｌ／Ｎ比）は１である。
図１８はアルミニウムにより形成される第１膜３４、及び窒化アルミニウムにより形成される第２膜３６の成膜条件を例示する表である。図１８に示すように、第１原料ガスはＴＭＡを含み、第２原料ガスはＮＨ３プラズマ、又はＮ２プラズマを含む。なお図１１から図１８に示した成膜条件において、成膜条件は例えば２００℃以上、４００℃以下である。
バリア層１２、チャネル層１４、電子供給層１６及びキャップ層１８は、前述した半導体以外の窒化物半導体により形成してもよい。窒化物半導体とは、Ｎを含む半導体であり、前述のもの以外に例えば窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウム（ＩｎＮ）、及び窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などがある。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ 基板
１２ バリア層
１４ チャネル層
１６ 電子供給層
１８ キャップ層
２２ ソース電極
２４ ドレイン電極
２６ ゲート電極
３０ 層間絶縁膜
３２ 配線
３４ 第１膜
３６ 第２膜

Claims (4)

  1. ＡＬＤ法を用いて、窒化物半導体層上に、前記窒化物半導体層に接触し、窒素に対するシリコンの組成比が０．７５より大きい窒化シリコン、及び酸素に対するシリコンの組成比が０．５より大きい酸化シリコンのいずれかからなり、膜厚が１ｎｍ以上、５ｎｍ以下の第１膜を設ける工程と、
    ＡＬＤ法を用いて、窒化シリコン、酸化アルミニウム、及び窒化アルミニウムのいずれかからなり、実質的に化学量論組成を有する第２膜を前記第１膜上に設ける工程と、
    前記窒化物半導体層上に、ソース電極、ゲート電極及びドレイン電極を設ける工程と、を有し、
    前記第１膜および前記第２膜は、前記ソース電極と前記ゲート電極との間、および前記ドレイン電極と前記ゲート電極との間に位置することを特徴とする半導体装置の製造方法。
  2. 前記第１膜は窒素に対するシリコンの組成比が０．７５より大きい窒化シリコンからなり、
    前記第２膜は実質的に化学量論組成を有する窒化シリコンからなる請求項１記載の半導体装置の製造方法。
  3. 前記第２膜の厚さは２０ｎｍ以上、１００ｎｍ以下であることを特徴とする請求項１又は２記載の半導体装置の製造方法。
  4. 窒化物半導体層上に、前記窒化物半導体層に接触し、アルミニウムからなり、膜厚が１ｎｍ以上、５ｎｍ以下の第１膜を設ける工程と、
    前記第１膜を設ける工程と連続して行われる、前記第１膜上に、窒化シリコン、酸化アルミニウム、及び窒化アルミニウムのいずれかからなり、実質的に化学量論組成を有する第２膜を設ける工程と、
    前記窒化物半導体層上に、ソース電極、ゲート電極及びドレイン電極を設ける工程と、を有することを特徴とする半導体装置の製造方法。
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