JP5496635B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は半導体装置の製造方法に関し、特に、ＧａＮ系半導体装置上にゲート絶縁膜を形成する工程を有する半導体装置の製造方法に関する。
Ｇａ（ガリウム）とＮ（窒素）とを含む化合物半導体（ＧａＮ系半導体）層を用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等は、高周波数かつ高出力で動作する高周波高出力増幅用素子として注目されている。ＧａＮ系半導体とは、窒化ガリウム（ＧａＮ）を含む半導体であり、例えばＧａＮ、ＧａＮと窒化アルミニウム（ＡｌＮ）との混晶であるＡｌＧａＮ、ＧａＮと窒化インジウム（ＩｎＮ）との混晶であるＩｎＧａＮ、またはＧａＮとＡｌＮとＩｎＮとの混晶であるＡｌＩｎＧａＮ等の半導体である。
ＧａＮ系半導体を用いたＦＥＴとして、ＧａＮ系半導体層とゲート電極との間にゲート絶縁膜を有するＦＥＴ（ＭＩＳＦＥＴ：Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）が知られている（特許文献１）。ＭＩＳＦＥＴにおいては、ゲート絶縁膜を用いることによりゲート電極と半導体層との間のリーク電流を抑制することができる。
特開２００６−２８６９４２号公報
しかしながら、ＡＬＤ法等の低温成長で成膜されたゲート絶縁膜においては、プロセス工程中で使用されるアルカリ溶液によってゲート絶縁膜が侵食されることにより、ゲート電極と半導体層との間にリーク電流が発生することがある。特に、逆方向電界の印加により、ゲート電極から半導体層への逆方向リーク電流がゲート絶縁膜の欠損部分に集中した場合、ＦＥＴの故障や不良が発生することがある。ＣＶＤ法やスパッタリング法においても同様の課題が生じる。
本発明は、上記課題に鑑み、ゲート絶縁膜の侵食を抑制し、ＦＥＴの故障や不良の発生を抑制することが可能な半導体装置の製造方法を提供することを目的とする。
本半導体装置の製造方法は、基板上にＧａＮ系半導体層を形成する工程と、前記ＧａＮ系半導体層上に酸化アルミニウムからなるゲート絶縁膜を４５０℃以下の成膜温度で形成する工程と、前記ゲート絶縁膜の上面に保護膜を形成する工程と、前記ゲート絶縁膜の上面が前記保護膜に覆われた状態で、前記ゲート絶縁膜を形成する工程の後の最初のアルカリ溶液を用いた処理を実行する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を有し、前記ゲート電極を形成する工程はフォトリソグラフィ法を用いた工程であり、前記アルカリ溶液を用いた処理は前記フォトリソグラフィ法の現像処理である。本発明によれば、ゲート絶縁膜の侵食を抑制し、ＦＥＴの故障や不良の発生を抑制することが可能な半導体装置の製造方法を提供することができる。
上記構成において、前記保護膜は、酸化シリコン、酸窒化シリコン、酸化ハフニウムまたは酸化ジルコニウムのいずれかからなる構成とすることができる。この構成によれば、アルカリ溶液に対する耐エッチング性が高い材料を用いて保護膜を形成するため、ゲート絶縁膜の侵食を抑制することができる。
本半導体装置の製造方法は、基板上にＧａＮ系半導体層を形成する工程と、前記ＧａＮ系半導体層上に酸化アルミニウムからなるゲート絶縁膜を４５０℃以下の成膜温度で形成する工程と、前記ゲート絶縁膜を７００℃以上で熱処理する工程と、前記熱処理する工程の後、前記ゲート絶縁膜を形成する工程の後の最初のアルカリ溶液を用いた処理を実行する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を有し、前記ゲート電極を形成する工程はフォトリソグラフィ法を用いた工程であり、前記アルカリ溶液を用いた処理は前記フォトリソグラフィ法の現像処理である。本発明によれば、ゲート絶縁膜の侵食を抑制し、ＦＥＴの故障や不良の発生を抑制することが可能な半導体装置の製造方法を提供することができる。
本半導体装置の製造方法は、基板上にＧａＮ系半導体層を形成する工程と、前記ＧａＮ系半導体層上に酸化アルミニウムからなるゲート絶縁膜を４５０℃以下の成膜温度で形成する工程と、前記ゲート絶縁膜をＯ２またはＮ２を用いプラズマ処理する工程と、前記プラズマ処理する工程の後、前記ゲート絶縁膜を形成する工程の後の最初のアルカリ溶液を用いた処理を実行する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を有し、前記ゲート電極を形成する工程はフォトリソグラフィ法を用いた工程であり、前記アルカリ溶液を用いた処理は前記フォトリソグラフィ法の現像処理であり、前記ゲート絶縁膜はＡＬＤ法により形成される。本発明によれば、ゲート絶縁膜の侵食を抑制し、ＦＥＴの故障や不良の発生を抑制することが可能な半導体装置の製造方法を提供することができる。
上記構成において、前記ＧａＮ系半導体層上にソース電極及びドレイン電極を形成する工程を含む構成とすることができる。
上記構成において、前記ＧａＮ系半導体層上にソース電極と、前記基板の前記ＧａＮ系半導体層が形成された面と前記基板を介して反対の面にドレイン電極とを形成する工程を含む構成とすることができる。
本発明によれば、ゲート絶縁膜の侵食を抑制し、ＦＥＴの故障や不良の発生を抑制することが可能な半導体装置の製造方法を提供することができる。
図１（ａ）及び図１（ｂ）は、それぞれ実験に用いたサンプルＡ及びＢを例示する断面図である。 図２（ａ）及び図２（ｂ）は、それぞれサンプルＡ及びＢにおける絶縁膜の形成工程を例示するフローチャートである。 図３（ａ）及び図３（ｂ）は、それぞれサンプルＡ及びＢにおける逆方向リーク電流の測定結果を示す図である。 図４は、サンプルＡを模式的に例示する断面図である。 図５（ａ）及び図５（ｂ）は、それぞれサンプルＣ及びＤにおける絶縁膜の形成工程を例示するフローチャートである。 図６は、サンプルＡ、Ｂ、Ｃ及びＤにおけるエッチングレートの測定結果を示す図である。 図７（ａ）は熱処理温度を変化させた場合のエッチングレートの測定結果を示す図であり、図７（ｂ）はプラズマ処理時間を変化させた場合のエッチングレートの測定結果である。 図８（ａ）から図８（ｃ）は、実施例１に係るＦＥＴの製造工程を例示する断面図（その１）である。 図９（ａ）から図９（ｃ）は、実施例１に係るＦＥＴの製造工程を例示する断面図（その２）である。 図１０は、実施例１に係るＦＥＴの製造工程を例示する断面図（その３）である。 図１１は、実施例２に係るＦＥＴを例示する断面図である。 図１２（ａ）及び図１２（ｂ）は、実施例３に係るＦＥＴの製造工程を例示する断面図である。 図１３は、実施例４に係るＦＥＴを例示する断面図である。
まず、本発明者が行った実験について説明する。最初に、サンプルの構成について説明する。図１（ａ）は実験に用いたサンプルＡを例示する断面図であり、図１（ｂ）はサンプルＢを例示する断面図である。
図１（ａ）に示すように、サンプルＡにおいては、基板５０上にＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法を用いＧａＮからなるＧａＮ系半導体層５２が形成されている。ＧａＮ系半導体層５２上に絶縁膜５４として酸化アルミニウム膜が形成されている。絶縁膜５４上には、下からＮｉ、Ａｕの順に電極５６が形成されている。
図１（ｂ）に示すように、サンプルＢにおいては、サンプルＡの構成に加え、絶縁膜５４上に保護膜５５として酸化シリコン膜が形成されている。保護膜５５上には、電極５６が形成されている。
次に、サンプルＡ及びＢの形成工程について説明する。図２（ａ）はサンプルＡの絶縁膜５４及び電極５６の形成工程を例示する図であり、図２（ｂ）はサンプルＢの絶縁膜５４、保護膜５５及び電極５６の形成工程を例示する図である。
図２（ａ）に示すように、最初にＧａＮ層表面を表面処理する（ステップＳ１０）。表面処理として、硫酸と過酸化水素水との混合溶液を用いた有機汚染の洗浄、アンモニアと過酸化水素水との混合液を用いた粒子状汚染の洗浄、４０℃程度に過熱したアンモニア水による処理を行った。基板をＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）装置内に配置する（ステップＳ１２）。ＡＬＤ法によって酸化アルミニウムを形成する場合、最初にＴＭＡ（トリメチルアルミニウム）を基板へ供給して、これを基板面に吸着し、ついでＴＭＡをパージする。この後、Ｏ２またはＯ３を基板へ供給し、基板面に吸着したＴＭＡと反応させた後、パージが実行されることで、１原子層が形成される。ＡＬＤ法は、この一連のサイクルを１ステップとして繰り返すことで、所望の膜を形成するものである。ＡＬＤ装置内で基板５０を、酸化アルミニウムの成長温度より高い５００℃で熱処理する（ステップＳ１４）。このとき、キャリアガスとして窒素ガスを流した状態で５００℃を約５分間保持する。その後、成長温度である４００℃に降温する（ステップＳ１６）。ＡＬＤ装置内で、ＴＭＡ及びＯ３を交互に供給し酸化アルミニウム膜を成長させる（ステップＳ１８）。このとき、成長温度は４５０℃、圧力は１ｔｏｒｒである。ＴＭＡ及びＯ３の供給時間は各々０．３秒である。ＴＭＡからＯ３へのガスの切り替え、Ｏ３からＴＭＡへのガスの切り替えの際、窒素ガスによるパージを５秒間行った。ＴＭＡとＯ３の供給で１サイクルとし、５００サイクル行うことで膜厚が約４０ｎｍの酸化アルミニウム絶縁膜５４を形成した。その後、降温させ、ＡＬＤ装置から基板を取り出した（ステップＳ２０）。フォトリソグラフィ法により絶縁膜５４上にパターンを形成した後、保護膜５５上に電極５６を形成した（ステップＳ２２）。
図２（ｂ）に示すように、サンプルＢにおいては、ステップＳ２０とステップＳ２２との間に、スパッタリング法により絶縁膜５４の上に、酸化シリコンからなる膜厚が３ｎｍの保護膜５５を形成した（ステップＳ２４）。その後、フォトリソグラフィ法により保護膜５５上にパターンを形成し、保護膜５５上に電極５６を形成した（ステップＳ２２）。
次に、実験結果について説明する。図３（ａ）はサンプルＡにおいて、電極５６に印加する電圧を変化させた際の逆方向リーク電流を測定した結果を示す図であり、図３（ｂ）はサンプルＢにおける測定結果を示す図である。横軸が電圧、縦軸が逆方向リーク電流を各々表す。サンプルＡ及びＢともに複数個測定しており、図中の実線は個々のサンプルの測定結果を示す。
図３（ａ）に示すように、サンプルＡでは、最低で３７．７Ｖの電圧において逆方向リーク電流の増加によるサンプルの破壊が発生した。また、破壊が発生した電圧（破壊電圧）は、３７．７〜６９．９Ｖの間に分布していた。一方で、図３（ｂ）に示すように、サンプルＢでは、最低で９２．０Ｖの電圧において逆方向リーク電流の増加によるサンプルの破壊が発生した。また、破壊電圧は、９２．０〜１０６．６Ｖの間に分布していた。
上記のように、サンプルＡでは低電圧で破壊が発生し、破壊が発生した電圧が広く分布していた。これに対し、サンプルＢにおいては、低電圧での破壊が発生しておらず、また破壊電圧の分布もサンプルＡに比べて狭かった。この原因について、図面を参照して説明する。図４は、サンプルＡを模式的に例示する断面図である。
図４に示すように、絶縁膜５４は侵食されており、欠損部５３が形成されている。これは、絶縁膜５４を形成する酸化アルミニウムはアルカリ溶液に可溶であるため、図２（ａ）のステップＳ２２において、フォトリソグラフィ法に使用したアルカリ系現像液（４．９％ＴＭＡＨ（Ｔｅｔｒａ Ｍｅｔｈｙｌ Ａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｙｄｅ）を５０％希釈した溶液）により引き起こされたものである。絶縁膜５４の侵食は、スパッタリング法やＣＶＤ法により絶縁膜５４が形成される場合にも生じる。特に、４５０℃以下の低温成長で絶縁膜５４が成膜された場合、侵食は発生しやすい。さらに４００℃以下の温度では、侵食が顕著となる。欠損部５３においては、ＧａＮ系半導体層５２と電極５６との距離が短くなるため、電極５６からＧａＮ系半導体層５２への逆方向リーク電流が発生しやすい。実験で観測された破壊は、欠損部５３に逆方向リーク電流が集中したことによる。また、欠損部５３の大きさにより破壊電圧が変化するため、サンプルＡおいては破壊電圧の分布が広くなった。
これに対し、サンプルＢにおいては、絶縁膜５４の上に酸化シリコンからなる保護膜５５を形成した。酸化シリコンは酸化アルミニウムよりもアルカリ溶液に対する耐エッチング性が高いため、酸化アルミニウムが保護される。結果的に、絶縁膜５４の侵食が抑制され、逆方向リーク電流の発生も抑制された。このため、低電圧での破壊が起きず、サンプルＡに比べて高電圧でのみ破壊が発生した。
次に、絶縁膜５４を保護するための他の方法を用いたサンプルについて説明する。図５（ａ）は、サンプルＣの絶縁膜５４及び電極５６の形成工程を例示する図であり、図５（ｂ）は、サンプルＤの絶縁膜５４及び電極５６の形成工程を例示する図である。
図５（ａ）に示すように、サンプルＣにおいては、ステップＳ２０とステップＳ２２との間に、熱処理炉により熱処理を行った（ステップＳ２６）。熱処理は、窒素ガス雰囲気中で７００℃、５分間行った。この工程により、絶縁膜５４の耐エッチング性が向上する。その後、フォトリソグラフィ法により絶縁膜５４の上にパターンを形成し、電極５６を形成した（ステップＳ２２）。その他の工程は、図２（ａ）に示したものと同様である。
図５（ｂ）に示すように、サンプルＤにおいては、ステップＳ２０とステップＳ２２との間に、アッシング装置によりプラズマ処理を行った（ステップＳ２８）。プラズマ処理はＯ２を用い、プラズマパワー８００Ｗにて１０分間行った。この工程により、絶縁膜５４の耐エッチング性が向上する。その後、フォトリソグラフィ法により絶縁膜５４の上にパターンを形成し、電極５６を形成した（ステップＳ２２）。その他の工程は、図２（ａ）に示したものと同様である。
次に、サンプルＡ、Ｂ、Ｃ及びＤの各々において、前述のアルカリ系現像液を用いてゲート絶縁膜と接する絶縁膜をエッチングした際の、絶縁膜のエッチングレートを測定した結果について説明する。図６は測定結果を示す図である。横軸は各サンプル、縦軸はエッチングレートを各々表す。
図６に示すように、サンプルＡと比較して、サンプルＢ、Ｃ及びＤのいずれにおいてもエッチングレートは大幅に抑制された。特に、絶縁膜５４上に保護膜５５を形成したサンプルＢでは、エッチングレートは最小となった。以上のように、絶縁膜５４を保護膜５５により保護すること、または絶縁膜５４に熱処理やプラズマ処理を行うことで、絶縁膜５４のエッチングレートは低下した。これにより、電極５６とＧａＮ系半導体層５２との逆方向リーク電流の発生が抑制される。
次に、熱処理の処理温度及びプラズマ処理の処理時間を変更してエッチングレートを測定した結果について説明する。図７（ｂ）はプラズマ処理において処理時間を変更した場合のエッチングレートの測定結果を示す図である。熱処理時間は５分、図７（ａ）及び図７（ｂ）の各々において、横軸は各サンプル、縦軸はエッチングレートを表す。
まず、熱処理の実験結果について説明する。図７（ａ）は熱処理温度を変更した場合のエッチングレートの測定結果を示す図である。熱処理時間は５分とし、５００℃、７００℃及び９００℃の各々で熱処理を行ったサンプルを準備し、各々サンプルＥ１、サンプルＥ２及びサンプルＥ３とした。なお、サンプルＡは図６で説明したものと同じである。
図７（ａ）に示すように、熱処理を行わなかったサンプルＡと比較して、熱処理を行ったサンプルＥ１〜Ｅ３はいずれもエッチングレートが抑制された。また、熱処理温度を高温にするほどエッチングレート抑制の効果が向上した。特に、７００℃以上の温度では、エッチングレートが大幅に抑制された。これは、７００℃付近で酸化アルミニウムの再結晶化が始まるためと考えられる。
次に、プラズマ処理の実験結果について説明する。図７（ｂ）はプラズマ処理時間を変更した場合のエッチングレートの測定結果を示す図である。プラズマ処理はＯ２を用い、プラズマパワー８００Ｗにより、５分、１０分及び２０分の各々でプラズマ処理を行ったサンプルを準備し、各々サンプルＦ１、サンプルＦ２及びサンプルＦ３とした。
図７（ｂ）に示すように、プラズマ処理を行わなかったサンプルＡと比較して、プラズマ処理を行ったサンプルＦ１〜Ｆ３はいずれもエッチングレートが抑制された。プラズマ処理では、処理時間に対するエッチングレートの変化が顕著ではなかった。これは、プラズマ処理が表面の処理を行うものであり、一定時間以上処理を行っても、その効果は時間によって大きく変化しないためと考えられる。また、エッチングレート抑制の効果は、図７（ａ）に示した熱処理の方が大きかった。
次に、ゲート電極と接する絶縁膜のエッチングレートを抑制させた半導体装置に係る実施例について説明する。
実施例１は横型のＦＥＴにおいて、ゲート絶縁膜１８上に保護膜１９を設けた例である。図８（ａ）から図１０は、実施例１に係る半導体装置の製造方法を例示する断面図である。図８（ａ）に示すように、Ｓｉ基板１０上に例えばＭＯＣＶＤ法を用いてバッファ層（不図示）を形成する。バッファ層上に膜厚が例えば１０００ｎｍのＧａＮ電子走行層１２を形成する。ＧａＮ電子走行層１２上に膜厚が例えば３０ｎｍのＡｌＧａＮ電子供給層１４を形成する。ＡｌＧａＮ電子供給層１４のＡｌ組成比は例えば０．２である。ＡｌＧａＮ電子供給層１４上に、膜厚が例えば３ｎｍのＧａＮキャップ層１６を形成する。以上の工程により、基板１０上に、ＧａＮ電子走行層１２、ＡｌＧａＮ電子供給層１４及びＧａＮキャップ層１６からなるＧａＮ系半導体層１５が形成される。
図８（ｂ）に示すように、ＧａＮキャップ層１６上に酸化アルミニウム膜からなる膜厚が例えば４０ｎｍのゲート絶縁膜１８を形成する。ゲート絶縁膜１８の形成方法は、図２（ｂ）と同じであり、ＡＬＤ装置内で、ゲート絶縁膜１８の成長温度以上の温度で熱処理した後、ＡＬＤ装置内で、ＡＬＤ法を用い膜厚が４０ｎｍのゲート絶縁膜１８を形成する。
図８（ｃ）に示すように、スパッタリング法により、ゲート絶縁膜１８の上面に例えば酸化シリコンからなる、膜厚が例えば３ｎｍの保護膜１９を形成する。
図９（ａ）に示すように、例えばＢＣｌ３／Ｃｌ２ガスを用いたエッチングにより素子間分離を行い、ゲート絶縁膜１８及び保護膜１９に開口部を設ける。開口部に下から例えばＡｌ、Ｔｉの順にソース電極２０及びドレイン電極２２を形成する。
図９（ｂ）に示すように、フォトリソグラフィ法により保護膜１９上にパターンを形成し、例えばリフトオフ法により例えばＮｉ／Ａｕ等ゲート電極２４を設ける。このとき、ゲート絶縁膜１８の上面が保護膜１９に覆われた状態で、ゲート絶縁膜１８形成後の最初のアルカリ溶液を用いた処理（現像液として例えばＴＭＡＨ溶液等）を実行する。これにより、保護膜１９が形成される前に、アルカリ溶液を用いた処理を実行することによる、ゲート絶縁膜１８の侵食が防止できる。現像液としては、例えばＴＭＡＨ溶液等の他に、コリン（ＣＨＯＬＩＮＥ：Ｔｒｉｍｅｔｈｙ−２−ｈｉｄｒｏｘｙｅｔｈｙｌ ａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ）溶液を使用することもできる。図９（ｃ）に示すように、ソース電極２０及びドレイン電極２２の各々に接続される例えばＡｕ系の金属からなる配線２６を形成する。その後、図１０に示すように、ゲート絶縁膜１８、保護膜１９、ゲート電極２４及び配線２６を覆う別の保護膜２８を形成する。以上の工程により、実施例１に係る半導体装置が完成する。
実施例１によれば、ゲート絶縁膜１８上に保護膜１９を形成し（図２（ｂ）のステップＳ２４）、その後フォトリソグラフィ法により保護膜１９上にパターンを形成し、ゲート電極２４を設ける（ステップＳ２２）。すなわち、ゲート絶縁膜１８が保護膜１９で保護された後に、アルカリ溶液が使用される。このため、ゲート絶縁膜１８の侵食が抑制され、逆方向リーク電流の発生が抑制される。結果的に、ＦＥＴの故障や不良の発生を抑制することが可能となる。
実施例１では、スパッタリング法により保護膜１９を形成するとしたが、例えばＡＬＤ法等の方法でもよい。また、ゲート絶縁膜１８はＡＬＤ法を用いて形成するとしたが、例えばスパッタリング法やＣＶＤ法で形成してもよい。
アルカリ溶液を使用する工程としてゲート電極２４を形成する工程を説明したが、他の工程においてアルカリ溶液を使用する場合でも保護膜１９が形成されていれば、ゲート絶縁膜１８はアルカリ溶液による侵食に対し保護される。
実施例２は縦型のＦＥＴにおいて、ゲート絶縁膜７２上に保護膜７３を設けた例である。図１１は実施例２に係る半導体装置を例示する断面図である。図１１に示すように、導電性のＳｉＣ基板６０上に、ｎ型ＧａＮドリフト層６２、ｐ型ＧａＮバリア層６４及びｎ型ＧａＮキャップ層６６が形成されている。これらの層にはドリフト層６２に達する開口部８２が形成されている。開口部８２を覆うように再成長層として、不純物を添加しないＧａＮ電子走行層６８、ＡｌＧａＮ電子供給層７０が形成されている。電子供給層７０上にゲート絶縁膜７２が形成されている。ゲート絶縁膜７２は、図２（ｂ）の方法で形成されている。ゲート絶縁膜７２上に酸化シリコンからなる保護膜７３が形成されている。開口部８２に沿ってキャップ層６６上にソース電極７４、開口部８２内にゲート電極７８、基板６０の裏面にドレイン電極８０が形成されている。
ゲート絶縁膜上に保護膜を設けたＦＥＴは、実施例１のように、ＧａＮ系半導体層１５上にソース電極２０及びドレイン電極２２が形成された横型のＦＥＴでもよい。また、実施例２のように、ＧａＮ系半導体層上にソース電極７４が、基板６０のＧａＮ系半導体層が形成された面と基板６０を介して反対の面にドレイン電極８０が形成された縦型のＦＥＴでもよい。また、保護膜は酸化シリコン以外にも、アルカリ溶液に対する耐エッチング性が高ければ、他の材料を用いてもよい。例えば酸窒化シリコン、酸化ハフニウム、酸化ジルコニウム等である。
実施例３は横型のＦＥＴにおいて熱処理を行った例である。図１２（ａ）及び図１２（ｂ）は、実施例３に係る半導体装置の製造方法を例示する断面図である。
図１２（ａ）に示すように、既述した図８（ａ）及び図８（ｂ）と同様の工程により、ＧａＮ系半導体層１５上に酸化アルミニウム膜からなる膜厚が４０ｎｍのゲート絶縁膜１８を形成する。ゲート絶縁膜１８形成後、図１２（ａ）の状態において、７００℃で５分の熱処理を行う。
熱処理後、例えばＢＣｌ３／Ｃｌ２ガスを用いたエッチングにより素子間分離を行い、ゲート絶縁膜１８に開口部を設ける。開口部に下からＡｌ、Ｔｉの順にソース電極２０及びドレイン電極２２を形成する。さらに、フォトリソグラフィ法により、ゲート絶縁膜１８上に例えばＮｉ／Ａｕ等の金属からなるゲート電極２４を形成する。このとき、現像液としてアルカリ溶液を使用する。ソース電極２０及びドレイン電極２２の各々に接続される例えばＡｕ系の金属からなる配線２６を形成する。ゲート絶縁膜１８、ゲート電極２４及び配線２６を覆う別の保護膜２８（窒化シリコン膜）を形成する。図１２（ｂ）に示すように、以上の工程により、実施例３に係る半導体装置が完成する。
実施例３によれば、ゲート絶縁膜１８を形成した後に熱処理を行い（図５（ａ）のステップＳ２４）、その後フォトリソグラフィ法により保護膜１９上にパターンを形成し、ゲート電極２４を設ける（ステップＳ２２）。すなわち、熱処理によりゲート絶縁膜１８の耐エッチング性を向上させた後に、アルカリ溶液が使用される。このため、ゲート絶縁膜１８の侵食が抑制され、逆方向リーク電流の発生が抑制される。結果的に、ＦＥＴの故障や不良の発生を抑制することが可能となる。
実施例４は縦型のＦＥＴにおいて熱処理を行った例である。図１３は実施例４に係る半導体装置を例示する断面図である。図１３に示すように、ゲート絶縁膜７２上に保護膜がないことの他は、図１１に示したものと同様の構成である。ゲート絶縁膜７２は、７００℃、５分の熱処理が行われている。
実施例５は横型のＦＥＴにおいてプラズマ処理を行った例である。実施例５に係る半導体装置の製造方法は、図１２（ａ）及び図１２（ｂ）に示した断面図を参照して説明する。
図１２（ａ）に示すように、既述した図８（ａ）及び図８（ｂ）と同様の工程により、ＧａＮ系半導体層１５上に酸化アルミニウム膜からなる膜厚が４０ｎｍのゲート絶縁膜１８を形成する。ゲート絶縁膜１８形成後、図１２（ａ）の状態において、Ｏ２を用いたプラズマ処理を行う。プラズマ処理後、既述したものと同様の工程により、実施例５に係る半導体装置が完成する。
実施例５によれば、ゲート絶縁膜１８を形成した後にプラズマ処理を行い（図５（ｂ）のステップＳ２８）、その後フォトリソグラフィ法により保護膜１９上にパターンを形成し、ゲート電極２４を設ける（ステップＳ２２）。すなわち、プラズマ処理によりゲート絶縁膜１８の耐エッチング性を向上させた後に、アルカリ溶液が使用される。このため、ゲート絶縁膜１８の侵食が抑制され、逆方向リーク電流の発生が抑制される。結果的に、ＦＥＴの故障や不良の発生を抑制することが可能となる。なお、ゲート絶縁膜１８が侵食されることを防止するため、プラズマ処理工程の前においては、アルカリ溶液は使用しない。
実施例６は縦型のＦＥＴにおいてプラズマ処理を行った例である。実施例６に係る半導体装置は図１３に例示したものと同様の構成であるため説明を省略する。ゲート絶縁膜７２には、例えばＯ２を用いたプラズマ処理が行われている。
ゲート絶縁膜に熱処理またはプラズマ処理を行ったＦＥＴは、実施例３及び５のように、ＧａＮ系半導体層１５上にソース電極２０及びドレイン電極２２が形成された横型のＦＥＴでもよい。また、実施例４及び６のように、ＧａＮ系半導体層上にソース電極７４が、基板６０のＧａＮ系半導体層が形成された面と基板６０を介して反対の面にドレイン電極８０が形成された縦型のＦＥＴでもよい。以上から、実施例３から６では、ゲート絶縁膜１８がアルカリ溶液により侵食されることを防止することができる。このため、保護膜を用いた実施例１及び２と同様な効果（図３（ｂ）参照）を得られるものである。
基板として、実施例１ではＳｉ基板の例、実施例２では、ＳｉＣ基板の例を説明したが、サファイア基板またはＧａＮ基板を用いることもできる。
実施例３及び４では、ゲート絶縁膜１８の形成後、７００℃、５分間の熱処理を行うとしたが、熱処理の条件は変更してもよい。熱処理の温度は酸化アルミニウムの成膜温度以上とし、好ましくは７００℃以上とする。これにより、エッチングレートは大きく抑制される（図７（ａ）参照）。熱処理温度を８００℃とすると、７００℃で熱処理を行う場合よりもエッチングレートは抑制される。また、熱処理温度を９００℃とすると、さらにエッチングレートは抑制される。
実施例５及び６では、Ｏ２を用いてプラズマ処理を行うとしたが、例えばＮ２を用いてプラズマ処理を行ってもよい。
なお、本発明により、ゲート電極下以外の領域が保護膜に覆われている場合は、その領域のアルカリ処理耐性が向上し、デバイスの信頼性向上に寄与することは言うまでもない。
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０、５０ 基板
１２ ＧａＮ電子走行層
１４ ＡｌＧａＮ電子供給層
１５、５２ ＧａＮ系半導体層
１６ ＧａＮキャップ層
１８ ゲート絶縁膜
１９ 保護膜
２０ ソース電極
２２ ドレイン電極
２４ ゲート電極
５４ 絶縁膜
５６ 電極

Claims (7)

  1. 基板上にＧａＮ系半導体層を形成する工程と、
    前記ＧａＮ系半導体層上に酸化アルミニウムからなるゲート絶縁膜を４５０℃以下の成膜温度で形成する工程と、
    前記ゲート絶縁膜の上面に保護膜を形成する工程と、
    前記ゲート絶縁膜の上面が前記保護膜に覆われた状態で、前記ゲート絶縁膜を形成する工程の後の最初のアルカリ溶液を用いた処理を実行する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、を有し、
    前記ゲート電極を形成する工程はフォトリソグラフィ法を用いた工程であり、
    前記アルカリ溶液を用いた処理は前記フォトリソグラフィ法の現像処理であることを特徴とする半導体装置の製造方法。
  2. 前記保護膜は、酸化シリコン、酸窒化シリコン、酸化ハフニウムまたは酸化ジルコニウムのいずれかからなることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 基板上にＧａＮ系半導体層を形成する工程と、
    前記ＧａＮ系半導体層上に酸化アルミニウムからなるゲート絶縁膜を４５０℃以下の成膜温度で形成する工程と、
    前記ゲート絶縁膜を７００℃以上で熱処理する工程と、
    前記熱処理する工程の後、前記ゲート絶縁膜を形成する工程の後の最初のアルカリ溶液を用いた処理を実行する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、を有し、
    前記ゲート電極を形成する工程はフォトリソグラフィ法を用いた工程であり、
    前記アルカリ溶液を用いた処理は前記フォトリソグラフィ法の現像処理であることを特徴とする半導体装置の製造方法。
  4. 基板上にＧａＮ系半導体層を形成する工程と、
    前記ＧａＮ系半導体層上に酸化アルミニウムからなるゲート絶縁膜を４５０℃以下の成膜温度で形成する工程と、
    前記ゲート絶縁膜をＯ２またはＮ２を用いプラズマ処理する工程と、
    前記プラズマ処理する工程の後、前記ゲート絶縁膜を形成する工程の後の最初のアルカリ溶液を用いた処理を実行する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、を有し、
    前記ゲート電極を形成する工程はフォトリソグラフィ法を用いた工程であり、
    前記アルカリ溶液を用いた処理は前記フォトリソグラフィ法の現像処理であり、
    前記ゲート絶縁膜はＡＬＤ法により形成されることを特徴とする半導体装置の製造方法。
  5. 前記ＧａＮ系半導体層上にソース電極及びドレイン電極を形成する工程を含むことを特徴とする請求項１から４いずれか一項記載の半導体装置の製造方法。
  6. 前記ＧａＮ系半導体層上にソース電極と、前記基板の前記ＧａＮ系半導体層が形成された面と前記基板を介して反対の面にドレイン電極とを形成する工程を含むことを特徴とする請求項１から４いずれか一項記載の半導体装置の製造方法。
  7. 前記プラズマ処理する工程のプラズマ処理時間は、５分以上であることを特徴とする請求項４記載の半導体装置の製造方法。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5506036B2 (ja) 2010-03-02 2014-05-28 古河電気工業株式会社 半導体トランジスタ
JP2012094688A (ja) * 2010-10-27 2012-05-17 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2012104568A (ja) * 2010-11-08 2012-05-31 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
KR101464909B1 (ko) 2010-11-26 2014-11-24 후지쯔 가부시끼가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP5839804B2 (ja) * 2011-01-25 2016-01-06 国立大学法人東北大学 半導体装置の製造方法、および半導体装置
JP2012231003A (ja) * 2011-04-26 2012-11-22 Advanced Power Device Research Association 半導体装置
CN103620751B (zh) * 2011-07-12 2017-08-01 松下知识产权经营株式会社 氮化物半导体装置及其制造方法
JP2013140866A (ja) * 2012-01-04 2013-07-18 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
CN102709320B (zh) * 2012-02-15 2014-09-24 中山大学 纵向导通的GaN基MISFET 器件及其制作方法
JP6025242B2 (ja) * 2012-03-30 2016-11-16 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP2014192493A (ja) 2013-03-28 2014-10-06 Toyoda Gosei Co Ltd 半導体装置
CN103311284B (zh) * 2013-06-06 2015-11-25 苏州晶湛半导体有限公司 半导体器件及其制作方法
JP6197427B2 (ja) 2013-07-17 2017-09-20 豊田合成株式会社 ショットキーバリアダイオード
JP6241100B2 (ja) 2013-07-17 2017-12-06 豊田合成株式会社 Ｍｏｓｆｅｔ
JP6235702B2 (ja) * 2014-05-01 2017-11-22 ルネサスエレクトロニクス株式会社 半導体装置
CN106663634B (zh) * 2015-03-30 2021-07-23 瑞萨电子株式会社 半导体器件及半导体器件的制造方法
US10784350B2 (en) * 2016-03-23 2020-09-22 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing semiconductor device
JP6685890B2 (ja) * 2016-12-19 2020-04-22 株式会社東芝 半導体装置及びその製造方法
CN115810663A (zh) * 2021-09-14 2023-03-17 联华电子股份有限公司 高电子迁移率晶体管及其制作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6909186B2 (en) * 2003-05-01 2005-06-21 International Business Machines Corporation High performance FET devices and methods therefor
US20060102931A1 (en) * 2004-11-17 2006-05-18 Thomas Edward Kopley Field effect transistor having a carrier exclusion layer
JP4916671B2 (ja) 2005-03-31 2012-04-18 住友電工デバイス・イノベーション株式会社 半導体装置
JP2008016762A (ja) * 2006-07-10 2008-01-24 Oki Electric Ind Co Ltd ＧａＮ−ＨＥＭＴの製造方法
JP5311765B2 (ja) * 2006-09-15 2013-10-09 住友化学株式会社 半導体エピタキシャル結晶基板およびその製造方法
JP2008072029A (ja) * 2006-09-15 2008-03-27 Sumitomo Chemical Co Ltd 半導体エピタキシャル結晶基板の製造方法
JP2008103408A (ja) * 2006-10-17 2008-05-01 Furukawa Electric Co Ltd:The 窒化物化合物半導体トランジスタ及びその製造方法
JP5186776B2 (ja) 2007-02-22 2013-04-24 富士通株式会社 半導体装置及びその製造方法
JP5048791B2 (ja) * 2007-03-15 2012-10-17 レール・リキード−ソシエテ・アノニム・プール・レテュード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード フラットパネルディスプレイの製造のための銅相互接続
US8329541B2 (en) * 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
JP4805299B2 (ja) * 2008-03-28 2011-11-02 古河電気工業株式会社 電界効果トランジスタの製造方法
JP5030172B2 (ja) * 2008-06-09 2012-09-19 株式会社神戸製鋼所 絶縁膜及びその製造方法、並びに絶縁膜を備えた電子デバイス

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