JP2008016762A - ＧａＮ−ＨＥＭＴの製造方法 - Google Patents

Abstract

【課題】ウエハ面内のＨＥＭＴ特性の均一性を向上して、ＨＥＭＴの出力を向上することにより、ＨＥＭＴ素子の歩留りを向上し、信頼性を高める。
【解決手段】基板１００上に、バッファ層１０２と、バッファ層上に設けられたＵＩＤ−ＧａＮチャネル層１０４と、ＵＩＤ−ＧａＮチャネル層上に設けられたＵＩＤ−ＡｌＧａＮ電子供給層１０８と、ＵＩＤ−ＡｌＧａＮ電子供給層上に最上層として設けられたキャップ層１１０との積層構造を含む半導体本体１５０を用意し、この半導体本体の、キャップ層の表面である第１主面１６０上に第１絶縁膜１１２を形成する。次に、この第１絶縁膜に、オーミック電極用のコンタクトホール１１８及びゲート電極用のコンタクトホール１２０を同時に開口して、これらのコンタクトホールに、オーミック電極１２４及びゲート電極１２８をそれぞれ形成する。
【選択図】図４

Description

この発明は、携帯基地局の送信用デバイス等に用いる高出力ＧａＮ−ＨＥＭＴの製造方法、特に、ＦＥＴ特性のウエハ面内の均一を向上し、高出力化を実現するＧａＮ−ＨＥＭＴの製造方法に関するものである。

ＧａＮを用いた電子デバイス、例えば、高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）は、シリコンカーバイト（Silicon Carbide：ＳｉＣ）、サファイヤ、又はＳｉ基板上に、有機金属化学気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法、又は、分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）法等のエピタキシャル結晶成長法により、ＧａＮやＡｌＧａＮの結晶膜を順次結晶成長したエピタキシャル基板を使用して作製される。この時、通常は、先にＨＥＭＴのソース電極やドレイン電極のオーミック電極を形成した後、異なる金属材料でゲート電極を形成するプロセスが一般に採用されており、オーミック電極とゲートの電極のパターンの位置決めを同時に行った報告例はない。

以下、背景技術として一般に使用されているＧａＮ−ＨＥＭＴの製造工程（例えば、非特許文献１）について、図７（Ａ）〜（Ｃ）及び図８（Ａ）〜（Ｃ）に示した工程断面図を参照して説明する。

先ず、半絶縁性（Semi-Insulating：ＳＩ）ＳｉＣ基板３００上に、ＭＯＣＶＤ法により、バッファ層３０２としてＧａＮ又はＡｌＮ層、ＵＩＤ（Un-Intentionally-Doped）−ＧａＮチャネル層３０４、ＵＩＤ−ＡｌＧａＮ電子供給層３０８、及びキャップ層３１０としてＵＩＤ−ＧａＮ層とを順次結晶成長させる。この様な積層構造を形成すると、ＵＩＤ−ＧａＮチャネル層３０４とＵＩＤ−ＡｌＧａＮ電子供給層３０８とのエネルギーバンドギャップの違いから、ＵＩＤ−ＧａＮチャネル層３０４内のＵＩＤ−ＡｌＧａＮ電子供給層３０８側に２次元電子ガス層３０６が形成される。この様な積層構造を含む半導体本体３５０を用意する。そして、この半導体本体３５０の最上層であるキャップ層３１０の表面をこの半導体本体３５０の第１主面３６０とする（図７（Ａ））。

次に、Ａｒ（アルゴン）イオン等をイオン注入法により、半導体本体３５０の第１主面３６０の表面から２次元電子ガス層３０６の下側までの深さまで、選択イオン注入を行い、ＧａＮ−ＨＥＭＴの活性領域以外のキャリヤを殺し、素子分離用のアイソレーション領域３１２を形成する（図７（Ｂ））。

続いて、ＧａＮ−ＨＥＭＴのソース電極３１６ａ及びドレイン電極３１６ｂから成るオーミック電極３１６を形成するためのレジストパターン３１４を、フォトリソグラフィ技術を用いて第１主面３６０上に形成する（図７（Ｃ））。

次に、レジストパターン３１４をマスクとして、第１主面３６０の上面に、オーミック電極用材料としてのＴｉを１５ｎｍ厚みに、Ａｌを２００ｎｍ厚みに連続的に真空蒸着法により積層し、リフトオフ法によりオーミック電極３１６をパターニング形成して図８（Ａ）に示す構造体を得る。これらＧａＮ−ＨＥＭＴのソース電極３１６ａ及びドレイン電極３１６ｂとしてのオーミック電極３１６を形成した後、図８（Ａ）に示す構造体に対して、Ｎ_２ガス雰囲気中、５５０℃〜９００℃の温度範囲内の適当な温度で数十秒〜数分間の熱処理を行うことによって、半導体本体３５０の第１主面３６０の表面のキャップ層３１０とオーミック電極３１６との電気的なオーミック接触を得ている。

次に、第１主面３６０上に形成されたソース電極３１６ａ及びドレイン電極３１６ｂとしてのオーミック電極３１６の間の中心領域のみを露出する開口を有するレジストパターンを、フォトリソグラフィにより形成し、このレジストパターンをマスクとして、ゲート電極用材料としてのＮｉを５０ｎｍ厚みに、Ａｕを５００ｎｍ厚みに連続的に真空蒸着法により積層し、リフトオフ法によりゲート電極３１８をパターニング形成する（図８（Ｂ））。その後、図８（Ｂ）に示す構造体に対して、Ｎ_２ガス雰囲気中、２００℃〜４５０℃の温度範囲内の適当な温度で数分間の熱処理を行う。

次に、フォトリソグラフィ技術とリフトオフ法とを用いて、Ａｕ等の配線電極３２０をオーミック電極３１６上及びゲート電極３１８上に、真空蒸着及びリフトオフ法によりパターン形成して、ＧａＮ−ＨＥＭＴ３３０が作製される(図８（Ｃ）)。
佐野芳明 他、応用物理 第７３巻 第３号 ｐ．３５８−ｐ．３６２（２００４）

しかしながら、上述の背景技術で説明したように、従来法においては、オーミック電極をフォトリソグラフィ技術により形成した後、別途、フォトリソグラフィ技術を用いてゲート電極を形成していた。このため、オーミック電極形成位置に対してゲート電極を設計通りに位置決めすることができないという問題があった。特に、コンタクト露光法においては、アライナで目視しながらオーミック電極の位置を基準にゲート電極のマスクアライメントを行うが、この時オーミック電極を構成するソース電極とドレイン電極間の僅か３〜５μｍ程度の間隙に、僅か０．７〜１．０μｍサイズのゲート電極をマスクアライメントすることになり、ゲート電極端とソース電極端の距離はウエハ内全域で必ずしも一定とはならない。このオーミック電極とゲート電極との間の位置ズレの程度は、実際にプロセスを施したパターンを測定すると、コンタクト露光法で最大で０．５μｍにも達することもあった。この位置ズレの原因は、ウエハの反りやマスクアライメント技術の習熟度に起因すると考えられる。又、機械的なマスクアライメントによるステッパー露光法を用いた場合でも、０．１〜０・２μｍ程度の位置ズレが生じることがあった。このウエハ面内における、フォトリソグラフィによるオーミック電極とゲート電極との位置ズレ、すなわちソース電極とゲート電極間の距離のズレ及びゲート電極とドレイン電極間の距離のズレは、作製されるＨＥＭＴの相互コンダクタンス（ｇ_ｍ）やドレイン耐圧が一定しない等の問題点を引き起こし、ＨＥＭＴ特性のバラツキの原因のひとつになっていた。

従って、この発明の目的は、電極間の位置ズレを解消することができるＧａＮ−ＨＥＭＴの製造方法を提供することにある。

この発明のＧａＮ−ＨＥＭＴの製造法によれば、上記目的を達成するために、下記の特徴を有している。

第１の発明によれば、ＧａＮ−ＨＥＭＴ用半導体本体の上面に絶縁膜を形成し、この絶縁膜にオーミック電極用のコンタクトホールとゲート電極用のコンタクトホールとを同時に形成し、然る後、オーミック電極及びゲート電極を個別に形成する。

第２の発明によれば、基板上に、バッファ層と、バッファ層上に設けられたＵＩＤ−ＧａＮチャネル層と、ＵＩＤ−ＧａＮチャネル層上に設けられたＵＩＤ−ＡｌＧａＮ電子供給層と、ＵＩＤ−ＡｌＧａＮ電子供給層上に最上層として設けられたキャップ層との積層構造を含む半導体本体を用意する第１工程と、半導体本体の、キャップ層の表面である第１主面上に第１絶縁膜を形成する第２工程と、第１絶縁膜に、オーミック電極用のコンタクトホール及びゲート電極用のコンタクトホールを同時に開口する第３工程と、コンタクトホールに、オーミック電極及びゲート電極をそれぞれ形成する第４工程とを含む。

そして、第３の発明によれば、上記第２の発明のＧａＮ−ＨＥＭＴの製造方法において、第２工程に用いられる第１絶縁膜として、窒化シリコン膜を形成する。

又、第４の発明によれば、上記第３の発明におけるＧａＮ−ＨＥＭＴの製造方法において、第１絶縁膜としての窒化シリコン膜を形成した後に、８００℃から１２００℃の範囲内の温度で熱処理を行うことにより、この窒化シリコン膜を改質させる。

さらに、第５の発明によれば、第２の発明おけるＧａＮ−ＨＥＭＴの製造方法において、第３工程と第４工程の間に、ゲート電極用のコンタクトホール内のキャップ層の露出面上に、第２絶縁膜を形成する。

第１の発明によれば、電極間の位置ズレを解消することにより、ウエハ面内のＨＥＭＴ特性の均一性を向上して、ＨＥＭＴの出力を向上することができる効果を奏する。

第２の発明によれば、第１絶縁膜に、オーミック電極用のコンタクトホール及びゲート電極用のコンタクトホールを同時に開口することにより、ウエハ内全面において作製されるＨＥＭＴのオーミック電極とゲート電極の位置、すなわちソース電極とゲート電極間の距離、及びゲート電極とドレイン電極間の距離が一定になり、一様なソース抵抗及びドレイン抵抗が得られる。従って、ＨＥＭＴのｇ_ｍのバラツキが抑制できる。その結果、最大発信周波数及びカットオフ周波数等のバラツキが抑えられ、引いては、出力特性のウエハ面内におけるバラツキを大きく抑制することができる。従って、ＨＥＭＴの歩留りを向上し、信頼性を高めたＧａＮ−ＨＥＭＴを得ることができるという効果を有する。又、ゲート電極パターンをゲート電極用コンタクトホールパターンよりもオーバーサイズすることができることにより、第１絶縁膜、すなわち窒化シリコン膜上に残存するゲート電極部分が、フィールドプレート（Field Plate：ＦＰ）電極としての効果が得られ、電流コラプスやドレイン耐圧の改善に寄与する等の効果を奏する。

第３及び第４の発明によれば、それぞれ、半導体本体をプロセスに先立って第１主面上全体を、改質させた第１絶縁膜すなわち窒化シリコン膜で覆うことにより、この窒化シリコン膜がプロセス中の化学薬品やドライエッチング工程による損傷から、この半導体本体を保護するためのパッシベーション膜として働くという効果を奏する。

第５の発明によれば、ゲート電極用のコンタクトホール内の半導体本体の最上層であるキャップ層の露出面上に、第２絶縁膜を形成することにより、ＭＩＳ型のＧａＮ−ＨＥＭＴを作製することができる効果を奏する。

以下、図を参照して、この発明の実施形態につき説明する。なお、これらの図は、この発明が理解できる程度に構成要素の形状、大きさ及び配置関係を概略的に示してあるにすぎず、また、以下に説明する数値的及びその他の条件は単なる好適例であり、この発明はこの発明の実施形態にのみ何等限定されるものではない。なお、断面図において、図の複雑化を防ぐために、断面を表すハッチング等を一部省略して示してある。

（第１の実施形態）
図１（Ａ）〜（Ｃ）、図２（Ａ）〜（Ｃ）、図３（Ａ）〜（Ｃ）、及び図４は、この発明のＧａＮ−ＨＥＭＴの製造方法の第１の実施形態を説明するための製造工程図であって、各図は、製造工程段階で得られた構造体の断面切り口を示してある。

先ず、この発明では、ＧａＮ−ＨＥＭＴ用半導体本体１５０を用意する。そのために、この実施形態では、下地として、ＳＩ−ＳｉＣ基板１００を用いる。このＳＩ−ＳｉＣ基板１００上に、ＭＯＣＶＤ法により、バッファ層１０２としてＧａＮ又はＡｌＮ層、ＵＩＤ（Un-Intentionally-Doped）−ＧａＮチャネル層１０４、ＵＩＤ−ＡｌＧａＮ電子供給層１０８、及びキャップ層１１０としてＵＩＤ−ＧａＮ層を順次結晶成長させる。この様な積層構造を形成すると、ＵＩＤ−ＧａＮチャネル層１０４とＵＩＤ−ＡｌＧａＮ電子供給層１０８とのエネルギーバンドギャップの違いから、ＵＩＤ−ＧａＮチャネル層１０４内のＵＩＤ−ＡｌＧａＮ電子供給層１０８側に２次元電子ガス層１０６が形成される。この様な積層構造を含む半導体本体１５０がＧａＮ−ＨＥＭＴ半導体本体である。尚、この半導体本体１５０の最上層であるキャップ層１１０の表面をこの半導体本体１５０の上面としての第１主面１６０とする（図１（Ａ））。

次に、この半導体本体１５０の上面に絶縁膜を形成する。この実施形態では、半導体本体１５０の最上層であるキャップ層１１０の表面に、通常のプラズマＣＶＤ（Ｐ−ＣＶＤ）法により、２００℃〜４００℃の温度範囲内の任意好適な温度で、第１絶縁膜として窒化シリコン膜１１２を１００ｎｍの厚さで均一に形成する。次に、この１００ｎｍ厚さの窒化シリコン膜１１２が形成されている半導体本体１５０に対して、１０７０℃の温度で、アンモニア雰囲気中で熱処理を行う（図１（Ｂ））。その結果、この窒化シリコン膜１１２は改質され、Ｐ−ＣＶＤ法によって形成された直後の膜質は、以下のような変化を示した。すなわち、フッ酸によるエッチング速度は、１．３２Å／秒を示したものが０．０３Å／秒となり、フッ酸ではほとんどエッチングされない窒化シリコン膜に変化した。又、屈折率の変化は、１．８５が１．９６に増加した。さらに、膜厚は１００ｎｍの厚みが８１ｎｍの厚みに減少した。これらの変化は、熱処理をすることにより窒化シリコン膜の密度が増加したことに起因していると思われる。この窒化シリコン膜における同様な変化が、熱処理温度８００℃から１２００℃の範囲内の温度で処理した場合も同様な変化を示し、雰囲気としては、アンモニア中、窒素中及び真空中でも同様の変化を示した。従って、この改質された窒化シリコン膜がプロセス中の化学薬品やドライエッチング工程による損傷から、この半導体本体を保護するためのパッシベーション膜としての役割を果たすことが理解できる。

次に、Ａｒ（アルゴン）イオン等をイオン注入法により、半導体本体１５０の第１主面１６０上に形成された第１絶縁膜すなわち窒素化シリコン膜１１２を透過膜として、ＵＩＤ−ＧａＮチャネル層１０４内の２次元電子ガス層１０６の下側までの深さまで、アイソレーション用のレジストパターンをマスクに選択イオン注入を行い、素子分離用のアイソレーション領域１１４を形成することにより、ＧａＮ−ＨＥＭＴの活性領域以外のキャリヤを死滅させる（図１（Ｃ））。

次に、この発明によれば、この第１絶縁膜１１２にオーミック電極用のコンタクトホールとゲート電極用のコンタクトホールとを同時に形成する。その目的のために、この実施形態では、第１絶縁膜である窒化シリコン膜１１２上に、後述するオーミック電極用のコンタクトホール１１８及びゲート電極用のコンタクトホール１２０を同時に形成するためのレジスト開口部１１７ａ，１１７ｂ及び１１７ｃが形成されたレジストパターン１１６をパターニング形成する（図２（Ａ））。

続いて、これらコンタクトホール１１８及び１２０を形成するための共通のレジストパターン１１６をエッチングマスクとして、誘導結合型反応性イオンエッチング（Inductively Coupled Plasma-Reactive Ion Etching：ＩＣＰ−ＲＩＥ）法を用いて、ＳＦ_６ガス雰囲気中で、真空度数ｍＴｏｒｒ〜数十ｍＴｏｒｒの範囲内の任意好適な真空度の条件で、第１絶縁膜すなわち窒化シリコン膜１１２をエッチングする。その結果、オーミック電極用のコンタクトホール１１８及びゲート電極用のコンタクトホール１２０が同時にエッチング形成、すなわち開口される（図２（Ｂ））。この工程により、オーミック電極とゲート電極の位置は同時に決定される。通常は、コンタクトホール１１８及び１２０を形成するためのレジスト開口部１１７ａ，１１７ｂ及び１１７ｃをレジスト層に形成する位置精度は保証されているので、これらレジスト開口部１１７ａ，１１７ｂ及び１１７ｃの位置が許容範囲に留まっている限り、背景技術で説明したようなオーミック電極とゲート電極の位置ズレは原理的に生じないことになる。その後、レジストパターン１１６を除去する。

次に、この発明では、オーミック電極と、このオーミック電極とは異なる金属材料からなるゲート電極とを個別に形成する。この目的のために、この実施形態では、先ず、オーミック電極形成用のレジストパターン１２２をパターニングする。このレジストパターン１２２は、ゲート電極形成用のコンタクトホール１２０を覆うとともに、このレジストパターン１２２には、オーミック電極の用コンタクトホール１１８と連通するレジスト開口部１２２ａ及び１２２ｂが形成されている。この時、前述したオーミック電極用のコンタクトホール１１８と同サイズの開口を用いると、コンタクト露光法では必然的にアライメントズレが生じる。このズレの発生を回避するために、オーミック電極形成用のレジストパターン１２２の形成は、レジスト層（図示せず）を、オーミック電極用のコンタクトホール１１８の開口サイズよりも大きな開口サイズのマスクを用いて、開口する。例えば、平面視したとき、コンタクトホール１１８の開口サイズよりも０．２〜０．５μｍ程度オーバーサイズに開口したマスクを用いる。この様なマスクを用いて、オーミック電極用の個々のコンタクトホール１１８の開口領域の全体が、オーミック電極形成用の個々のレジストパターン１２２のレジスト開口部１２２ａ及び１２２ｂにそれぞれ内包されるように、このオーミック電極形成用のレジストパターン１２２を形成する（図２（Ｃ））。

続いて、このオーミック電極形成用のレジストパターン１２２をマスクとして、オーミック電極用材料としてのＴｉを１５ｎｍ厚みに、Ａｌを２００ｎｍ厚みに連続的に真空蒸着法により積層し、リフトオフ法によりオーミック電極１２４をパターニング形成して図３（Ａ）に示すような構造体を得る。これらＧａＮ−ＨＥＭＴのソース電極１２４ａ及びドレイン電極１２４ｂとしてのオーミック電極１２４が形成された図３（Ａ）に示す構造体に対して、Ｎ_２ガス雰囲気中、６１５℃の温度で２分間の熱処理を行うことにより、半導体本体１５０の第１主面１６０の表面のキャップ層１１０とオーミック電極１２４との電気的なオーミック接触を確実にする（図３（Ａ））。

次に、ゲート電極形成用のレジストパターン１２６をパターニングする。このレジストパターン１２６は、ソース電極１２４ａ及びドレイン電極１２４ｂのオーミック電極１２４を覆っており、このレジストパターン１２６には、ゲート電極用のコンタクトホール１２０と連通するレジスト開口部１２６ａが形成されている。この時、オーミック電極形成用のレジストパターン１２２の形成を行った工程と同様に、ゲート電極形成用のレジストパターン１２６は、レジスト層（図示せず）を、ゲート電極用のコンタクトホール１２０の開口サイズよりも大きな開口サイズのマスクを用いて、開口する。例えば、ゲート電極用のコンタクトホール１２０の開口によるゲート長を１．０μｍとすると、少なくともゲート長方向において、０．２〜０．５μｍ程度オーバーサイズに開口したマスクを用いる。この様なマスクによって、平面視したとき、ゲート電極用のコンタクトホール１２０の開口領域がゲート電極形成用のレジストパターン１２６のレジスト開口部１２６ａに内包されるように、このゲート電極形成用のレジストパターン１２６を形成する（図３（Ｂ））。

続いて、このレジストパターン１２６をマスクとして、ゲート電極用材料としてのＮｉを５０ｎｍ厚みに、Ａｕを５００ｎｍ厚みに連続的に真空蒸着法により積層し、リフトオフ法によりゲート電極１２８をパターニング形成して図３（Ｃ）に示すような構造体を得る。この結果、ゲート電極用のコンタクトホール１２０は、ゲート電極１２８に埋め込まれることになる。その後、図３（Ｃ）に示す構造体に対して、Ｎ_２ガス雰囲気中、４００℃の温度で数分間の熱処理を行なう。

上述した様に作製された、ＧａＮ−ＨＥＭＴのゲート長は、半導体本体１５０の第１主面１６０の表面であるキャップ層１１０としてのＵＩＤ−ＧａＮ層と直接接するゲート電極１２８のパターンサイズ、すなわちゲート電極用のコンタクトホール１２０のサイズで決定されるので、オーバーサイズされたゲート電極１２８のパターンサイズはゲート長には直接影響しない。例えば、ＧａＮ−ＨＥＭＴ特性の相互コンダクタンスｇ_ｍなどへの影響は無い。むしろ、このオーバーサイズしたゲート電極１２８の部分は、第１絶縁膜すなわち窒化シリコン膜１１２上に張り出して形成されることになり、ＨＥＭＴの電流コラプスや耐圧の改善に寄与するフィールドプレート（Field Plate：ＦＰ）電極としての効果がある。

ここで、電流コラプスとは、ＨＥＭＴに電圧を印加したときに、半導体本体１５０の第１主面１６０の表面、すなわちエピタキシャル層の表面に存在する表面電荷などの影響により、所定のドレイン電流が得られず、ドレイン電流が減少してしまう現象をいう。又、フィールドプレート（Field Plate：ＦＰ）電極とは、ＨＥＭＴのドレイン電極側のゲート電極端に電界が集中する現象を緩和するために設けられるもので、ドレイン耐圧の向上や電流コラプスの軽減などの効果を有するものである。このフィールドプレート（Field Plate：ＦＰ）電極の形状は、ゲート電極の上部がドレイン電極方向に張り出した形状を有しており、このフィールドプレート（Field Plate：ＦＰ）電極と半導体本体１５０の第１主面１６０の表面、すなわちエピタキシャル層の表面との間に窒化シリコン膜等の絶縁膜を挟み込む構造となっている。従って、この発明の実施形態においては、ＨＥＭＴのゲート電極の構造が、既に説明したように、フィールドプレート（Field Plate：ＦＰ）電極の構成を形成している。

次の工程として、フォトリソグラフィ技術とリフトオフ法とを用いて、Ａｕ等の配線電極１３０をオーミック電極１２４上及びゲート電極１２８上に、真空蒸着及びリフトオフ法によりパターン形成して、ＧａＮ−ＨＥＭＴ１４０が作製される(図４（Ａ）)。

この実施形態においては、最もこの発明の利点が生かされるコンタクト露光法、すなわち目視でマスクアライメントを行う方法について、説明した。しかし、ステッパー露光法や電子ビーム露光法においても、コンタクト露光法による程度ではないにせよ、オーミック電極用のコンタクトホール及びゲート電極用のコンタクトホールを個別に開口する場合、各々の装置や方式の精度以上には、アライメントを実現することはできない。これらの問題を避けるためにも、この発明は、有効である。実際に、ステッパー露光法においても、０．１μｍ程度のアライメントズレは起こる可能性は存在する。

又、この発明の実施形態においては、第１絶縁膜として窒化シリコン膜を利用して、オーミック電極用のコンタクトホールとゲート電極用のコンタクトホールを同時に開口形成したが、この第１絶縁膜として酸化シリコン膜、酸窒化シリコン膜、及び、アルミナ（Ａｌ_２Ｏ_３）膜などの絶縁膜や、これらの多層膜も第１絶縁膜として用いることができる。

（第２の実施形態）
図５（Ａ）〜（Ｃ）及び図６（Ａ）〜（Ｃ）は、この発明のＧａＮ−ＨＥＭＴの製造法の第２の実施形態を説明するための製造工程図であって、各図は、製造工程段階で得られた構造体の断面切り口を示してある。

この発明の第２の実施形態として、ＭＩＳ型のＧａＮ−ＨＥＭＴの製造法について図５（Ａ）〜（Ｃ）及び図６（Ａ）〜（Ｃ）を参照して説明する。尚、図５及び図６においては、第１の実施形態における図１、図２、図３及び図４に示した構成要素と同一の構成要素には、第１の実施形態における図とは異なる参照番号を付して示してある。

この実施形態では、既に、第１の実施形態で説明した製造工程と初めから途中までは同一工程であるので省略し、工程の途中である、オーミック電極形成後の工程から説明する。

オーミック電極形成工程として、レジストパターンをマスクとして、オーミック電極用材料としてのＴｉを１５ｎｍ厚みに、Ａｌを２００ｎｍ厚みに連続的に真空蒸着法により積層し、リフトオフ法によりオーミック電極２２０をパターニング形成する。これらＧａＮ−ＨＥＭＴのソース電極２２０ａ及びドレイン電極２２０ｂから成るオーミック電極２２０を形成した後、Ｎ_２ガス雰囲気中、６１５℃の温度で２分間の熱処理を行うことにより、半導体本体２５０の第１主面２６０の表面のキャップ層２１０とオーミック電極２２０との電気的なオーミック接触を得る（図５（Ａ））。

次に、ＭＩＳ型のＧａＮ−ＨＥＭＴのゲート絶縁膜となる第２絶縁膜２２２を、Ｐ−ＣＶＤ法により、窒化シリコン膜２１２、オーミック電極２２０、及びゲート電極形成用のコンタクトホール２１８を開口した半導体本体２５０の第１主面２６０の表面のキャップ層２１０、の各表面を覆うように均一に形成する。この第２絶縁膜２２２としては、二層構造の絶縁膜とし、下層として窒化シリコン膜を３ｎｍ厚みで形成し、上層として酸化シリコン膜を３ｎｍ厚みで形成する（図５（Ｂ））。

次に、ゲート電極形成用のレジストパターン２２４をパターニングする。この時、オーミック電極形成用のレジストパターンを形成行った工程と同様に、ゲート電極形成用のレジストパターン２２４は、ゲート電極用のコンタクトホール２１８の開口サイズよりも大きなパターンサイズのマスクを用いて開口する。例えば、ゲート電極用のコンタクトホール２１８の開口によるゲート長を１．０μｍとすると、０．２〜０．５μｍ程度オーバーサイズしたマスクを用いて、ゲート電極用のコンタクトホール２１８のパターンがゲート電極形成用のレジストパターン２２４に内包されるように、このゲート電極形成用のレジストパターン２２４を形成する（図５（Ｃ））。

続いて、このレジストパターン２２４をマスクとして、ゲート電極用材料としてのＮｉを５０ｎｍ厚みに、Ａｕを５００ｎｍ厚みに連続的に真空蒸着法により積層し、リフトオフ法によりゲート電極２２６をパターニング形成する。この結果、ゲート電極用のコンタクトホール２１８は、ゲート電極２２６に内包されることになる。その後、Ｎ_２ガス雰囲気中、４００℃の温度で数分間の熱処理を行なう（図６（Ａ））。

以上の様に作製された、ＭＩＳ型のＧａＮ−ＨＥＭＴのゲート長は、半導体本体２５０の第１主面２６０の表面であるキャップ層２１０としてのｉ−ＧａＮ層と直接接するゲート絶縁膜、すなわち第２絶縁膜２２２のパターンサイズ、すなわちゲート電極用のコンタクトホール２１８のサイズで決定されるので、オーバーサイズされたゲート電極２２６のパターンサイズは直接影響しない。例えば、ＧａＮ−ＨＥＭＴ特性の相互コンダクタンスｇ_ｍなどへの影響は無い。むしろ、このオーバーサイズしたゲート電極２２６の部分は、第１絶縁膜すなわち窒化シリコン膜２１２上に張り出して形成されることになり、ＨＥＭＴの電流コラプスや耐圧の改善に寄与するフィールドプレート（Field Plate：ＦＰ）電極としての効果がある。

ここでの電流コラプスや耐圧の改善に寄与するフィールドプレート（Field Plate：ＦＰ）電極としての効果については、第１の実施形態で説明したものと同様なので、省略する。

次に、ソース電極２２０ａ及びドレイン電極２２０ｂから成るオーミック電極２２０上の第２絶縁膜２２２に、配線電極２３０とのコンタクトを取るための配線コンタクトホール２２８ａ及び２２８ｂを開口するためのレジストパターンを形成し、ＩＣＰ−ＲＩＥ法を用いて、ＳＦ_６ガス雰囲気中で、真空度数ｍＴｏｒｒ〜数十ｍＴｏｒｒの範囲内の任意好適な真空度の条件で、第２絶縁膜２２２をエッチングして、配線コンタクトホール２２８ａ及び２２８ｂを開口する（図６（Ｂ））。

次の工程として、フォトリソグラフィ技術とリフトオフ法とを用いて、Ａｕ等の配線電極２３０を、コンタクトホール２２８ａ及び２２８ｂを通してオーミック電極２２０上、及びゲート電極２２６上に、真空蒸着及びリフトオフ法によりパターン形成して、ＭＩＳ型のＧａＮ−ＨＥＭＴ２４０が作製される(図６（Ｃ）)。

この発明の第１の実施形態を説明するための工程図（その１）である。 この発明の第１の実施形態を説明するための工程図（その２）である。 この発明の第１の実施形態を説明するための工程図（その３）である。 この発明の第１の実施形態を説明するための工程図（その４）である。 この発明の第２の実施形態を説明するための工程図（その１）である。 この発明の第２の実施形態を説明するための工程図（その２）である。 背景技術を説明するための工程図（その１）である。 背景技術を説明するための工程図（その２）である。

符号の説明

１００、２００、３００：ＳＩ−ＳｉＣ基板
１０２、２０２、３０２：バッファ層
１０４、２０４、３０４：ＵＩＤ−ＧａＮチャネル層
１０６、２０６、３０６：２次元電子ガス層
１０８、２０８、３０８：ＵＩＤ−ＡｌＧａＮ電子供給層
１１０、２１０、３１０：キャップ層
１１２：第１絶縁膜、窒化シリコン膜
１１４、２１４、３１２：アイソレーション領域
１１６：レジストパターン
１１７ａ，１１７ｂ，１１７ｃ：レジスト開口部
１１８：オーミック電極用のコンタクトホール
１２０：ゲート電極用のコンタクトホール
１２２：オーミック電極形成用のレジストパターン
１２２ａ，１２２ｂ：レジスト開口部
１２４：オーミック電極
１２４ａ：ソース電極
１２４ｂ：ドレイン電極
１２６：ゲート電極形成用のレジストパターン
１２６ａ：レジスト開口部
１２８：ゲート電極
１３０：配線電極
１４０：ＧａＮ−ＨＥＭＴ
１５０、２５０，３５０：半導体本体
１６０、２６０，３６０：第１主面
２１２：窒化シリコン膜
２１６：オーミック電極用のコンタクトホール
２１８：ゲート電極用のコンタクトホール
２２０：オーミック電極
２２０ａ：ソース電極
２２０ｂ：ドレイン電極
２２２：第２絶縁膜
２２４：ゲート電極形成用のレジストパターン
２２６：ゲート電極
２２８ａ，２２８ｂ：配線コンタクトホール
２３０：配線電極
２４０：ＭＩＳ型のＧａＮ−ＨＥＭＴ
３１４：レジストパターン
３１６：オーミック電極
３１６ａ：ソース電極
３１６ｂ：ドレイン電極
３１８：ゲート電極
３２０：配線電極
３３０：ＧａＮ−ＨＥＭＴ

Claims (5)

1. ＧａＮ−ＨＥＭＴ用半導体本体の上面に絶縁膜を形成し、該絶縁膜にオーミック電極用のコンタクトホールとゲート電極用のコンタクトホールとを同時に形成し、然る後、オーミック電極及びゲート電極を個別に形成する
   ことを特徴とするＧａＮ−ＨＥＭＴの製造方法。
2. 基板上に、バッファ層と、該バッファ層上に設けられたＵＩＤ−ＧａＮチャネル層と、該ＵＩＤ−ＧａＮチャネル層上に設けられたＵＩＤ−ＡｌＧａＮ電子供給層と、該ＵＩＤ−ＡｌＧａＮ電子供給層上に最上層として設けられたキャップ層との積層構造を含む半導体本体を用意する第１工程と、
   該半導体本体の、前記キャップ層の表面である第１主面上に第１絶縁膜を形成する第２工程と、
   前記第１絶縁膜に、オーミック電極用のコンタクトホール及びゲート電極用のコンタクトホールを同時に開口する第３工程と、
   前記コンタクトホールに、オーミック電極及びゲート電極をそれぞれ形成する第４工程とを含む
   ことを特徴とするＧａＮ−ＨＥＭＴの製造方法。
3. 請求項２に記載のＧａＮ−ＨＥＭＴの製造方法において、前記第２工程における前記第１絶縁膜として、窒化シリコン膜を形成することを特徴とするＧａＮ−ＨＥＭＴの製造方法。
4. 請求項３に記載のＧａＮ−ＨＥＭＴの製造方法において、前記窒化シリコン膜を形成した後に、８００℃から１２００℃の範囲内の温度で熱処理を行うことにより、前記窒化シリコン膜を改質させることを特徴とするＧａＮ−ＨＥＭＴの製造方法。
5. 請求項２に記載のＧａＮ−ＨＥＭＴの製造方法において、前記第３工程と前記第４工程の間に、前記ゲート電極用のコンタクトホール内の前記キャップ層の露出面上に、第２絶縁膜を形成することを特徴としたＧａＮ−ＨＥＭＴの製造方法。

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