CN111081771A - 一种绝缘层掩埋型晶体管结构及器件 - Google Patents

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Abstract

一种绝缘层掩埋型晶体管结构及器件，包括半导体衬底、源极、栅极以及漏极，所述支撑衬底上方依次生长有所述沟道层、隔离层与势垒层；栅极设置在源极和漏极之间；支撑衬底与沟道层之间设有绝缘层；支撑衬底为与绝缘层生长工艺兼容的衬底；晶体管包括背栅控制极与隔离层；背栅控制极与所述沟道层通过隔离层隔离。本发明的有益效果为有效的阻断了衬底的泄漏，改善/控制栅极、源极以及支撑衬底之间的漏电流，降低了噪声系数；避免了晶格失配材料生长造成晶体皲裂变形、及可靠性下降；而且可以通过背栅控制极控制阈值电压的高低，并进一步减小漏电流的，从而开发出各种新型功能性的器件。

Description

一种绝缘层掩埋型晶体管结构及器件
技术领域
本发明涉及晶体管领域，尤其是一种绝缘层掩埋型晶体管结构及器件。
背景技术
现有的Ⅲ-Ⅴ族化合物半导体，包括GaAs、GaN、InP等类型。其中的GaAs pHEMT衬底结构，未掺杂InGaAs层与AlGaAs层在界面处形成异质结，产生二维电子气。栅极控制势垒高度，当栅极达到一定偏压时，二维电子气隧道穿越势垒，在源极和漏极间形成电流。为了防止电流泄露到GaAs衬底中，加入了未掺杂GaAs/AlGaAs超晶格缓冲层。但是现有的GaAspHEMT晶体管存在着一下几个缺点：漏电流大，包括栅极与源极之间的漏电流，二维电子气通过未掺杂GaAs/AlGaAs超晶格缓冲层向GaAs衬底泄露的电流；因漏电流的存在显著降低了GaAs pHEMT晶体管的效率；因漏电流的存在，导致了GaAs pHEMT器件的堆叠性不好。
GaN pHEMT衬底结构与GaAs pHEMT衬底结构类似，不同之处在于有SiC、GaN和Si三种衬底材料。主要采用的是SiC和Si两种主流衬底材料。在此基础上开发的碳化硅(SiC)衬底上的GaN(GaN－on－SiC)，以及Si(硅)衬底上的GaN(GaN－on－Si)，SiC衬底主要优势在于散热特性，碳化硅(SiC)衬底上的GaN(GaN－on－SiC)主要适合于高频、高压、高温应用场合，其主要缺点：制作衬底的尺寸受限制、成本比较高以及难于与CMOS等Si基技术集成。
Si(硅)衬底上的GaN(GaN－on－Si)是目前比较有希望放量民用的一种器件。其特点在于，用晶圆可达12英寸的Si替代了昂贵的SiC，易于与现有的Si硅基CMOS技术集成，使成本显著降低，有希望在主流民用及消费类电子市场得到应用。但是Si(硅)衬底上的GaN(GaN－on－Si)也存在一些问题，具体表现在：高频特性不好、可靠性不好、漏电流大以及效率不高。
发明内容
本发明的发明目的在于：针对上述存在的问题，提供一种绝缘层掩埋型晶体管结构及器件，采用在半导体衬底上增加绝缘层、缓冲层，在晶体管上增加背栅控制极，使得晶体管结构成本低、高频特性好，使用效率高以及漏电流显著降低。
本发明采用的技术方案如下：
一种绝缘层掩埋型晶体管结构，包括半导体衬底、源极、栅极以及漏极，所述半导体衬底包括支撑衬底、沟道层、隔离层以及势垒层，所述沟道层、隔离层以及势垒层均为半导体薄膜层，所述支撑衬底上方依次生长有所述沟道层、所述隔离层与所述势垒层；所述源极和所述漏极设置在势垒层两侧，与势垒层接触；所述栅极设置在源极和漏极之间，与势垒层接触；所述支撑衬底与所述沟道层之间设有绝缘层；所述绝缘层为绝缘薄膜；所述支撑衬底与绝缘层生长工艺兼容的衬底；所述晶体管包括背栅控制极与隔离层；所述背栅控制极与所述绝缘层通过所述隔离层隔离。
传统的晶体管结构，为了防止电流泄漏到半导体薄膜材料的衬底中，增加了未掺杂的缓冲层，但是其漏电流大、效率低以及堆叠的性能特性不好等缺陷。本发明采用的是一种新型绝缘层掩埋型晶体管结构，在沟道层与支撑衬底之间增加一层绝缘层，能够实现高击穿电压以及低漏电流，还能提供背部偏压控制，使得芯片的整体性能有显著的提高。
更进一步的，所述绝缘层与所述沟道层之间设有缓冲层。
在绝缘层与沟道层之间设置缓冲层，主要是用于与沟道层半导体薄膜材料进行晶格匹配，使得沟道层中的生长的薄膜材料能够以高质量的生长于缓冲层上面，能够适应生长的晶体管结构带来的缺陷密度、散热以及温度稳定性等要求。
更进一步的，所述绝缘层与支撑衬底之间设有背栅控制通道，引出到晶体管正面的背栅电极；所述背栅控制通道与晶体管结构之间通过势磊层绝缘隔离。
更进一步的，所述背栅控制极控制晶体管的阈值电压，所述晶体管阈值电压在大于3.3V的时候，晶体管处于“休眠”状态；所述晶体管阈值电压在小于1V的时候，晶体管处于“活跃”状态。
“休眠”状态值得是晶体管不工作，待机的状态；“活跃”值得是晶体管正常工作的状态。
更进一步的，所述背栅控制极包括接触层与缓冲层；所述接触层生长在所述缓冲层之上。
更进一步的，所述绝缘层与所述缓冲层交替设置。
绝缘层和缓冲层可以交替设置，形成绝缘缓冲层，主要是用于生长晶体的时候，对生长晶体的质量进行过渡与缓冲。
更进一步的，所述绝缘层与所述缓冲层至少设置一层。
设置缓冲层是为了在生长高质量的半导体薄膜的时候，进行一个过渡与缓冲，避免直接生长在绝缘层上的薄膜，因晶格常数差距较大，造成生长的晶体皴裂、变形。
更进一步的，所述绝缘层为氧化物或氮化物或氟化物。
更进一步的，所述栅极设置至少一个；所述栅极与栅极之间设有背栅控制极或浮动栅极；所述背栅控制极或浮动栅极均设置至少一个。
本发明还公开了一种绝缘层掩埋型晶体管结构构成的开关，所述开关包括水平方向栅极控制电路与垂直方向栅极控制电路；所述水平方向控制电路与垂直方向控制电路通过串联连接；所述晶体管与晶体管之间通过串联或并联方式堆叠。
在开关中，采用串联或并联晶体管，可以提高晶体管的工作频率范围以及工作功率，并且加入的背栅可以在低功耗模式以及高性能模式当中任一切换，达到开关整体功耗最低的效果。
更进一步的，所述低噪放为共源共栅结构。
综上所述，由于采用了上述技术方案，本发明的有益效果是：
1、采用本发明所提供的绝缘层掩埋型晶体管结构，通过在半导体上设置绝缘层，有效的阻断了衬底的泄漏，改善/控制栅极、源极以及支撑衬底之间的漏电流，并且在此基础上可以开发出低功耗、高效率的晶体管。
2、采用本发明所提供的绝缘层掩埋型晶体管结构，通过在绝缘层上设有缓冲层，使绝缘层与Ⅲ-Ⅴ族化合物半导体薄膜之间的晶格匹配，使得Ⅲ-Ⅴ族化合物半导体在以高质量生长的时候进行一个过渡与缓冲，避免了直接生长造成晶体皲裂以及变形。
3、采用本发明所提供的的绝缘层掩埋型晶体管结构，在晶体管结构中引入一个背栅控制极，通过背栅控制极可以控制衬底电流，以及控制晶体管阈值电压的高低，可以进一步的减低漏电流，使得晶体管的功耗进一步降低，工作效率进一步的提升；可以广泛应用于第5代移动通信、万物互联IoT中对不同的工作场景进行切换。
4、采用本发明所提供的的绝缘层掩埋型晶体管结构，可以在制备的晶体管结构上，通过背栅控制极对阈值电压的控制，控制漏电流的大小，可以开发出低噪声放大器，高频、高功率放大器以及高频、高功率开关等功能的器件。
5、采用本发明所提供的的绝缘层掩埋型晶体管结构堆叠形成的单刀单掷开关，通过对多层晶体管进行串联或并联的堆叠，在背栅的作用洗下，可以实现低功耗模式和高功耗模式之间的随意切换，并达到开关整体功耗最低的效果。
附图说明
本发明将通过例子并参照附图的方式说明，其中：
图1是插入绝缘层半导体衬底结构
图2是在现有技术兼容的衬底插入绝缘层的新型半导体衬底结构
图3是加入背栅控制极的晶体管结构
图4是基于新型绝缘层掩埋型晶体管结构多层堆叠的单刀单掷开关。
图5是基于新型绝缘层掩埋型晶体管结构多层堆叠的叠单刀双掷开
图6是低噪声放大器的结构示意图
具体实施方式
本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。
本说明书(包括任何附加权利要求、摘要)中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。
实施例一
本实施例公开了一种绝缘层9掩埋型晶体管结构，包括半导体衬底、源极1、栅极2以及漏极3，所述半导体衬底包括支撑衬底10、沟道层7、隔离层4以及势垒层5，所述沟道层7、隔离层4以及势垒层5均为Ⅲ-Ⅴ族化合物半导体薄膜层，所述支撑衬底10上方依次生长有所述沟道层7、所述隔离层4与所述势垒层5；所述源极1和所述漏极3设置在势垒层5两侧，与势垒层5接触；所述栅极2设置在源极1和漏极3之间，与势垒层5接触；所述支撑衬底10与所述沟道层7之间设有绝缘层9；所述绝缘层9为氧化物层；在支撑衬底10与沟道层7之间设置一层绝缘层9，主要是用于阻断衬底泄漏，改善或控制栅极2、源极1以及支撑衬底10之间的漏电流；所述绝缘层9与所述沟道层7之间设有缓冲层8；所述缓冲层8为所述沟道层7的掺杂结构，设置缓冲层8主要与沟道层7半导体薄膜材料进行晶格匹配，使得沟道层7中的生长的薄膜材料能够以高质量的生长于缓冲层8上面，能够适应生长的晶体管结构带来的缺陷密度、散热以及温度稳定性等要求；所述支撑衬底10为与绝缘层9生长工艺兼容的衬底，绝缘层9的材料是和支撑衬底10的材料相匹配的，两者薄膜层的生长的工艺是相兼容的；所述晶体管包括背栅控制极6与隔离层4；所述背栅控制极6与所述绝缘层9通过所述隔离层4隔离，在晶体管结构中，增加背栅控制极6，主要功能是为沟道层7提供了额外的偏置电压，用于控制晶体管开启和夹断阈值电压，且通过控制不同的阈值电压，可以实现晶体管的不同功能效果；设置隔离层4主要是让背栅控制电压走下面的通道对沟道层7进行控制，避免直接接触，会从侧面对沟道层7造成影响。
实施例二
本实施例是基于实施例一的基础上，公开了一种绝缘层9掩埋型晶体管结构，所述绝缘层9与所述缓冲层8交替设置；所述绝缘层9设置至少一层；所述缓冲层8设置至少一层；所述背栅控制极12包括接触层11与缓冲层8；所述接触层11生长在所述缓冲层8之上，背栅控制极12里面设置缓冲层8，绝缘层9上面设置一层缓冲层8，设置两层缓冲层8，主要是为了生长高质量的晶体的过渡与缓冲，避免直接生长晶体会造成晶体皲裂以及变形的情况出现，且缓冲层8材料的晶格常数在沟道层7半导体材料与绝缘层9半导体材料的晶格常数之间，具有一定的弹性作为缓冲。
实施例三
本实施例是基于实施例一和实施列二的基础上，公开了一种通过背栅控制极控制阈值实现的晶体管中的场景切换，利用背栅控制极12晶体管阈值电压的高低，实质适应不同的应用环境，且通过背栅控制不同场景所需要的阈值电压的高低，进行不同的场景切换，可以广泛的应用于第5代移动通信、万物互联IoT等不同的场景切换中。
实施例四
本实施例是基于实施例一和实施列二的基础上，公开了一种低噪声放大器，通过在半导体衬底上设置绝缘层9，阻断了衬底的泄漏，改善/控制栅、源、衬底之间的漏电流，通过降低漏电流改善晶体管的噪声特性，在此基础上开发低噪声放大器。特别地，通过背栅控制阈值高低，进一步减低漏电流，使晶体管噪声特性进一步提升。该低噪放采用的是共源共栅场效应管结构实现，如图6所示，绝缘层的存在，使得每个晶体管的漏电流都显著降低，因此整体低噪放的噪声系数也显著降低；通过背栅控制阈值高低，进一步减低漏电流，使晶体管噪声特性进一步提升。在“休眠状态”时，利用背栅提高阈值电压；而在“活跃”状态时，利用背栅降低阈值电压；并且可以降低噪声系数，并提高系统效率；输出匹配网络是由电阻、电感、电容等原件构成，用于增加低噪放覆盖频率范围，或者提高线性输出功率范围。
实施例五
本实施例是基于实施例一和实施列二的基础上，公开了一种高频、高功率放大器，通过半导体衬底上设置的绝缘层9，阻断了衬底的泄漏，改善/控制栅、源、衬底之间界面电特性，降低栅极2、源极1、漏极之间的寄生电容，并且使得寄生电容随工作电流、电压变化不敏感；且绝缘层9存在还提高了栅极2、源极1以及漏极3之间的隔离特性，使得器件可以在更高的功率水平上进行工作；且可以通过背栅控制极6来控制栅极2、源极1以及漏极3之间的寄生电筒大小，可以进一步的优化性能，并且提高了晶体管的震荡频率，使得器件可以在更高频频段进行工作。
实施例六
本实施例是基于实施例一和实施列二的基础上，公开了一种高频、高功率开关，通过设置一层绝缘层9，可以阻断衬底泄露，改善/控制栅、源、衬底之间的漏电流，并且通过串联或者并联堆叠的晶体管，使得功率放大器的性能能够进一步提高，进一步的提升功率水平，并且通过串联/并联堆叠晶体管，提高晶体管的工作频率范围，以及工作功率；广泛应用于5G移动通信的20GHz～70GHz左右频段，以及100瓦以上输出功率。
实施例七
本实施列是基于实施列一至实施列六的基础上，公开了一种绝缘层9掩埋型晶体管结构构成的单刀单掷开关，所述单刀单掷开关包括水平方向栅极2控制电路与垂直方向栅极2控制电路；所述水平方向控制电路与垂直方向控制电路通过串联连接；所述水平方向栅极2控制电路与垂直方向栅极2控制电路均至少包含三层晶体管；所述晶体管设置至少三层；所述晶体管与晶体管之间通过串联或并联方式堆叠，在晶体管结构中加入了背栅控制极，可以由低功耗模式以及高性能模式上任一切换，达到开关整体功耗最低的效果；通过背栅控制极控制阈值高低，进一步减低漏电流，是的晶体管噪声特性进一步提升，利用背栅控制极控制阈值电压的高低，当阈值电压大于3.3V的时候，为“休眠状态”，“休眠”状态为系统待机情况，功率消耗低；当阈值电压小于1V的时候，为“活跃”状态，“活跃”状态为正常工作状态，高性能。
利用这种类型的开关，可以制作出如单刀四掷、单刀八掷、双刀双掷等结构与此类似开关；且在堆叠晶体管后形成的单刀单掷开关，显著提升了开关整体的工作贷款，节约功耗以及功率的容量，广泛应用于5G移动通信的20GHz～70GHz左右频段，以及100瓦以上输出功率。
综上所述，本发明的有益效果为，通过设置绝缘层9，阻断衬底泄漏，改善/控制栅、源、衬底之间的漏电流，在此基础上可以开发低功耗、高效率晶体管；通过引入背栅控制极6控制衬底，可以控制晶体管的阈值高低，进一步的降低了漏电流，使得晶体管的功耗进一步降低，提升了晶体管的效率；所设置的背栅控制极12控制阈值高低，可以使晶体管在“休眠”状态和“活跃”状态之间切换，进一步的提高了系统极效率；可以在绝缘层9掩埋型半导体衬底的晶体管结构上开发出低噪声放大器，通过降低漏电流改善晶体管的噪声特性来开发出低噪声放大器；通过绝缘层9掩埋型半导体衬底的晶体管结构，可以开发出高频、高功率放大器以及高频、高功率开关。
本发明并不局限于前述的具体实施方式。本发明扩展到任何在本说明书中披露的新特征或任何新的组合，以及披露的任一新的方法或过程的步骤或任何新的组合。

Claims (11)

1.一种绝缘层掩埋型晶体管结构，包括半导体衬底、源极、栅极以及漏极，所述半导体衬底包括支撑衬底、沟道层、隔离层以及势垒层，所述沟道层、隔离层以及势垒层均为半导体薄膜层，所述支撑衬底上方依次生长有所述沟道层、所述隔离层与所述势垒层；所述源极和所述漏极设置在势垒层两侧，与势垒层接触；所述栅极设置在源极和漏极之间，与势垒层接触；其特征在于：所述支撑衬底与所述沟道层之间设有绝缘层；所述绝缘层为绝缘薄膜；所述支撑衬底与绝缘层生长工艺兼容的衬底；所述晶体管包括背栅控制极与隔离层；所述背栅控制极与所述绝缘层通过所述隔离层隔离。
2.根据权利要求1所述的一种绝缘层掩埋型晶体管结构，其特征在于：所述绝缘层与所述沟道层之间设有缓冲层。
3.根据权利要求2所述的一种绝缘层掩埋型晶体管结构，其特征在于：所述绝缘层与支撑衬底之间设有背栅控制通道，引出到晶体管正面的背栅电极；所述背栅控制通道与晶体管结构之间通过势磊层绝缘隔离。
4.根据权利要求3所述的一种绝缘层掩埋型晶体管结构，其特征在于：所述背栅控制极控制晶体管阈值电压；所述晶体管阈值电压在大于3.3V的时候，晶体管处于“休眠”状态；所述晶体管阈值电压在小于1V的时候，晶体管处于“活跃”状态。
5.根据权利要求3所述的一种绝缘层掩埋型晶体管结构，其特征在于：所述背栅控制极包括接触层与缓冲层；所述接触层生长在所述缓冲层之上。
6.根据权利要求1、2、3、4、5任一所述的一种绝缘层掩埋型晶体管结构，其特征在于：所述绝缘层与所述缓冲层交替设置。
7.根据权利要求1、2、3、4、5任一所述的一种绝缘层掩埋型晶体管结构，其特征在于：所述绝缘层与所述缓冲层均设置至少一层。
8.根据权利要求1、2、3、4、5任一所述的一种绝缘层掩埋型晶体管结构，其特征在于：所述绝缘层为氧化物或氮化物或氟化物。
9.根据权利要求1、2、3、4、5任一所述的一种绝缘层掩埋型晶体管结构，其特征在于：所述栅极设置至少一个；所述栅极与栅极之间设有背栅控制极或浮动栅极；所述背栅控制极或浮动栅极均设置至少一个。
10.根据权利要求9所述的一种绝缘层掩埋型晶体管结构构成的开关，其特征在于：所述开关包括水平方向栅极控制电路与垂直方向栅极控制电路；所述水平方向控制电路与垂直方向控制电路通过串联连接；所述晶体管与晶体管之间通过串联或并联方式堆叠。
11.根据权利要求9所述的一种绝缘层掩埋型晶体管结构构成的低噪放，其特征在于：所述低噪放为共源共栅结构。
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