KR20140139346A - 질화물 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 명세서는, 초격자층 구조를 통해 높은 임계전압을 가지면서, 불순물 도핑된층의 삽입으로 노멀리 오프(Normally-off) 특성을 동시에 가지는 반도체 소자(또는 에피텍셜 기판) 및 그 제조방법을 제공한다.
이를 위하여, 일 실시예에 따른 반도체 소자는, 버퍼층; 상기 버퍼층 상에 형성되는 초격자층; 상기 초격자층에 상에 형성되고 GaN으로 이루어지는 채널층; 상기 채널층 상에 형성되는 장벽층; 및 상기 장벽층 상에 형성되는 p-GaN층을 포함할 수 있다.

Description

질화물 반도체 소자 및 그 제조 방법{Nitride semiconductor and method thereof}
본 명세서는 초격자층 구조를 통해 높은 임계전압을 가지면서, 불순물 도핑된층의 삽입으로 노멀리 오프(Normally-off) 특성을 동시에 가지는 반도체 소자(또는 에피텍셜 기판) 및 그 제조방법에 관한 것이다.
질화물 반도체는 실리콘에 비해 높은 임계 전계, 낮은 on저항, 고온, 고주파 동작 특성이 주목되어, 차세대 반도체 소자의 재료로 선행 연구되고 있다.
고출력 전력 소자에는 최근에 주류로, 크게 MOSFET와 IGBT가 있으며, GaN 계열로도 HEMT, HFET 및 MOSFET등의 소자가 연구되어 지고 있다.
HEMT의 경우, 높은 전자의 이동도를 이용하여, 고주파 특성의 통신소자 등에 이용되어 지고 있다.
또한, HEMT는 전력용 반도체 및 고주파 특성의 통신소자 등에 이용되어 지고 있다. 최근에는 하이브리드/연료 전지 자동차의 개발이 진행되고 있으며, 국외 여러 기업에서 하이브리드 자동차를 출시하고 있다. 하이브리드 자동차내 모터와 발전기(generator)를 연결하는 voltage booster converter 및 inverter내 반도체 스위치는 엔진에서 발생하는 열로 인하여 고온에서 신뢰적인 동작을 요구한다. GaN는 와이드 밴드갭으로 인하여 신뢰적인 고온 동작이 가능하며, 하이브리드 자동차내 차세대 반도체 스위치로 적합하다.
그 중 일본 Furukawa Electric이 AlGaN/GaN 고전자 이동도 트랜지스터 (high-electron-mobility transistor, HEMT) discrete를 발표하였으며, 750 V의 높은 항복 전압과 6.3 mΩ-cm2의 낮은 온-저항을 가져 기존 Si MOSFET, Si superjunction MOSFET 및 SiC MESFET에 비하여 우수한 특성을 가짐을 증명하였다. 또한 발표된 GaN discrete는 225℃의 고온에서도 안정적인 스위칭 동작을 하였다.
도 1은 이종접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 나타내는 예시도이다.
도 1을 참조하면, 일반적인 HFET는 드레인 전극에서 소스 전극으로 흐르는 2DEG 전류를 쇼트키(schottky) 게이트 전극을 통해 스위칭(switching) 동작을 할 수 있다.
일반적인 HFET(10)는 기판(미도시), 상기 기판상에 형성된 제 1 GaN층(11), 상기 제 1 GaN층 상에 형성되는 AlGaN층(12), 상기 AlGaN층 상에 형성되는 제 2 GaN층(13), 상기 제 2 GaN층 상에 형성되는 게이트 전극(14), 소스 전극(15) 및 드레인 전극(16)을 포함할 수 있다.
이러한 종류의 HFET 소자는 전압, 전류 특성에서 우수하여 고출력 전력 소자로 사용하기 위해 많은 시도가 이루어지고 있으나, MOSFET 및 IGBT 등 다른 소자와는 달리 노멀리 온(Normally-on) 형태를 가지는 단점이 있을 수 있다.
본 명세서는 초격자층 구조를 통해 높은 임계전압을 가지면서, 불순물 도핑된층의 삽입으로 노멀리 오프(Normally-off) 특성을 동시에 가지는 반도체 소자(또는 에피텍셜 기판) 및 그 제조방법을 제공하는 데 그 목적이 있다.
상기 목적들을 달성하기 위한 본 명세서에 따른 반도체 소자는, 버퍼층; 상기 버퍼층 상에 형성되는 초격자층; 상기 초격자층에 상에 형성되고 GaN으로 이루어지는 채널층; 상기 채널층 상에 형성되는 장벽층; 및 상기 장벽층 상에 형성되는 p-GaN층을 포함할 수 있다.
본 명세서와 관련된 일 예로서, 상기 버퍼층은, AlN 및 AlGaN 중 적어도 하나로 이루어지는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 버퍼층은, AlN으로 이루어지고, 상기 버퍼층은, 저온으로 성장된 제 1 AlN층; 및 상기 제 1 AlN층 상에 형성되고, 고온으로 성장된 제 2 AlN층을 포함하는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 버퍼층은, AlGaN으로 이루어지고, 상기 버퍼층은, 적층 방향으로 Al의 조성이 점층적으로 감소되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 초격자층은, 서로 다른 2개의 제 1 박막층 및 제 2 박막층이 적층된 초격자 박막층이 복수개 적층되어 형성되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 제 1 박막층은, AlxGa1 - xN(0≤x≤1) 또는 AlxInyGa1 -x- yN(0≤x,y≤1, x≠y)로 이루어지고, 상기 제 2 박막층은, GaN으로 이루어지는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 제 1 박막층의 두께는, 1nm ~ 15nm인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 제 2 박막층의 두께는, 1nm ~ 100nm인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 초격자층은, 2 ~ 500 개의 초격자 박막층을 포함하는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 초격자층은, p형 도펀트로 도핑되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 p형 도펀트는, Mg, C 및 Fe 중 적어도 하나인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 p형 도펀트의 농도는, 1e16/cm3 ~ 5e20/cm3 인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 p형 도펀트의 농도는, 상기 초격자층의 적층 방향으로 점층적으로 감소되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 채널층의 두께는, 0.1um ~ 7um인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 채널층은, Mg, C 및 Fe 중 적어도 하나의 도펀트로 도핑되고, 상기 적어도 하나의 도펀트 농도는, 1e16/cm3 ~ 5e20/cm3인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 장벽층은, AlN 또는 AlxGa1 - xN(0≤x≤0.5)으로 이루어지는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 장벽층의 두께는, 1nm ~ 100nm인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 p-GaN층의 두께는, 10nm ~ 200nm인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 p-GaN층의 p형 불순문 농도는, 3e17/cm3 ~ 1e20/cm3인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 반도체 소자는 상기 장벽층 상에 형성되는 GaN 캡층을 더 포함할 수 있다.
본 명세서와 관련된 일 예로서, 상기 GaN 캡층의 두께는, 2nm ~ 10nm인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 버퍼층은, 기판 상에 형성되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 기판은, Si, SiC, Sapphire 및 GaN 중 적어도 하나로 이루어지는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 장벽층의 일부 영역 상에 형성되는 소스 전극, 드레인 전극 및 상기 p-GaN층 상에 형성되는 게이트 전극을 더 포함하는 것을 특징으로 하는 반도체 소자.
상기 목적들을 달성하기 위한 본 명세서에 따른 반도체 소자의 제조방법은, 기판 상에 버퍼층을 형성시키는 단계; 상기 버퍼층 상에 초격자층을 형성시키는 단계; 상기 초격자층에 상에 GaN으로 이루어지는 채널층을 형성시키는 단계; 상기 채널층 상에 장벽층을 형성시키는 단계; 및 상기 장벽층 상에 p-GaN층을 형성시키는 단계를 포함할 수 있다.
본 명세서와 관련된 일 예로서, 상기 버퍼층, 상기 초격자층, 상기 채널층, 상기 AlGaN층 및 상기 p-GaN층중 적어도 하나는, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 초격자층 구조를 통해 높은 임계전압을 가지면서, 불순물 도핑된층의 삽입으로 노멀리 오프(Normally-off) 특성을 동시에 가지는 반도체 소자(또는 에피텍셜 기판) 및 그 제조방법을 제공한다.
특히, 본 명세서에 개시된 반도체 소자에 따르면, 유기 화학 증착법을 이용한 결정성장과정 중에서 불순물 도핑과 완층충 구조를 제어함으로써 노멀리-오프 특성 및 높은 임계전압을 가진 소자를 제작할 수 있는 장점이 있다.
또한, 불순물 도핑을 통한 공핍층(depletion region)의 확대는 2DEG의 전자밀도를 감소시켜 노멀리-오프를 가능하게 하며, 완충층의 초격자 구조는 에피 층간의 스트레스 감소와 전위밀도(Treadind dislocation density)를 감소시켜 내전압을 향상시키는 장점이 있다.
도 1은 이종접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 나타내는 예시도이다.
도 2는 하부 버퍼층으로 AlN 버퍼층 및 상부 버퍼층으로 AlGaN으로 이루어진 버퍼층을 포함하는 반도체 소자를 나타내는 예시도이다.
도 3은 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조를 나타내는 예시도이다.
도 4는 본 명세서에 개시된 일 실시예에 따른 Fe 도펀트의 도핑 프로파일을 나타내는 그래프이다.
도 5는 본 명세서에 개시된 또 다른 일 실시예에 따른 Fe 도펀트의 도핑 프로파일을 나타내는 그래프이다.
도 6은 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 순서도이다.
도 7a ~ 도 7f는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 예시도이다.
본 명세서에 개시된 기술은 이종접합 전계효과 트랜지스터 및 그 제조방법에 적용될 수 있다. 그러나 본 명세서에 개시된 기술은 이에 한정되지 않고, 상기 기술의 기술적 사상이 적용될 수 있는 모든 질화물계 반도체 소자 및 그 제조방법에 적용될 수 있다.
최근, 질화물(Nitride) 반도체의 성장 기술에 따라, 자외선에서 적색 파장밴드를 포괄하는 발광 다이오드 및 청자색 레이저 다이오드의 개발이 완료되어 이미 신호등, 전광판, 핸드폰 등에 널리 사용되고 있다.
또한, 질화물 반도체의 대표격인 GaN은 밴드갭 에너지가 크고 이종 접합을 통해 2차원 2DEG 채널을 형성할 수 있기 때문에 임계 전압이 크고 고속 동작을 할 수 있다.
이러한 고출력, 고속 특성은 높은 동작 전압 및 스위칭 상의 적은 에너지 손실이 요구되는 전력 반도체에 매우 적합하기 때문에 차세대 전력 반도체 재료로써 주목받고 있다.
그러나 화합물 반도체는 일반적으로 이종 기판 위에 사용되므로 격자 상수 차이로 인한 스트레스 및 결함이 발생할 수 있으며, 화합물의 불완전한 결합으로 생기는 결정 결함 등으로 인해 고품질의 에피층을 성장하기 어렵고, 다양한 누설 전류의 경로가 존재하는 단점이 있을 수 있다.
또한 이종 접합에서 발생하는 2DEG의 형성은 소자가 노멀리-온 특성을 가지게 하므로, 2DEG 농도 제어를 통해 노멀리-오프 특성을 가지도록 하는 것이 중요한 이슈가 되고 있다.
본 명세서는 초격자층 구조를 통해 높은 임계전압을 가지면서, 불순물 도핑된층의 삽입으로 노멀리 오프(Normally-off) 특성을 동시에 가지는 반도체 소자(또는 에피텍셜 기판) 및 그 제조방법을 제공하는 데 그 목적이 있다.
본 명세서에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 명세서에 개시된 기술의 사상을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 명세서에서 사용되는 기술적 용어는 본 명세서에서 특별히 다른 의미로 정의되지 않는 한, 본 명세서에 개시된 기술이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 명세서에서 사용되는 기술적인 용어가 본 명세서에 개시된 기술의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 명세서에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.
또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
또한, 본 명세서에서 사용되는 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예들을 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 명세서에 개시된 기술을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 기술의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 기술의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 그 기술의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.
질화물계 반도체 소자에 있어서의 버퍼층에 대한 설명
lll-V족 화합물 반도체는 이종접합으로 인한 2차원 전자 가스 채널 (2-dimentional electron gas, 2DEG)로 고이동도 및 높은 전류 밀도를 가지는 소자를 제작 가능하기 때문에 고속, 고출력 소자에 유리한 장점을 가지고 있다.
그러나 구조적인 특성에 의해 발생하는 2DEG 때문에 소자는 노멀리-온 특성을 가지게 되며, 오프 상태를 위해서 추가적인 전압을 가해주어야 하기 때문에 소자의 대기 상태도 전력을 소모하는 단점을 가지고 있다.
GaN와 같은 화합물 반도체는 Gallium과 Nitride 같의 결합 과정에서 발생하는 N-vacancy 및 반응 챔버에 존재하는 불순물에서 유래하는 도너 등으로 인해 의도적인 도핑을 하지 않아도 약한 수준의 n-type 도핑된 효과가 있다.
이러한 결함 및 불순물의 GaN의 저항률을 낮추는 역할을 하며, 이로 인해 활성층 이 외 영역으로의 누설전류 문제가 발생할 수 있다.
MOCVD 공정은 전형적으로 1 x 1016 cm-3의 전자농도를 가지는 GaN을 형성하는 것으로 알려져 있다.
또한 sapphire, SiC, Si 등 이종의 기판 위에 성장되기 때문에 기판과의 격자 상수 차이로 인한 결함이 발생하여 Si과 같은 전도성 기판을 사용할 경우 누설 전류에 취약한 부분이 된다. 따라서 소자의 노멀리-오프 특성과 완충층(또는 버퍼층)을 통한 결함 감소 및 누설전류 억제를 위한 방안이 필요하다.
이종 접합 구조의 질화물 반도체 전력 소자에서 에피 박막에서 오는 누설 전류를 줄이기 위해 여러 방법이 있을 수 있다.
특히, 상기 누설 전류를 감소시키기 위해 기판 및 GaN층 사이에 적어도 하나의 버퍼층을 성장시키는 방법이 있을 수 있다.
또한, 버퍼층을 통해 효율적으로 누설 전류를 줄이기 위해서는 GaN 채널의 semi-insulating 기능을 강화해야 할 뿐만 아니라 이를 성장하기 위한 버퍼(buffer)층의 결정 결함도 최소화하고 semi-insulating 특성 또한 증대시켜 소자 active 영역에서 오는 vertical과 lateral 누설전류를 최소화해야 할 수 있다.
이는 특히, 고전력 소자의 동작에 있어서 필요한 부분이라고 할 수 있다.
본 명세서에 개시된 기술은 GaN 성장을 위한 버퍼(buffer)층의 누설 전류를 줄이기 한 효과적인 에피 구조에 대해서 제안하고자 한다.
본 명세서에 개시된 일 실시예에 따르면, 기판(예를 들어, Si기판) 위에 GaN를 성장하기 위한 버퍼층의 종류에는 3가지가 있을 수 있다. 예를 들어, 상기 버퍼층은 AlN, AlGaN, 초격자(superlattice) 구조로 이루어질 수 있다.
첫째로 AlN 버퍼(buffer)는 저온과 고온의 조합으로 사용될 수 있다. 즉, AlN 버퍼의 하부는 저온 성장으로 형성되고, AlN 버퍼의 상부는 고온 성장으로 형성되는 것일 수 있다.
둘째로, AlGaN 버퍼의 하부 층에는 Al 조성이 높고 상부 층에는 Al 조성이 낮은 연속 graded 또는 단계별 graded 버퍼가 사용될 수 있다.
마지막으로, 상기 버퍼층은 초격자 버퍼(superlattice buffer) 구조를 구비할 수 있다.
상기 초격자 버퍼 구조는 서로 다른 2개의 박막층(또는 초박막층)이 적층된 구조일 수 있다.
예를 들어, 상기 초격자 버퍼(superlattice buffer) 구조의 종류에는 AlxGa1-xN(0≤x≤1)/GaN 또는 AlxInyGa1 -x- yN(0≤x,y≤1, x≠y)/GaN 조합이 사용될 수 있다.
따라서, 상기 버퍼층이 초격자 버퍼 구조를 구비한 경우(또는 초격자층인 경우), 상기 초격자 구조를 가지는 버퍼층(또는 초격자층)은 서로 다른 2개의 박막층이 교번하여 적층되어 형성되는 것일 수 있다.
상기 3가지 buffer 중에 superlattice 구조가 누설 전류 측면에서는 가장 낮은 특성을 보일 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 상기 세가지 종류의 버퍼층은, 단일 버퍼층으로 사용될 수도 있지만, 서로 조합되어 하나의 반도체 소자에 구비될 수 있다.
예를 들어, 상기 AlN 버퍼(또는 AlN 버퍼층)가 기판상에 형성되고, 상기 AlN 버퍼층 상에 상기 초격자 버퍼(다른 말로는, 초격자 버퍼층 또는 초격자층)이 형성될 수 있다. 이 경우, 상기 AlN 버퍼층은 기판상에 GaN을 성장시키기 위한 씨드(Seed)가 되는 층으로 핵생성층이라고 할 수 있다.
따라서, 본 명세서에 개시된 일 실시예에 따른 이종 접합 질화물계 반도체 소자는 기판상에 형성되는 적어도 하나의 버퍼층, 상기 적어도 하나의 버퍼층 상에 형성되는 GaN층, 상기 GaN층 상에 형성되고 활성층의 역할을 하는 AlGaN층 및 상기 AlGaN층의 일부 영역 상에 형성되는 소스 전극, 드레인 전극 및 게이트 전극을 포함할 수 있다.
일반적으로, 상기 기판의 종류는 Si, SiC, 절연성 기판(예를 들어, Sapphire 기판), GaN 기판 등이 사용될 수 있다.
예를 들어, 상기 기판이 Si 기판인 경우, Si 기판상에 곧바로 상기 GaN층을 성장(또는 증착, 적층)시키는 경우, Si 및 GaN의 격자 상수 차이로 인해 GaN층의 결정성이 떨어지고 격자 결함등으로 인한 누설 전류 증가 및 항복 전압 특성이 저하되는 문제점이 있을 수 있다.
따라서, 전술한 바와 같이, 상기 Si 기판상에 곧바로 상기 GaN층을 성장시키는 대신, 중간에 적어도 하나의 버퍼층을 성장시킴으로써 상기 GaN층의 결정성을 높이고, 누설 전류 특성 및 항복 전압 특성을 개선시킬 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 상기 적어도 하나의 버퍼층은 하부 버퍼층 및 상부 버퍼층의 2개의 버퍼층으로 이루어질 수 있다.
상기 하부 버퍼층은, AlN으로 이루어진 버퍼층(다른 말로는 AlN 버퍼층 또는 AlN 핵생성층) 또는 AlGaN으로 이루어진 버퍼층(또는 AlGaN 버퍼층)일 수 있다.
상기 상부 버퍼층은, 초격자 구조(또는 초격자 버퍼 구조)를 구비한 초격자층일 수 있다.
일 실시예에 따른 반도체 소자는 하부 버퍼층 및 상부 버퍼층을 구비함으로써, 기판 및 GaN층 사이의 격자 상수 차이로 인하여 발생하는 결정성 저하, 누설전류 증가 및 항복 전압 특성 저하를 더욱 효율적으로 방지할 수 있는 이점이 있을 수 있다.
또 다른 일 실시예에 따르면, 상기 하부 버퍼층은 AlN 버퍼층이고, 상기 상부 버퍼층은 AlGaN으로 이루어진 버퍼층일 수 있다.
도 2는 하부 버퍼층으로 AlN 버퍼층 및 상부 버퍼층으로 AlGaN으로 이루어진 버퍼층을 포함하는 반도체 소자를 나타내는 예시도이다.
도 2를 참조하면, 일 실시예에 따른 반도체 소자(100')는 기판(101) 상에 형성되는 AlN 버퍼층(또는 핵생성층, 102), 상기 AlN 버퍼층(102) 상에 형성되는 AlGaN 버퍼층(103), 상기 AlGaN 버퍼층(103) 상에 형성되는 GaN층(또는 채널층, 120) 및 상기 GaN층(120)상에 형성되는 AlGaN층(또는 장벽층, 130))을 포함할 수 있다.
즉, 도 2에 도시된 바와 같이, 일 실시예에 따른 질화물계 이종 접합 반도체 소자(예를 들어, GaN HFET, 100')는 이종의 기판 위에 에피층을 성장하기 위한 핵생성층(102)과 완충층(103), 도핑을 하지 않으나 비의도적인 도핑의 효과가 있는 GaN bulk 층(120)과 AlGaN barrier 층(130)을 접합하여 AlGaN/GaN 2DEG 채널(CDEG)을 형성하는 구조로 이루어질 수 있다.
이하에서는 도 3 내지 도 5를 참조하여 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조에 대해 설명한다.
본 명세서에 개시된 일 실시예에 따른 반도체 소자에 대한 설명
본 명세서에 개시된 일 실시예에 따른 반도체 소자는, 버퍼층, 상기 버퍼층 상에 형성되는 초격자층, 상기 초격자층에 상에 형성되고 GaN으로 이루어지는 채널층, 상기 채널층 상에 형성되는 장벽층 및 상기 장벽층 상에 형성되는 p-GaN층을 포함할 수 있다.
일 실시예에 따르면, 상기 버퍼층은, AlN 및 AlGaN 중 적어도 하나로 이루어지는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 버퍼층은, AlN으로 이루어지고, 상기 버퍼층은, 저온으로 성장된 제 1 AlN층 및 상기 제 1 AlN층 상에 형성되고, 고온으로 성장된 제 2 AlN층을 포함하는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 버퍼층은, AlGaN으로 이루어지고, 상기 버퍼층은, 적층 방향으로 Al의 조성이 점층적으로 감소되는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 초격자층은, 서로 다른 2개의 제 1 박막층 및 제 2 박막층이 적층된 초격자 박막층이 복수개 적층되어 형성되는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 제 1 박막층은, AlxGa1 - xN(0≤x≤1) 또는 AlxInyGa1-x-yN(0≤x,y≤1, x≠y)로 이루어지고, 상기 제 2 박막층은, GaN으로 이루어지는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 제 1 박막층의 두께는, 1nm ~ 15nm인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 제 2 박막층의 두께는, 1nm ~ 100nm인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 초격자층은, 2 ~ 500 개의 초격자 박막층을 포함하는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 초격자층은, p형 도펀트로 도핑되는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p형 도펀트는, Mg, C 및 Fe 중 적어도 하나인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 1e16/cm3 ~ 5e20/cm3 인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 상기 초격자층의 적층 방향으로 점층적으로 감소되는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 채널층의 두께는, 0.1um ~ 7um인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 채널층은, Mg, C 및 Fe 중 적어도 하나의 도펀트로 도핑되고, 상기 적어도 하나의 도펀트 농도는, 1e16/cm3 ~ 5e20/cm3인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 장벽층은, AlN 또는 AlxGa1 - xN(0≤x≤0.5)으로 이루어지는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 장벽층의 두께는, 1nm ~ 100nm인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p-GaN층의 두께는, 10nm ~ 200nm인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p-GaN층의 p형 불순문 농도는, 3e17/cm3 ~ 1e20/cm3인 것일 수 있다.
또한, 일 실시예에 따른 반도체 소자는, 상기 장벽층 상에 형성되는 GaN 캡층을 더 포함할 수 있다.
또한, 일 실시예에 따르면, 상기 GaN 캡층의 두께는, 2nm ~ 10nm인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 버퍼층은, 기판 상에 형성되는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 기판은, Si, SiC, Sapphire 및 GaN 중 적어도 하나로 이루어지는 것일 수 있다.
또한, 일 실시예에 따른 반도체 소자는 상기 장벽층의 일부 영역 상에 형성되는 소스 전극, 드레인 전극 및 상기 p-GaN층 상에 형성되는 게이트 전극을 더 포함할 수 있다.
도 3은 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조를 나타내는 예시도이다.
도 3을 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자(100)는 버퍼층(102), 초격자층(110), 채널층(120), 장벽층(130) 및 p-GaN층(140)을 포함할 수 있다.
또한, 상기 반도체 소자(100)는 상기 장벽층(130) 상에 형성되는 GaN층 캡층(미도시)을 더 포함할 수 있다.
또한, 상기 반도체 소자(100)는 표면 누설 전류를 막기 위한 산화막 층(미도시)을 더 포함할 수 있다.
또한, 상기 반도체 소자(100)는 상기 장벽층(130)의 일부 영역 상에 형성되는 소스 전극(미도시), 드레인 전극(미도시) 및 상기 p-GaN층(140) 상에 형성되는 게이트 전극(미도시)을 더 포함할 수 있다. 따라서, 본 명세서에 개시된 게이트 구조는 p-GaN 위에 게이트 메탈(metal)이 올라가는 p-GaN 게이트 구조라고 할 수 있다.
본 명세서에 개시된 일 실시예에 따른 반도체 소자(100)는 상기 드레인 전극에서 소스 전극으로 흐르는 2DEG(CDEG) 전류를 쇼트키(schottky) 게이트 전극을 통해 스위칭(switching) 동작을 할 수 있다.
여기서, 상기 버퍼층(102)은 기판(101) 상에 형성되는 것일 수 있다.
일 실시예에 따르면, 상기 기판(101)은 n형이 될 수도 있고, p형이 될 수도 있으며, 다양한 종류의 물질로 이루어질 수 있다. 예를 들어, 상기 기판(101)은 절연성 기판, 사파이어 기판, GaN 기판, SiC 기판 및 Si 기판 중 적어도 하나인 것일 수 있다. 이외에도 다양한 종류의 기판이 본 명세서에 개시된 반도체 소자에 적용될 수 있음이 본 기술분야의 당업자에게 자명하다.
또한, 상기 기판(101)은 상기 반도체 소자(100)의 제작 후에 제거될 수 있다. 따라서, 최종적인 상기 반도체 소자의 구조는 상기 기판(101)이 없는 구조일 수 있다.
상기 버퍼층(102)은, 다양한 물질로 이루어질 수 있다. 예를 들어, 상기 버퍼층(102)은 AlN 및 AlGaN 중 적어도 하나로 이루어지는 것일 수 있다.
일 실시예에 따르면, 상기 버퍼층(102)이 AlN으로 이루어진 경우, 상기 버퍼층(102)은 다양한 조건에서 성장될 수 있다. 예를 들어, 상기 버퍼층(102)은, 저온으로 성장된 제 1 AlN층 및 상기 제 1 AlN층 상에 형성되고, 고온으로 성장된 제 2 AlN층을 포함할 수 있다.
또 다른 일 실시예에 따르면, 상기 버퍼층(102)이 AlGaN으로 이루어진 경우, Al의 조성비가 적층 방향을 변화될 수 있다. 예를 들어, 상기 버퍼층(102)은, 적층 방향으로 Al의 조성이 점층적으로 감소 되는 AlGaN으로 이루어지는 것일 수 있다.
즉, AlGaN 층의 Al 조성은 AlxGa1 - xN(0≤x≤1)으로 표현될 수 있다. 예를 들어, 상기 Al의 조성은 연속적이고, 점층적으로 감소하는 것일 수 있다. 또한, 예를 들어, 상기 Al의 조성은 계단식(또는 단계식)으로 점층적으로 감소되는 것일 수 있다.
상기 Al 조성의 변화는 후술될 도 4 내지 도 5에 개시된 초격자층(110)의 Fe 도핑 농도 프로파일과 유사할 수 있다.
이외에도 다양한 물질, 조성비 및 성장 조건을 근거로 상기 버퍼층(102)이 형성될 수 있음이 본 기술분야의 당업자에게 자명하다.
상기 버퍼층(102)은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 버퍼층(102)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 버퍼층(102)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.
상기 초격자층(110)은, 서로 다른 2개의 제 1 박막층(110a) 및 제 2 박막층(110b)이 적층된 초격자 박막층(110c)이 복수개 적층되어 형성되는 것일 수 있다.
다른 말로 표현하면, 상기 초격자층(110)은 서로 다른 2개의 박막층인 제 1 박막층(110a) 및 제 2 박막층(110b)가 교번하여 적층되어 형성되는 것일 수 있다.
상기 초격자 박막층(110c)은 다양한 물질로 이루어질 수 있다. 예를 들어, 상기 초격자 박막층(110c)은, AlxGa1 - xN(0≤x≤1)/GaN 및 AlxInyGa1 -x- yN(0≤x,y≤1, x≠y)/GaN 초격자 구조 중 적어도 하나로 이루어질 수 있다.
즉, 일 실시예에 따르면, 상기 제 1 박막층(110a)은, AlxGa1 - xN(0≤x≤1) 또는 AlxInyGa1 -x- yN(0≤x,y≤1, x≠y)로 이루어지고, 상기 제 2 박막층(110b)은, GaN으로 이루어지는 것일 수 있다.
또한, 이는 서로 다른 2개의 박막층(110a, 110b) 각각이 AlxGa1 - xN(0≤x≤1)/GaN 또는 AlxInyGa1 -x- yN(0≤x,y≤1, x≠y)/GaN 중 적어도 하나의 조합으로 이루어진 것을 의미할 수 있다. 이외에도 다양한 물질로 상기 초격자 박막층(110c)이 이루어질 수 있음이 본 기술분야의 당업자에게 자명하다.
일 실시예에 따르면, 상기 AlGaN 및 AlInGaN에서의 Al 조성은 적층 방향에 따라 변화할 수 있다(위의 x의 변화, 0≤x≤1). 예를 들어, 상기 Al 조성은 전술된 AlGaN 버퍼층의 Al의 조성 변화와 유사할 수 있다(도 4 내지 도 5 참조).
또한, 일 실시예에 따르면, 상기 AlInGaN에서 In의 조성은 적층 방향에 따라 변화할 수 있다(위의 y의 변화, 0≤y≤1). 여기서 In의 조성 변화는 적층 방향에 따라 상기 Al의 조성 변화와 동일한 경향을 가지거나 반대의 경향을 가질 수 있다.
또한, 일 실시예에 따르면, 상기 제 1 박막층(110a)의 두께는, 1nm ~ 15nm인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 제 2 박막층(110b)의 두께는, 1nm ~ 100nm인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 초격자층(110)은, 2 ~ 500 개의 초격자 박막층(110c)을 포함하는 것일 수 있다. 다른 의미로는, 상기 초격자층(110)은 2 ~ 500 페어(pair)의 상기 서로 다른 2개의 박막층(110a, 110b)을 구비하는 것일 수 있다. 또 다른 의미로는, 상기 초격자층(110)은 상기 서로 다른 2개의 박막층(110a. 110b)이 3 ~ 999 회 교번하여 적층되어 형성되는 것일 수 있다.
상기 초격자층(110)은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 초격자층(110)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 초격자층(110)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 상기 초격자 버퍼 구조(또는 초격자층, 110)는 특정 도펀트가 도핑되어 형성되는 것일 수 있다.
일 실시예에 따르면, 상기 특정 도펀트는 p형 도펀트일 수 있다. 예를 들어, 상기 p형 도펀트는 Mg, C 및 Fe 중 적어도 하나인 것일 수 있다.
상기 p형 도펀트는 다양한 방식(또는 방법)으로 상기 초격자층(110)에 도핑될 수 있다.
예를 들어, 상기 p형 도펀트가 C인 경우, 상기 초격자 층(110)에 carbon doping을 하기 위해서 GaN의 성장 속도를 높여서 TMGa 소스 자체에 있는 carbon 함량을 GaN 결정 내부에 높게 형성시키는 방법(또는 도핑 시키는 방법)으로 상기 p형 도펀트가 상기 초격자층(110)에 도핑되는 것일 수 있다.
또한, 예를 들어, 상기 p형 도펀트가 Fe인 경우, Cp2Fe 소스를 사용하여(또는 근거로) 의도적으로 Fe doping을 하여 새로운 trap을 생성함으로써 박막의 품질을 저하시키지 않고, semi-insulating효과도 가져올 수 있는 superlattice buffer 구조가 형성될 수 있다.
상기 p형 도펀트가 Fe인 경우, 상기 초격자층(110)의 GaN 성장 속도를 최대한 낮춰서 계면의 결정성을 향상시킬 수 있다. 즉, Fe(iron) doping을 사용할 경우에는 GaN 본연의 저속 성장에 따른 고품질의 결정성을 유지하면서 Fe dopant에 의한 새로운 trap을 형성시킴으로써 semi-insulating 효과도 가져오고 누설전류를 더욱 효율적으로 줄일 수 있는 이점을 가질 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 1e16/cm3 ~ 5e20/cm3인 것일 수 있다. 특히, 상기 p형 도펀트의 농도는, 3e17/cm3 ~ 1e20/cm3인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 상기 초격자층(110)의 적층 방향으로 점층적으로 감소되는 것일 수 있다. 예를 들어, 상기 p형 도펀트의 농도는 연속적이고, 점층적으로 감소하는 것일 수 있다. 또한, 예를 들어, 상기 p형 도펀트의 농도는 계단식으로 점층적으로 감소되는 것일 수 있다.
다른 의미로, 상기 p형 도펀트는, 상기 초격자층(110)의 적층 방향으로의 상기 p형 도펀트에 대한 도핑량을 나타내는 도핑 프로파일을 근거로 도핑되는 것일 수 있다.
여기서, 상기 도핑 프로파일은, 상기 초격자층의 특정 위치로부터 적층방향으로 상기 p형 도펀트의 도핑량이 특정 기울기로 줄어드는 형태의 도핑 프로파일인 것일 수 있다.
또한, 상기 도핑 프로파일은, 상기 초격자층의 특정 위치로부터 적층방향으로 상기 p형 도펀트의 도핑량이 계단식으로(또는 단계적으로) 줄어드는 형태의 도핑 프로파일인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p형 도펀트의 도핑량은, 상기 초격자 층(110)의 상부로부터 특정 깊이까지는 최소 도핑량 이하가 되는 것일 수 있다.
상기 특정 깊이는, 2nm ~ 50nm일 수 있다. 또한, 상기 최소 도핑량은, 1e16/cm3 ~ 1e17/cm3인 것일 수 있다.
도 4는 본 명세서에 개시된 일 실시예에 따른 Fe 도펀트의 도핑 프로파일을 나타내는 그래프이다.
도 4는 상기 p형 도펀트가 Fe인 경우를 나타낸다.
도 4를 참조하면, 상기 초격자층(110) 내에서의 Fe 도핑 농도에 대한 도핑 프로파일을 확인할 수 있다.
상기 Fe 도핑 농도는 상기 초격자층(110) 내의 제 2 지점(P2)에서 제 1 지점(P1)까지 연속적이고, 점층적으로 감소됨을 확인할 수 있다.
일 실시예에 따르면, 상기 제 2 지점(P2)에서의 Fe 도핑 농도는 5e20/cm3 일 수 있다.
또한, 일 실시예에 따르면, 상기 제 1 지점(P1)에서의 Fe 도핑 농도는 1e16/cm3 일 수 있다.
또한, 일 실시예에 따르면, 상기 초격자 층(110)의 상부로부터 특정 깊이(△l)까지는 최소 도핑량 이하가 되는 것일 수 있다. 예를 들어, 상기 특정 깊이(△l)는 2nm ~ 50nm일 수 있으며, 도 4는 상기 특정 깊이(△l)가 50nm인 경우를 나타낸다.
도 5는 본 명세서에 개시된 또 다른 일 실시예에 따른 Fe 도펀트의 도핑 프로파일을 나타내는 그래프이다.
도 5는 상기 p형 도펀트가 Fe인 경우를 나타낸다.
도 5를 참조하면, 상기 초격자층(110) 내에서의 Fe 도핑 농도에 대한 도핑 프로파일을 확인할 수 있다.
상기 Fe 도핑 농도는 상기 초격자층(110) 내의 제 6 지점에서 제 3 지점(P6 ~ P3)까지 계단식으로 점층적으로 감소됨을 확인할 수 있다.
도 4와 마찬가지로 상기 제 6 지점(P6)에서의 Fe 도핑 농도는 5e20/cm3 일 수 있고, 제 3 지점에서의 Fe 도핑 농도는 1e16/cm3 일 수 있다.
또한, 상기 초격자 층(110)의 상부로부터 특정 깊이(△l)까지는 최소 도핑량 이하가 되는 것일 수 있다. 예를 들어, 상기 특정 깊이(△l)는 2nm ~ 50nm일 수 있으며, 도 4는 상기 특정 깊이(△l)가 50nm인 경우를 나타낸다.
다시 도 3을 참조하면, 상기 채널층(120)은 GaN으로 이루어질 수 있다.
또한, 상기 채널층(120)은 0.1um ~ 7um의 두께를 가질 수 있다. 특히, 상기 채널층(120)의 두께는 1um ~ 3um인 것일 수 있다.
상기 채널층(120)은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 채널층(120)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 채널층(120)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.
일 실시예에 따르면, 상기 반도체 소자(100)는 상기 채널층(120) 상에 C, Fe 및 Mg 도펀트 중 적어도 하나의 도펀트를 주입하여 형성된 GaN 채널의 semi-insulating 특성을 나타내기 위한 고-저항 GaN층(미도시)을 더 포함할 수 있다. 여기서, 상기 적어도 하나의 도펀트의 농도는 Mg, C 및 Fe 중 적어도 하나일 수 있다. 또한, 상기 적어도 하나의 도펀트의 농도는, 1e16/cm3 ~ 5e20/cm3인 것일 수 있다. 특히, 상기 적어도 하나의 도펀트의 농도는 3e17/cm3 ~ 1e20/cm3인 것일 수 있다.
상기 장벽층(130)은 상기 채널층(120) 상에 형성될 수 있다. 상기 장벽층(130)은 활성층의 역할을 할 수 있다.
또한, 상기 장벽층(130)은 AlN 또는 AlxGa1-xN(0≤x≤0.5)으로 이루어지는 것일 수 있다.
일 실시예에 따르면, 상기 장벽층(130)의 두께는, 1nm ~ 100nm 범위, 특히, 상기 장벽층(130)의 두께는 10nm ~ 30nm인 것일 수 있다.
상기 장벽층(130)은 다양한 물질과 조성으로 이루어질 수 있다. 예를 들어, 상기 장벽층(130)는 AlN 또는 AlxGa1-xN(0≤x≤0.5)으로 이루어진 것일 수 있다. 이외에도 다양한 물질 또는 조성비로써 상기 장벽층(130)이 이루어질 수 있음이 본 기술분야의 당업자에게 자명하다.
상기 장벽층(130)은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 장벽층(130)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 장벽층(130)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.
상기 GaN 캡층은 상기 장벽층(130) 상에 형성되고, GaN을 얇게 성장시킴으로써 형성될 수 있다.
일 실시예에 따르면, 상기 GaN 캡층의 두께는 0nm ~ 100nm 범위, 특히, 2nm ~ 10nm인 것일 수 있다. 상기 GaN 캡층은 표면 누설 전류를 막는 역할을 할 수 있다.
상기 소스 전극 및 상기 드레인 전극은 상기 장벽층(130)의 일부 영역 상에 형성되는 것일 수 있다. 또한, 상기 반도체 소자(100)가 상기 GaN 캡층을 더 포함하는 경우, 상기 GaN 캡층의 일부 영역 상에 형성될 수 있다. 이 경우, 상기 소스 및 드레인 전극을 위한 상기 일부 영역 형성을 위해 상기 p-GaN층(140)의 일부가 식각될 수 있다.
상기 게이트 전극은 상기 p-GaN층(140) 상에 형성되는 것일 수 있다. 따라서, 전술된 바와 같이, 일 실시예에 따른 반도체 소자는 p-GaN 게이트 구조를 가질 수 있다.
전술한 바와 같이, 상기 드레인 전극에서 소스 전극으로 흐르는 2DEG(CDEG) 전류가 쇼트키(schottky) 게이트 전극의 제어를 통해 발생할 수 있다.
상기 p-GaN층(140)의 두께는, 10nm ~ 200nm인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p-GaN층(140)의 p형 불순문 농도는, 3e17/cm3 ~ 1e20/cm3인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 반도체 소자(100)는 상기 장벽층(130), 상기 소스 전극, 상기 드레인 전극 및 상기 게이트 전극의 일부 영역 상에 형성되는 산화막층(미도시)을 더 포함할 수 있다.
또한, 상기 반도체 소자(100)가 상기 GaN 캡층을 더 포함하는 경우, 상기 산화막층은 상기 GaN 캡층의 일부 영역 상에 형성될 수 있다.
상기 산화막층은 표면 누설 전류를 감소시키는 역할을 할 수 있다.
여기서, 상기 산화막층은, 상기 소스 전극 또는 상기 드레인 전극과 상기 게이트 전극 사이에 형성되는 것일 수 있다.
상기 산화막층은 다양한 물질 또는 조성비로 이루어질 수 있다. 예를 들어, 상기 산화막층은, SiO2, SixNy(예를 들어, Si3N4), HfO2, Al2O3, ZnO 및 Ga2O3 중 적어도 하나의 물질로 이루어질 수 있다.
일 실시예에 따르면, 상기 산화막층의 두께는, 2nm ~ 200nm 범위이며, 특히 2nm ~ 100nm일 수 있다.
또한, 상기 산화막층은 다양한 방법으로 형성될 수 있는다, 예를 들어, 상기 산화막층은 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.
본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법에 대한 설명
본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은, 상술된 실시예들이 포함하고 있는 구성 또는 단계의 일부 또는 조합으로 구현되거나 실시예들의 조합으로 구현될 수 있으며, 이하에서는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법의 명확한 표현을 위해 중복되는 부분을 생략할 수 있다.
본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은, 기판 상에 버퍼층을 형성시키는 단계, 상기 버퍼층 상에 초격자층을 형성시키는 단계, 상기 초격자층에 상에 GaN으로 이루어지는 채널층을 형성시키는 단계, 상기 채널층 상에 장벽층을 형성시키는 단계 및 상기 장벽층 상에 p-GaN층을 형성시키는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 버퍼층, 상기 초격자층, 상기 채널층, 상기 AlGaN층 및 상기 p-GaN층중 적어도 하나는, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.
도 6은 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 순서도이다.
도 6을 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 다음과 같은 단계로 이루어질 수 있다.
먼저, 기판 상에 버퍼층을 형성시킬 수 있다(S110).
다음으로, 상기 버퍼층 상에 초격자층을 형성시킬 수 있다(S120).
다음으로, 상기 초격자층에 상에 GaN으로 이루어지는 채널층을 형성시킬 수 있다(S130).
다음으로, 상기 채널층 상에 장벽층을 형성시킬 수 있다(S140).
다음으로, 상기 장벽층 상에 p-GaN층을 형성시킬 수 있다(S150).
도 7a ~ 도 7f는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 예시도이다.
도 7a ~ 도 7f를 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 차례로 버퍼층(102), 초격자층(110), 채널층(120), 장벽층(130) 및 p-GaN층(140)을 형성시키는 단계로 이루어질 수 있다.
또한, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 상기 장벽층(130)의 일부 영역 상에 소스 전극, 드레인 전극을 형성시키는 단계를 더 포함할 수 있다.
또한, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 상기 p-GaN층(140) 상에 형성되는 게이트 전극을 형성시키는 단계를 더 포함할 수 있다.
자세한 공정 순서를 도 7a ~ 도 7f를 참조하여 구체적으로 상술하면, 먼저, 기판(101)상에 MOCVD 박막 성장 장비를 가지고 버퍼층(102)을 형성(또는 성장)시킬 수 있다(도 7a, 도 7b).
상기 기판은 n형이 될 수도 있고, p형이 될 수도 있으며, 기판의 종류는 Si, SiC, Sapphire, GaN(예를 들어, Freestanding GaN) 기판 등이 될 수 있다.
상기 버퍼층(102)은 AlN, AlGaN 층이 사용될 수 있으며, AlN buffer 층이 사용될 경우에는 low temperature AlN 및 high temperature AlN의 여러 조합의 복합 구조로 이루어질 수 있다.
즉, AlN 버퍼(buffer)는 저온과 고온의 조합으로 사용될 수 있다. 즉, AlN 버퍼의 하부는 저온 성장으로 형성되고, AlN 버퍼의 상부는 고온 성장으로 형성되는 것일 수 있다(전술된 제 1 AlN층 및 제 2 AlN층 참조).
상기 버퍼층(102)의 형성에 있어서 결정 성장 방법에는 유기금속 박막성장 장비(MOCVD)가 이용될 수 있으며, 원료는 트리메틸갈륨(TMGa), 트리메틸알루미늄(TMAl), 암모니아(NH3)가 사용되어 III-V족 박막이 형성될 수 있다. 준비된 기판에 따라 GaN 성장을 위한 통상적인 방법의 핵생성 층이 성장될 수 있다.
또한, 상기 버퍼층(102)으로 AlGaN buffer 층이 사용될 경우에는 하층부에는 Al 조성이 높은 층에서부터 상층 부에는 Al 조성이 낮은 층까지 연속적인 graded 또는 계단식의 graded buffer를 사용할 수 있다.
즉, AlGaN의 Al 조성은 AlxGa1 - xN(0≤x≤1)으로 표현될 수 있고, 상기 Al의 조성은 연속적이고, 점층적으로 감소되거나 계단식(또는 단계식)으로 점층적으로 감소되는 것일 수 있다(도 3 내지 도 4 함께 참조).
다음으로, 상기 버퍼층(102) 상에 초격자층(110)을 형성시킬 수 있다(도 7c).
구체적으로, 상기 초격자층(110)은, 서로 다른 2개의 제 1 박막층(110a) 및 제 2 박막층(110b)이 적층된 초격자 박막층(110c)이 복수개 적층되어 형성되는 것일 수 있다.
다른 말로 표현하면, 상기 초격자층(110)은 서로 다른 2개의 박막층인 제 1 박막층(110a) 및 제 2 박막층(110b)가 교번하여 적층되어 형성되는 것일 수 있다.
상기 초격자 박막층(110c)은 다양한 물질로 이루어질 수 있다. 예를 들어, 상기 초격자 박막층(110c)은, AlxGa1 - xN(0≤x≤1)/GaN 및 AlxInyGa1 -x- yN(0≤x,y≤1, x≠y)/GaN 초격자 구조 중 적어도 하나로 이루어질 수 있다.
즉, 일 실시예에 따르면, 상기 제 1 박막층(110a)은, AlxGa1 - xN(0≤x≤1) 또는 AlxInyGa1 -x- yN(0≤x,y≤1, x≠y)로 이루어지고, 상기 제 2 박막층(110b)은, GaN으로 이루어지는 것일 수 있다.
또한, 이는 서로 다른 2개의 박막층(110a, 110b) 각각이 AlxGa1 - xN(0≤x≤1)/GaN 또는 AlxInyGa1 -x- yN(0≤x,y≤1, x≠y)/GaN 중 적어도 하나의 조합으로 이루어진 것을 의미할 수 있다. 이외에도 다양한 물질로 상기 초격자 박막층(110c)이 이루어질 수 있음이 본 기술분야의 당업자에게 자명하다.
또한, 일 실시예에 따르면, 상기 제 1 박막층(110a)의 두께는, 1nm ~ 15nm인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 제 2 박막층(110b)의 두께는, 1nm ~ 100nm인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 초격자층(110)은, 2 ~ 500 개의 초격자 박막층(110c)을 포함하는 것일 수 있다. 다른 의미로는, 상기 초격자층(110)은 2 ~ 500 페어(pair)의 상기 서로 다른 2개의 박막층(110a, 110b)을 구비하는 것일 수 있다. 또 다른 의미로는, 상기 초격자층(110)은 상기 서로 다른 2개의 박막층(110a. 110b)이 3 ~ 999 회 교번하여 적층되어 형성되는 것일 수 있다.
상기 초격자층(110)은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 초격자층(110)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 초격자층(110)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.
일 실시예에 따르면, 상기 초격자층(110)의 형성방법에 있어서, 800℃ 이상의 온도에서 트리메틸갈륨(TMGa), 트리메틸알루미늄(TMAl), 트리메틸인듐(TMIn), 암모니아(NH3)가 각각 Al, Ga, In과 N의 소스로 사용되며, AlxGa1 - xN(0≤x≤1)과 GaN이 교대로 이루어진 초격자 혹은 AlxInyGa1 -x- yN (0≤x,y≤1, x≠y)과 GaN이 교대로 이루어진 초격자 구조가 형성될 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 상기 초격자 버퍼 구조(또는 초격자층, 110)는 semi-insulating 특성을 가지기 위해 특정 도펀트가 도핑될 수 있다.
일 실시예에 따르면, 상기 특정 도펀트는 p형 도펀트일 수 있다. 예를 들어, 상기 p형 도펀트는 Mg, C 및 Fe 중 적어도 하나인 것일 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 1e16/cm3 ~ 5e20/cm3인 것일 수 있다. 특히, 상기 p형 도펀트의 농도는, 3e17/cm3 ~ 1e20/cm3인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 상기 초격자층(110)의 적층 방향으로 점층적으로 감소되는 것일 수 있다. 예를 들어, 상기 p형 도펀트의 농도는 연속적이고, 점층적으로 감소하는 것일 수 있다. 또한, 예를 들어, 상기 p형 도펀트의 농도는 계단식으로 점층적으로 감소되는 것일 수 있다.
다음으로, 상기 초격자층(120) 상에 GaN으로 이루어진 채널층(120)을 형성시킬 수 있다(도 7d).
상기 채널층(120)을 이루는 GaN은 MOCVD법으로 불리는 유기 금속기상 성장법으로 제작하는 것이 일반적일 수 있다.
이 경우, Ga의 원료인 TMGa, N의 원료인 NH3를 리액터 안에서 고온으로 합성시켜 상기 채널층(120)이 에피 성장으로 형성될 수 있다.
상기 채널층(120)은 0.1um ~ 7um의 두께를 가질 수 있다. 특히, 상기 채널층(120)의 두께는 1um ~ 3um인 것일 수 있다.
다음으로, 상기 채널층(120)을 성장시킨 후에는 활성층인 장벽층(130)을 성장시킬 수 있다(도 7e).
일 실시예에 따르면, 상기 장벽층(130)의 두께는 2nm ~ 50nm 범위, 특히, 10nm ~ 30nm인 것일 수 있다.
다음으로, 상기 장벽층(130)상에 p-GaN층(140)을 형성시킬 수 있다.
이는 p형 도핑된 GaN 성장을 통해 공핍층을 형성함으로써 2DEG 채널(CDEG)을 차단하고 노멀리-오프가 가능하도록 하기 위함일 수 있다.
여기서, 상기 p-GaN층(140)의 두께는, 10nm ~ 200nm인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p-GaN층(140)의 p형 불순문 농도는, 3e17/cm3 ~ 1e20/cm3인 것일 수 있다.
또한, 상기 p-GaN층(140)은 다양한 방법으로 형성될 수 있는다, 예를 들어, 상기 p-GaN층(140)은 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.
상술한 바와 같이, 본 명세서에 개시된 일 실시예에 따르면, 초격자층 구조를 통해 높은 임계전압을 가지면서, 불순물 도핑된층의 삽입으로 노멀리 오프(Normally-off) 특성을 동시에 가지는 반도체 소자(또는 에피텍셜 기판) 및 그 제조방법을 제공한다.
lll-V족 화합물 반도체는 이종접합으로 인한 2차원 전자 가스 채널 (2-dimentional electron gas, 2DEG)로 고이동도 및 높은 전류 밀도를 가지는 소자를 제작 가능하기 때문에 고속, 고출력 소자에 유리한 장점을 가지고 있다. 그러나 구조상 발생하는 2DEG의 특성 때문에 외부 전압을 가해주지 않아도 채널이 형성되어 있는 노멀리-온(Normally-on) 특성을 가지게 되는 문제점이 있을 수 있다.
또한 sapphire, SiC, Si 등 이종의 기판 위에 성장되는 GaN는 기판과의 격자 상수(lattice constant)를 완화해주는 완충층(buffer layer)이 필요하게 되며, Si과 같은 전도성 기판을 사용할 경우에는 활성층(active region)에서 기판으로의 단락을 방지하기 위해 완충층의 절연 특성이 중요하게 된다.
본 명세서에 개시된 기술은 질화물 반도체 전력 소자 및 그 제조 방법에 관한 것으로 유기 화학 증착법을 이용한 결정성장과정 중에서 불순물 도핑과 완층충 구조를 제어함으로써 노멀리-오프 특성 및 높은 임계전압을 가진 소자를 제작하는 것을 목적으로 한다.
불순물 도핑을 통한 공핍층(depletion region)의 확대는 2DEG의 전자밀도를 감소시켜 노멀리-오프를 가능하게 하며, 완충층의 격자 구조는 에피 층간의 스트레스 감소와 전위밀도(Treadind dislocation density)를 감소시켜 내전압을 향상시키는 장점이 있다.
본 발명의 범위는 본 명세서에 개시된 실시 예들로 한정되지 아니하고, 본 발명은 본 발명의 사상 및 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있다.
100: 반도체 소자 101: 기판
102: 버퍼층 110: 초격자층
120: 채널층 130: 장벽층
140: p-GaN층

Claims (26)

  1. 버퍼층;
    상기 버퍼층 상에 형성되는 초격자층;
    상기 초격자층에 상에 형성되고 GaN으로 이루어지는 채널층;
    상기 채널층 상에 형성되는 장벽층; 및
    상기 장벽층 상에 형성되는 p-GaN층을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 버퍼층은,
    AlN 및 AlGaN 중 적어도 하나로 이루어지는 것인 반도체 소자.
  3. 제2항에 있어서, 상기 버퍼층은,
    AlN으로 이루어지고,
    상기 버퍼층은,
    저온으로 성장된 제 1 AlN층; 및
    상기 제 1 AlN층 상에 형성되고, 고온으로 성장된 제 2 AlN층을 포함하는 것인 반도체 소자.
  4. 제2항에 있어서, 상기 버퍼층은,
    AlGaN으로 이루어지고,
    상기 버퍼층은,
    적층 방향으로 Al의 조성이 점층적으로 감소되는 것인 반도체 소자.
  5. 제1항에 있어서, 상기 초격자층은,
    서로 다른 2개의 제 1 박막층 및 제 2 박막층이 적층된 초격자 박막층이 복수개 적층되어 형성되는 것인 반도체 소자.
  6. 제5항에 있어서, 상기 제 1 박막층은,
    AlxGa1 - xN(0≤x≤1) 또는 AlxInyGa1 -x- yN(0≤x,y≤1, x≠y)로 이루어지고,
    상기 제 2 박막층은,
    GaN으로 이루어지는 것인 반도체 소자.
  7. 제5항에 있어서, 상기 제 1 박막층의 두께는,
    1nm ~ 15nm인 것인 반도체 소자.
  8. 제5항에 있어서, 상기 제 2 박막층의 두께는,
    1nm ~ 100nm인 것인 반도체 소자.
  9. 제5항에 있어서, 상기 초격자층은,
    2 ~ 500 개의 초격자 박막층을 포함하는 것인 반도체 소자.
  10. 제1항에 있어서, 상기 초격자층은,
    p형 도펀트로 도핑되는 것을 특징으로 하는 반도체 소자.
  11. 제10항에 있어서, 상기 p형 도펀트는,
    Mg, C 및 Fe 중 적어도 하나인 것인 반도체 소자.
  12. 제10항에 있어서, 상기 p형 도펀트의 농도는,
    1e16/cm3 ~ 5e20/cm3 인 것인 반도체 소자.
  13. 제10항에 있어서, 상기 p형 도펀트의 농도는,
    상기 초격자층의 적층 방향으로 점층적으로 감소되는 것인 반도체 소자.
  14. 제1항에 있어서, 상기 채널층의 두께는,
    0.1um ~ 7um인 것인 반도체 소자.
  15. 제1항에 있어서, 상기 채널층은,
    Mg, C 및 Fe 중 적어도 하나의 도펀트로 도핑되고,
    상기 적어도 하나의 도펀트 농도는,
    1e16/cm3 ~ 5e20/cm3인 것인 반도체 소자.
  16. 제1항에 있어서, 상기 장벽층은,
    AlN 또는 AlxGa1 - xN(0≤x≤0.5)으로 이루어지는 것인 반도체 소자.
  17. 제1항에 있어서, 상기 장벽층의 두께는,
    1nm ~ 100nm인 것인 반도체 소자.
  18. 제1항에 있어서, 상기 p-GaN층의 두께는,
    10nm ~ 200nm인 것인 반도체 소자.
  19. 제1항에 있어서, 상기 p-GaN층의 p형 불순문 농도는,
    3e17/cm3 ~ 1e20/cm3인 것인 반도체 소자.
  20. 제1항에 있어서,
    상기 장벽층 상에 형성되는 GaN 캡층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  21. 제20항에 있어서, 상기 GaN 캡층의 두께는,
    2nm ~ 10nm인 것인 반도체 소자.
  22. 제1항에 있어서, 상기 버퍼층은,
    기판 상에 형성되는 것인 반도체 소자.
  23. 제22항에 있어서, 상기 기판은,
    Si, SiC, Sapphire 및 GaN 중 적어도 하나로 이루어지는 것인 반도체 소자.
  24. 제1항에 있어서,
    상기 장벽층의 일부 영역 상에 형성되는 소스 전극, 드레인 전극 및 상기 p-GaN층 상에 형성되는 게이트 전극을 더 포함하는 것을 특징으로 하는 반도체 소자.
  25. 기판 상에 버퍼층을 형성시키는 단계;
    상기 버퍼층 상에 초격자층을 형성시키는 단계;
    상기 초격자층에 상에 GaN으로 이루어지는 채널층을 형성시키는 단계;
    상기 채널층 상에 장벽층을 형성시키는 단계; 및
    상기 장벽층 상에 p-GaN층을 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  26. 제25항에 있어서,
    상기 버퍼층, 상기 초격자층, 상기 채널층, 상기 AlGaN층 및 상기 p-GaN층중 적어도 하나는,
    유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것인 반도체 소자의 제조방법.
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