KR20140124273A - 질화물 반도체 소자 및 그 제조 방법 - Google Patents

질화물 반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20140124273A
KR20140124273A KR1020130041813A KR20130041813A KR20140124273A KR 20140124273 A KR20140124273 A KR 20140124273A KR 1020130041813 A KR1020130041813 A KR 1020130041813A KR 20130041813 A KR20130041813 A KR 20130041813A KR 20140124273 A KR20140124273 A KR 20140124273A
Authority
KR
South Korea
Prior art keywords
layer
gan
forming
algan
gate electrode
Prior art date
Application number
KR1020130041813A
Other languages
English (en)
Other versions
KR102080745B1 (ko
Inventor
신종훈
김웅선
장태훈
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1020130041813A priority Critical patent/KR102080745B1/ko
Priority to EP14164151.4A priority patent/EP2793270B1/en
Priority to US14/251,717 priority patent/US9224846B2/en
Priority to JP2014083649A priority patent/JP5731687B2/ja
Publication of KR20140124273A publication Critical patent/KR20140124273A/ko
Application granted granted Critical
Publication of KR102080745B1 publication Critical patent/KR102080745B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02241—III-V semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

본 명세서는, 광전기화학을 이용해 패시베이션층을 형성한 인핸스먼트형 질화물 반도체 소자 및 그 제조방법을 제공한다.
이를 위하여, 일 실시예에 따른 반도체 소자는, GaN 층; 상기 GaN 층 상에 형성되는 AlGaN 층; 상기 AlGaN 층 상에 형성되는 p-GaN 층; 상기 p-GaN 층 상에 형성되는 게이트 전극; 상기 AlGaN 층의 일부 영역 상에 형성되는 소스 전극, 드레인 전극; 및 상기 AlGaN 층의 일부 영역 상에 형성되고, 상기 소스 전극 및 상기 게이트 전극 간 또는 상기 게이트 전극 및 상기 드레인 간에 형성되는 패시베이션 층을 포함하되, 상기 패시베이션 층은, 상기 p-GaN층의 일부가 산화되어 형성되는 것일 수 있다.

Description

질화물 반도체 소자 및 그 제조 방법{Nitride semiconductor and method thereof}
본 명세서는 광전기화학을 이용해 패시베이션층을 형성한 인핸스먼트형 질화물 반도체 소자 및 그 제조방법에 관한 것이다.
질화물 반도체는 실리콘에 비해 높은 임계 전계, 낮은 on저항, 고온, 고주파 동작 특성이 주목되어, 차세대 반도체 소자의 재료로 선행 연구되고 있다.
고출력 전력 소자에는 최근에 주류로, 크게 MOSFET와 IGBT가 있으며, GaN 계열로도 HEMT, HFET 및 MOSFET등의 소자가 연구되어 지고 있다.
HEMT의 경우, 높은 전자의 이동도를 이용하여, 고주파 특성의 통신소자 등에 이용되어 지고 있다.
또한, HEMT는 전력용 반도체 및 고주파 특성의 통신소자 등에 이용되어 지고 있다. 최근에는 하이브리드/연료 전지 자동차의 개발이 진행되고 있으며, 국외 여러 기업에서 하이브리드 자동차를 출시하고 있다. 하이브리드 자동차내 모터와 발전기(generator)를 연결하는 voltage booster converter 및 inverter내 반도체 스위치는 엔진에서 발생하는 열로 인하여 고온에서 신뢰적인 동작을 요구한다. GaN는 와이드 밴드갭으로 인하여 신뢰적인 고온 동작이 가능하며, 하이브리드 자동차내 차세대 반도체 스위치로 적합하다.
그 중 일본 Furukawa Electric이 AlGaN/GaN 고전자 이동도 트랜지스터 (high-electron-mobility transistor, HEMT) discrete를 발표하였으며, 750 V의 높은 항복 전압과 6.3 mΩ-cm2의 낮은 온-저항을 가져 기존 Si MOSFET, Si superjunction MOSFET 및 SiC MESFET에 비하여 우수한 특성을 가짐을 증명하였다. 또한 발표된 GaN discrete는 225℃의 고온에서도 안정적인 스위칭 동작을 하였다.
도 1은 이종접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 나타내는 예시도이다.
도 1을 참조하면, 일반적인 HFET는 드레인 전극에서 소스 전극으로 흐르는 2DEG 전류를 쇼트키(schottky) 게이트 전극을 통해 스위칭(switching) 동작을 할 수 있다.
일반적인 HFET(10)는 기판(미도시), 상기 기판상에 형성된 제 1 GaN층(11), 상기 제 1 GaN층 상에 형성되는 AlGaN층(12), 상기 AlGaN층 상에 형성되는 제 2 GaN층(13), 상기 제 2 GaN층 상에 형성되는 게이트 전극(14), 소스 전극(15) 및 드레인 전극(16)을 포함할 수 있다.
이러한 종류의 HFET 소자는 전압, 전류 특성에서 우수하여 고출력 전력 소자로 사용하기 위해 많은 시도가 이루어지고 있으나, MOSFET 및 IGBT 등 다른 소자와는 달리 노멀리 온(Normally-on) 형태를 가지는 단점이 있을 수 있다.
노멀리 온 소자의 경우 회로를 구성하는데에 있어 복잡도가 높아져 만들기 어렵기 때문에, 문턱전압을 높이기 위한 방안으로 플라즈마 처리, p-GaN 성장 및 게이트 리세스 등의 방안이 연구되고 있다.
본 명세서는 광전기화학을 이용해 패시베이션층을 형성한 인핸스먼트형 질화물 반도체 소자 및 그 제조방법을 제공하는 데 그 목적이 있다.
상기 목적들을 달성하기 위한 본 명세서에 따른 반도체 소자는, GaN 층; 상기 GaN 층 상에 형성되는 AlGaN 층; 상기 AlGaN 층 상에 형성되는 p-GaN 층; 상기 p-GaN 층 상에 형성되는 게이트 전극; 상기 AlGaN 층의 일부 영역 상에 형성되는 소스 전극, 드레인 전극; 및 상기 AlGaN 층의 일부 영역 상에 형성되고, 상기 소스 전극 및 상기 게이트 전극 간 또는 상기 게이트 전극 및 상기 드레인 간에 형성되는 패시베이션 층을 포함하되, 상기 패시베이션 층은, 상기 p-GaN층의 일부가 산화되어 형성되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 패시베이션 층은, 상기 p-GaN층이 광전기화학(PEC, photoelectrochemical) 방법을 근거로 산화되어 형성되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 패시베이션 층은, GaOx로 이루어지고, 상기 x는 0.1 ~ 2.0인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 p-GaN 층은, p형 도펀트로 도핑되어 형성되되, 상기 p형 도펀트는, Mg 및 Zn 중 적어도 하나인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 p형 도펀트의 농도는, 1e12/cm3 ~ 1e21/cm3 인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 p-GaN 층의 두께는, 1 nm ~ 1 um인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 GaN층의 두께는, 0.5um ~ 7um인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 GaN층은, Mg, C 및 Fe 중 적어도 하나의 도펀트로 도핑되고, 상기 적어도 하나의 도펀트 농도는, 1e16/cm3 ~ 5e20/cm3인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 AlGaN층의 두께는, 2nm ~ 100nm인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 AlGaN층 상에 형성되는 GaN 캡층을 더 포함할 수 있다.
본 명세서와 관련된 일 예로서, 상기 GaN 캡층의 두께는, 2nm ~ 10nm인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 GaN층은, 버퍼층 상에 형성되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 버퍼층은, AlN, AlGaN 및 초격자(superlattice) 구조 중 적어도 하나로 이루어지는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 버퍼층은, 기판 상에 형성되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 기판은, Si, SiC, Sapphire 및 GaN 중 적어도 하나로 이루어지는 것일 수 있다.
상기 목적들을 달성하기 위한 본 명세서에 따른 반도체 소자의 제조방법은, 기판 상에 버퍼층을 형성시키는 단계; 상기 버퍼층 상에 GaN층을 형성시키는 단계; 상기 GaN 층 상에 AlGaN 층을 형성시키는 단계; 상기 AlGaN 층 상에 형성되는 p-GaN 층을 형성시키는 단계; 상기 p-GaN 층의 일부를 식각하여 오픈된 AlGaN층 상에 서로 분리된 소스 전극 및 드레인 전극을 형성시키는 단계; 상기 p-GaN 층 중 게이트 전극을 형성시키기 위한 일부 p-GaN 영역을 제외한 p-GaN 영역을 산화시켜 패시베이션 층을 형성시키는 단계; 및 상기 게이트 전극을 형성시키기 위한 일부 p-GaN 영역 상에 게이트 전극을 형성시키는 단계를 포함할 수 있다.
본 명세서와 관련된 일 예로서, 상기 버퍼층, 상기 GaN층, 상기 AlGaN층 및 p-GaN층 중 적어도 하나는, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.
또한, 상기 목적들을 달성하기 위한 본 명세서에 따른 반도체 소자의 제조방법은, 기판 상에 버퍼층을 형성시키는 단계; 상기 버퍼층 상에 GaN층을 형성시키는 단계; 상기 GaN 층 상에 AlGaN 층을 형성시키는 단계; 상기 AlGaN 층 상에 형성되는 p-GaN 층을 형성시키는 단계; 상기 p-GaN 층 중 게이트 전극을 형성시키기 위한 일부 p-GaN 영역을 제외한 p-GaN 영역을 산화시켜 패시베이션 층을 형성시키는 단계; 상기 패시베이션 층의 일부를 식각하여 오픈된 AlGaN층 상에 서로 분리된 소스 전극 및 드레인 전극을 형성시키는 단계; 및 상기 게이트 전극을 형성시키기 위한 일부 p-GaN 영역 상에 게이트 전극을 형성시키는 단계를 포함할 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 광전기화학을 이용해 패시베이션층을 형성한 인핸스먼트형 질화물 반도체 소자 및 그 제조방법을 제공한다.
특히, 본 명세서에 개시된 반도체 소자에 따르면, p-GaN층을 근거로 노멀리-온 상태를 구현하되, 광전기화학 방식을 근거로 상기 p-GaN층의 일부를 산화되어 패시베이션 층을 형성함으로써 고품질의 패시베이션 층을 구비하고 및 누설 전류 특성이 개선된 질화물 반도체 소자 및 이의 제조방법을 제공할 수 있는 이점이 있다.
도 1은 이종접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 나타내는 예시도이다.
도 2는 일반적인 패시베이션 층의 형성 방법을 나타내는 예시도이다.
도 3은 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조를 나타내는 예시도이다.
도 4는 본 명세서에 개시된 일 실시예에 따른 패시베이션층을 형성시키기 위한 광전기화학법을 보여주는 예시도이다.
도 5는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 순서도이다.
도 6은 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 예시도이다.
도 7은 본 명세서에 개시된 또 다른 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 순서도이다.
도 8은 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 예시도이다.
본 명세서에 개시된 기술은 이종접합 전계효과 트랜지스터 및 그 제조방법에 적용될 수 있다. 그러나 본 명세서에 개시된 기술은 이에 한정되지 않고, 상기 기술의 기술적 사상이 적용될 수 있는 모든 질화물계 반도체 소자 및 그 제조방법에 적용될 수 있다.
본 명세서에 개시된 기술은 광전기화학을 이용해 패시베이션층을 형성한 인핸스먼트형 질화물 반도체 소자 및 그 제조방법에 관한 것이다.
특히, 본 명세서에 개시된 기술은 광전기화학을 이용해 패시베이션층을 형성한 인핸스먼트형 질화물 반도체 소자 및 그 제조방법에 관한 것으로, 노멀리 오프(Normally-off) 스위칭 및 높은 전류 특성을 나타내는 인핸스먼트형 질화물 반도체에 광전기화학을 이용한 패시베이션을 형성시켜 기존 패시베이션 및 식각 기술을 개선시킨 구조를 구비하는 반도체 소자와 이를 구현하는 제조 방법에 관한 것이다.
본 명세서에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 명세서에 개시된 기술의 사상을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 명세서에서 사용되는 기술적 용어는 본 명세서에서 특별히 다른 의미로 정의되지 않는 한, 본 명세서에 개시된 기술이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 명세서에서 사용되는 기술적인 용어가 본 명세서에 개시된 기술의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 명세서에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.
또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
또한, 본 명세서에서 사용되는 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예들을 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 명세서에 개시된 기술을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 기술의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 기술의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 그 기술의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.
일반적인 패시베이션 층의 형성 방법에 대한 설명
질화물 반도체는 높은 임계 전계와 높은 포화전자 이동도를 갖기 때문에, 이를 이용해 제작되는 반도체 소자는 높은 항복 전압과 큰 전류 특성을 나타낼 수 있다.
이의 예로는 AlGaN/GaN의 이종접합 구조를 바탕으로 제작되는 HFET 소자를 들 수 있다.
일 실시예에 따르면, 질화물 반도체 소자의 우수한 전류 특성을 유지하면서 동시에 노멀리 오프 스위칭을 할 수 있는 기술로 p-GaN 게이트가 있을 수 있다.
이러한 p-GaN 게이트 기술은 AlGaN/GaN 이종접합 구조 위에 p형 도핑되어 있는 GaN를 성장시키고, 그 위해 게이트 전극을 형성시키는 기술일 수 있다.
상기 형성된 p-GaN 층은 AlGaN과 GaN 사이 계면에 존재하는 2차원 자유 전자가스(2DEG)를 공핍시키는 역할을 할 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 질화물 반도체 소자의 품질 향상 및 보호를 위해 상기 p-GaN 층 및 그 위에 게이트 전극이 형성된 구조에서 패시베이션 층이 더 형성될 수 있다.
도 2는 일반적인 패시베이션 층의 형성 방법을 나타내는 예시도이다.
도 2를 참조하면, 일반적으로, 상기 p-GaN(130)/AlGaN(120)/GaN(110) 구조를 포함한 웨이퍼 중 게이트 부분만을 제외하고 p-GaN층(130)의 일부(또는 일부 영역)을 식각하여 드러난 AlGaN(120) 표면에 소스(160), 게이트(150) 그리고 드레인 전극(170)이 형성 되도록 금속을 증착할 수 있다.
그 다음 소스 전극(160)와 p-GaN 층(130), p-GaN 층(130)과 드레인 전극(170) 사이에 패시베이션층(140)이 형성되도록 증착과정을 거칠 수 있다.
위와 같이 게이트 전극 아래에 p-GaN 층(130)을 형성시킬 경우, p-GaN 층(130)과 그 아래에 있는 AlGaN(120)/GaN(110) 구조가 p-n 접합을 이루게 되고, 공핍현상이 발생하게 된다.
따라서 게이트 하단에는 2DEG층이 사라지게 되고, 결국 게이트가 접지되어 있을 경우 소스와 드레인간은 전류가 흐르지 않게 될 수 있다.
하지만, 게이트에 (+) 부호를 갖는 문턱전압을 인가할 경우 사라졌던 게이트 하단 2DEG층이 다시 나타나며 전류가 흐르게 되고 이를 통하여 스위칭 동작을 할 수 있게 된다.
즉 p-GaN 게이트를 이용하면, 질화물 반도체 소자를 노멀리 오프 구동할 수 있으며 동시에 높은 전류 특성을 유지할 수 있다는 장점이 있다.
다만, 일반적인 패시베이션 층의 형성 방법에 있어서, 위에서 설명한 공정 중 p-GaN 식각과 패시베이션층 증착은 매우 정교하게 진행되어야 하는 공정일 수 있다.
즉, p-GaN 식각의 경우, 식각 깊이가 깊을 경우, AlGaN 층의 두께가 얇아질 수 있고, 이로 인하여 2DEG의 양이 줄어들게 되므로 on-상태에 흐를 수 있는 전류의 양이 줄어든다는 문제점이 있을 수 있다.
한편 p-GaN 식각 깊이가 작아 p-GaN층이 남게 되는 경우, 소스 하단 혹은 드레인 하단에 p-GaN층이 존재하면 금속과 반도체간의 오믹(ohmic) 접합이 이루어지지 않아 전류가 잘 흐르지 않을 수 있다.
또한 소스와 게이트 사이, 혹은 게이트와 드레인 사이에 p-GaN층이 남아있을 경우에는 off-상태에 발생하는 누설전류가 커질 수 있다.
따라서 정확하게 p-GaN을 식각해 내는 기술이 필요할 수 있다.
하지만. 통상적으로 사용되는 건조식각 (dry-etching) 방식의 경우, 수십초 단위의 짧은 식각 시간을 갖기 때문에 원하는 깊이의 식각을 구현하기 어렵다는 문제가 있을 수 있다.
한편, 패시베이션 층은 보통 산화물 혹은 질화물을 증착 장비를 통하여 증착할 수 있다.
하지만 통상적으로, Sputter, ALD, PECVD, CVD, MOCVD 등의 장비를 이용한 증착의 경우, AlGaN/GaN 층 위에 이물질을 증착하는 것이므로, 계면의 품질 및 패시베이션 층의 품질이 저하될 수 있다.
산화물 혹은 질화물 품질이 열등할 경우, 소자의 스위칭 특성, on-상태의 전류 특성, off-상태의 누설 전류 특성에 저하되는 문제점이 있을 수 있다.
따라서, 노멀리오프 스위칭 구동이 가능한 질화물 반도체의 품질 향상 및 수율 확부를 위하여 p-GaN의 식각을 정확하게 해내고, 고품질의 패시베이션 층을 형성하는 기술이 필요할 수 있다.
이하에서는 도 3 내지 도 4를 참조하여 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조에 대해 설명한다.
본 명세서에 개시된 일 실시예에 따른 반도체 소자에 대한 설명
본 명세서에 개시된 일 실시예에 따른 반도체 소자는, GaN 층, 상기 GaN 층 상에 형성되는 AlGaN 층, 상기 AlGaN 층 상에 형성되는 p-GaN 층, 상기 p-GaN 층 상에 형성되는 게이트 전극, 상기 AlGaN 층의 일부 영역 상에 형성되는 소스 전극, 드레인 전극, 상기 AlGaN 층의 일부 영역 상에 형성되고, 상기 소스 전극 및 상기 게이트 전극 간 또는 상기 게이트 전극 및 상기 드레인 간에 형성되는 패시베이션 층을 포함할 수 있다.
여기서, 상기 패시베이션 층은, 상기 p-GaN층의 일부가 산화되어 형성되는 것일 수 있다.
일 실시예에 따르면, 상기 패시베이션 층은, 상기 p-GaN층이 광전기화학(PEC, photoelectrochemical) 방법을 근거로 산화되어 형성되는 것일 수 있다.
또한, 일 실시에에 따르면, 상기 패시베이션 층은, GaOx로 이루어질 수 있다. 여기서, 상기 x는 0.1 ~ 2.0인 것일 수 있다.
또한, 일 실시에에 따르면, 상기 p-GaN 층은, p형 도펀트로 도핑되어 형성되되, 상기 p형 도펀트는, Mg 및 Zn 중 적어도 하나인 것일 수 있다.
또한, 일 실시에에 따르면, 상기 p형 도펀트의 농도는, 1e12/cm3 ~ 1e21/cm3 인 것일 수 있다.
또한, 일 실시에에 따르면, 상기 p-GaN 층의 두께는, 1 nm ~ 1 um인 것일 수 있다.
또한, 일 실시에에 따르면, 상기 GaN층의 두께는, 0.5um ~ 7um인 것일 수 있다.
또한, 일 실시에에 따르면, 상기 GaN층은, Mg, C 및 Fe 중 적어도 하나의 도펀트로 도핑되고, 상기 적어도 하나의 도펀트 농도는, 1e16/cm3 ~ 5e20/cm3인 것일 수 있다.
또한, 일 실시에에 따르면, 상기 AlGaN층의 두께는, 2nm ~ 100nm인 것일 수 있다.
또한, 일 실시에에 따른 반도체 소자는 상기 AlGaN층 상에 형성되는 GaN 캡층을 더 포함할 수 있다.
또한, 일 실시에에 따르면, 상기 GaN 캡층의 두께는, 2nm ~ 10nm인 것일 수 있다.
또한, 일 실시에에 따르면, 상기 GaN층은, 버퍼층 상에 형성되는 것일 수 있다.
또한, 일 실시에에 따르면, 상기 버퍼층은, AlN, AlGaN 및 초격자(superlattice) 구조 중 적어도 하나로 이루어지는 것일 수 있다.
또한, 일 실시에에 따르면, 상기 버퍼층은, 기판상에 형성되는 것일 수 있다.
또한, 일 실시에에 따르면, 상기 기판은, Si, SiC, Sapphire 및 GaN 중 적어도 하나로 이루어지는 것일 수 있다.
도 3은 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조를 나타내는 예시도이다.
도 3을 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자(100)는 GaN 층(110), AlGaN 층(120), p-GaN층(130), 패시베이션층(140), 게이트 전극(150), 소스 전극(160), 및 드레인 전극(170)을 포함할 수 있다.
또한, 일 실시예에 따르면, 상기 반도체 소자는(100)는 상기 GaN층(110)의 하부에 위치하는 버퍼층(미도시)을 더 포함할 수 있다.
또한, 일 실시예에 따르면, 상기 반도체 소자는(100)는 GaN 캡층(미도시)을 더 포함할 수 있다.
본 명세서에 개시된 일 실시예에 따른 반도체 소자(100)는 상기 드레인 전극(170)에서 소스 전극(160)으로 흐르는 2DEG 전류를 쇼트키(schottky) 게이트 전극(700)을 통해 스위칭(switching) 동작을 할 수 있다.
상기 버퍼층은 기판(미도시) 상에 형성되는 것일 수 있다.
일 실시예에 따르면, 상기 기판은 n형이 될 수도 있고, p형이 될 수도 있으며, 다양한 종류의 물질로 이루어질 수 있다. 예를 들어, 상기 기판은 절연성 기판, 사파이어 기판, GaN 기판, SiC 기판 및 Si 기판 중 적어도 하나인 것일 수 있다. 이외에도 다양한 종류의 기판이 본 명세서에 개시된 반도체 소자에 적용될 수 있음이 본 기술분야의 당업자에게 자명하다.
또한, 상기 기판은 상기 반도체 소자(100)의 제작 후에 제거될 수 있다. 따라서, 최종적인 상기 반도체 소자(100)의 구조는 상기 기판이 없는 구조일 수 있다.
상기 버퍼층은, 다양한 물질로 이루어질 수 있다. 예를 들어, 상기 버퍼층은 AlN 및 AlGaN 중 적어도 하나로 이루어지는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 버퍼층은 초격자 버퍼 구조(또는 초격자층)을 포함할 수 있다.
일 실시예에 따르면, 상기 버퍼층이 AIN으로 이루어진 경우, 상기 버퍼층은 다양한 조건에서 성장될 수 있다. 예를 들어, 상기 버퍼층은, 저온으로 성장된 제 1 AIN층 및 상기 제 1 AIN층 상에 형성되고, 고온으로 성장된 제 2 AIN층을 포함할 수 있다.
또 다른 일 실시예에 따르면, 상기 버퍼층이 AlGaN으로 이루어진 경우, Al의 조성비가 적층 방향을 변화될 수 있다. 예를 들어, 상기 버퍼층은, 적층 방향으로 Al의 조성이 점층적으로 감소 되는 AlGaN으로 이루어지는 것일 수 있다.
즉, AlGaN 층의 Al 조성은 AlxGa1 - xN(0≤x≤1)으로 표현될 수 있다. 예를 들어, 상기 Al의 조성은 연속적이고, 점층적으로 감소하는 것일 수 있다. 또한, 예를 들어, 상기 Al의 조성은 계단식(또는 단계식)으로 점층적으로 감소되는 것일 수 있다.
이외에도 다양한 물질, 조성비 및 성장 조건을 근거로 상기 버퍼층이 형성될 수 있음이 본 기술분야의 당업자에게 자명하다.
상기 버퍼층은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 버퍼층은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 버퍼층의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.
상기 버퍼층이 초격자층(미도시)을 포함하는 경우, 상기 초격자층은, 서로 다른 2개의 박막층이 적층된 초격자 박막층이 복수개 적층되어 형성되는 것일 수 있다.
다른 말로 표현하면, 상기 초격자층은 서로 다른 2개의 박막층이 교번하여 적층되어 형성되는 것일 수 있다.
상기 초격자 박막층은 다양한 물질로 이루어질 수 있다. 예를 들어, 상기 초격자 박막층은, AlN/GaN, AlN/AlGaN 및 AlGaN/GaN 중 적어도 하나인 것일 수 있다. 즉, 이는 서로 다른 2개의 박막층 각각이 AlN/GaN, AlN/AlGaN 및 AlGaN/GaN 중 적어도 하나의 조합으로 이루어진 것을 의미할 수 있다. 이외에도 다양한 물질로 상기 초격자 박막층이 이루어질 수 있음이 본 기술분야의 당업자에게 자명하다.
일 실시예에 따르면, 상기 AlGaN의 Al 조성은 AlxGa1 - xN(0≤x≤1)으로 표현될 수 있고, Al의 조성은 적층 방향에 따라 변화할 수 있다. 예를 들어, 상기 Al의 조성은 연속적이고, 점층적으로 감소하는 것일 수 있다. 또한, 예를 들어, 상기 Al의 조성은 계단식(또는 단계식)으로 점층적으로 감소되는 것일 수 있다.
일 실시예에 따르면, 상기 서로 다른 2개의 박막층 각각의 두께는, 1 nm ~ 100 nm인 것일 수 있다. 특히, 상기 서로 다른 2개의 박막층 각각의 두께는 5nm ~ 35nm일 수 있다.
또한, 일 실시예에 따르면, 상기 초격자층은, 3 ~ 500 개의 초격자 박막층을 포함하는 것일 수 있다. 다른 의미로는, 상기 초격자층은 3 ~ 500 페어(pair)의 상기 서로 다른 2개의 박막층을 구비하는 것일 수 있다. 또 다른 의미로는, 상기 초격자층은 상기 서로 다른 2개의 박막층이 5 ~ 999 회 교번하여 적층되어 형성되는 것일 수 있다.
상기 초격자층은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 초격자층은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 초격자층의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 상기 초격자 버퍼 구조(또는 초격자층)는 특정 도펀트가 도핑되어 형성되는 것일 수 있다.
일 실시예에 따르면, 상기 특정 도펀트는 p형 도펀트일 수 있다. 예를 들어, 상기 p형 도펀트는 Mg, C 및 Fe 중 적어도 하나인 것일 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 1e16/cm3 ~ 5e20/cm3인 것일 수 있다. 특히, 상기 p형 도펀트의 농도는, 3e17/cm3 ~ 1e20/cm3인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 상기 초격자층의 적층 방향으로 점층적으로 감소되는 것일 수 있다. 예를 들어, 상기 p형 도펀트의 농도는 연속적이고, 점층적으로 감소하는 것일 수 있다. 또한, 예를 들어, 상기 p형 도펀트의 농도는 계단식으로 점층적으로 감소되는 것일 수 있다.
상기 GaN층(110)의 두께는 0.1um ~ 100 um일 수 있다. 특히, 상기 GaN층(300)의 두께는 0.5um ~ 7um인 것일 수 있다.
상기 GaN층(110)은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 GaN층(110)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 GaN(110)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.
일 실시예에 따르면, 상기 반도체 소자(100)는 상기 GaN층(110) 상에 C, Fe 및 Mg 도펀트 중 적어도 하나의 도펀트를 주입하여 형성된 GaN 채널의 semi-insulating 특성을 나타내기 위한 고-저항 GaN층(미도시)을 더 포함할 수 있다. 여기서, 상기 적어도 하나의 도펀트의 농도는 Mg, C 및 Fe 중 적어도 하나일 수 있다. 또한, 상기 적어도 하나의 도펀트의 농도는, 1e16/cm3 ~ 5e20/cm3인 것일 수 있다. 특히, 상기 적어도 하나의 도펀트의 농도는 3e17/cm3 ~ 1e20/cm3인 것일 수 있다.
상기 AlGaN층(120)은 상기 GaN층(110) 상에 형성될 수 있다. 상기 AlGaN층(120)은 활성층의 역할을 할 수 있다.
일 실시예에 따르면, 상기 AlGaN층(120)의 두께는, 0nm ~ 100nm 범위, 특히, 상기 AlGaN층(400)의 두께는 10nm ~ 30nm인 것일 수 있다.
상기 AlGaN층(120)은 다양한 물질과 조성으로 이루어질 수 있다. 예를 들어, 상기 AlGaN층(120)는 AlxGa1 - xN으로 이루어진 것일 수 있다. 여기서, x는 0.01 ~ 1일 수 있다. 이외에도 다양한 물질 또는 조성비로써 상기 AlGaN층(120)이 이루어질 수 있음이 본 기술분야의 당업자에게 자명하다.
상기 AlGaN층(120)은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 AlGaN층(120)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 AlGaN층(120)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.
상기 GaN 캡층은 상기 AlGaN층(120) 상에 형성되고, GaN을 얇게 성장시킴으로써 형성될 수 있다.
일 실시예에 따르면, 상기 GaN 캡층의 두께는 0nm ~ 100nm 범위, 특히, 2nm ~ 10nm인 것일 수 있다. 상기 GaN 캡층은 표면 누설 전류를 막는 역할을 할 수 있다.
상기 소스 전극(160) 및 상기 드레인 전극(170)은 상기 AlGaN층(120)의 일부 영역 상에 형성되는 것일 수 있다. 또한, 상기 반도체 소자(100)가 상기 GaN 캡층을 더 포함하는 경우, 상기 GaN 캡층의 일부 영역 상에 형성될 수 있다.
상기 p-GaN층(130)은 상기 AlGaN층(120) 상에 형성될 수 있다.
상기 p-GaN 층(130)은, p형 도펀트로 도핑되어 형성되되, 상기 p형 도펀트는, Mg 및 Zn 중 적어도 하나인 것일 수 있다.
일 실시예에 따르면, 상기 p형 도펀트의 농도는, 1e12/cm3 ~ 1e21/cm3 인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p-GaN층(130)의 두께는, 1 nm ~ 1 um인 것일 수 있다.
상기 p-GaN층(130)은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 p-GaN층(130)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 p-GaN층(130)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.
상기 p-GaN층(130)이 성장(또는 에피 성장)된 이후에는 p-GaN의 activation과정을 거쳐 p-GaN 내에 hole이 형성될 수 있도록 할 수 있다.
상기 게이트 전극(150)은 상기 p-GaN 층(130) 상에 형성될 수 있다.
전술한 바와 같이, 상기 드레인 전극(170)에서 소스 전극(160)으로 흐르는 2DEG 전류가 게이트 전극(150)의 제어를 통해 발생할 수 있다.
상기 패시베이션층(140)은 도 3에 도시된 바와 같이 상기 AlGaN 층(120)의 일부 영역 상에 형성될 수 있다.
또한, 상기 패시베이션층(140)은 상기 소스 전극(160) 및 상기 게이트 전극 (150) 간에 형성될 수 있다.
또한, 상기 패시베이션층(140)은 상기 게이트 전극 (150) 및 드레인 전극(170) 간에 형성될 수 있다.
일 실시예에 따르면, 상기 패시베이션층(140)은 상기 p-GaN층(130)의 일부가 산화되어 형성되는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 패시베이션 층(140)은, 상기 p-GaN층(130)이 광전기화학(PEC, photoelectrochemical) 방법을 근거로 산화되어 형성되는 것일 수 있다.
광전기화학 방식을 이용하여 상기 패시베이션 층(140)을 형성시키는 방법을 도 4를 참조하여 자세히 설명한다.
도 4는 본 명세서에 개시된 일 실시예에 따른 패시베이션층을 형성시키기 위한 광전기화학법을 보여주는 예시도이다.
도 4를 참조하면, 전술된 바와 같이 상기 기술된 방법으로 제작된 에피층에 인핸스먼트형 반도체 소자 구성을 위해 게이트, 소스, 드레인 전극을 형성하되, 각 전극 사이의 패시베이션층(140)은 광전기화학을 이용하여 형성시킬 수 있다.
패시베이션을 형성시키지 않고자 하는 부분을 p-GaN 혹은 AlGaN의 밴드갭에 해당하는 광원을 가릴 수 있도록 처리를 한 후에 그림 4와 같이 광전기화학 방법을 이용하여 p-GaN층을 산화시킬 수 있다.
예를 들어, 상기 패시베이션을 형성시키지 않고자 하는 부분은 게이트 전극(150)이 형성되는 상기 p-GaN층(130)의 일부 영역일 수 있다.
상기 패시베이션을 형성시키지 않고자 하는 부분의 처리는 상기 패시베이션을 형성시키지 않고자 하는 부분에 반도체 표면에 도포하는 감광성(感光性) 저항 물질인 포토레지스터(PR, photoresistor)를 도포함에 의해 이루어질 수 있다.
먼저, 산화시키고자 하는 시료(또는 질화물 반도체, 28)에 제 1 전극(32')을 형성시켜 수용액에 담근다. 예를 들어, 상기 수용액은 물(H2O) 또는 PEC용 수용액일 수 있다.
또한 상기 시료(28)에 전기적 포텐셜 차이를 주기 위한 제 2 전극(32'')을 상기 제 1 전극(32')과 분리시켜 수용액에 담근다.
그리고 이 두 전극(32', 32'')을 잇는 전선 사이에 전원을 공급할 수 있는 전원 공급 장치(34)를 연결한다.
이후 상기 시료(28)에 양 전압을 인가하고 p-GaN의 밴드갭에 해당하는 에너지를 갖는 빛을 포함하는 광원(또는 UV 광원, 26)을 상기 시료(28)에 조사할 경우, 아래의 화학식에 의하여 상기 p-GaN층(130)은 산화되게 될 수 있다.
[화학식 1]
2GaN + 2hv => 2GaN + 2h+ + 2e-
[화학식 2]
2GaN + 2h++ 2e- + (양전압) => 2GaN + 2h+
[화학식 3]
2GaN + 2h++ 3H2O => Ga2O3+N2+3H2
또한, 상기 광전기화학을 이용하여 형성시킨 패시베이션 층(140) 외에 게이트(150), 소스(160), 드레인(170) 전극을 형성하여 인핸스먼트형 질화물 반도체 이종접합 반도체소자를 최종적으로 완성할 수 있다.
이외에도 다양한 방식의 광전기화학 방식으로 상기 패시베이션 층(140)이 형성될 수 있음이 본 기술분야의 당업자에게 자명하며, 도 4에 개시된 광전기화학법으로 본 발명의 범위가 한정되지 아니하고, 본 발명은 본 발명의 사상 및 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선된 광전기화학법이 적용될 수 있다.
본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법에 대한 설명
본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은, 상술된 실시예들이 포함하고 있는 구성 또는 단계의 일부 또는 조합으로 구현되거나 실시예들의 조합으로 구현될 수 있으며, 이하에서는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법의 명확한 표현을 위해 중복되는 부분을 생략할 수 있다.
본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은, 기판 상에 버퍼층을 형성시키는 단계, 상기 버퍼층 상에 GaN층을 형성시키는 단계, 상기 GaN 층 상에 AlGaN 층을 형성시키는 단계, 상기 AlGaN 층 상에 형성되는 p-GaN 층을 형성시키는 단계, 상기 p-GaN 층의 일부를 식각하여 오픈된 AlGaN층 상에 서로 분리된 소스 전극 및 드레인 전극을 형성시키는 단계, 상기 p-GaN 층 중 게이트 전극을 형성시키기 위한 일부 p-GaN 영역을 제외한 p-GaN 영역을 산화시켜 패시베이션 층을 형성시키는 단계 및 상기 게이트 전극을 형성시키기 위한 일부 p-GaN 영역 상에 게이트 전극을 형성시키는 단계를 포함할 수 있다.
본 명세서에 개시된 또 다른 일 실시예에 따른 반도체 소자의 제조방법은, 기판 상에 버퍼층을 형성시키는 단계, 상기 버퍼층 상에 GaN층을 형성시키는 단계, 상기 GaN 층 상에 AlGaN 층을 형성시키는 단계, 상기 AlGaN 층 상에 형성되는 p-GaN 층을 형성시키는 단계, 상기 p-GaN 층 중 게이트 전극을 형성시키기 위한 일부 p-GaN 영역을 제외한 p-GaN 영역을 산화시켜 패시베이션 층을 형성시키는 단계, 상기 패시베이션 층의 일부를 식각하여 오픈된 AlGaN층 상에 서로 분리된 소스 전극 및 드레인 전극을 형성시키는 단계 및 상기 게이트 전극을 형성시키기 위한 일부 p-GaN 영역 상에 게이트 전극을 형성시키는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 패시베이션 층은, 상기 p-GaN 층이 광전기화학(PEC, photoelectrochemical) 방법을 근거로 산화되어 형성되는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 패시베이션 층은, GaOx로 이루어지고, 상기 x는 0.1 ~ 2.0인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p-GaN 층은, p형 도펀트로 도핑되어 형성되되, 상기 p형 도펀트는, Mg 및 Zn 중 적어도 하나인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 1e12/cm3 ~ 1e21/cm3 인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p-GaN 층의 두께는, 1 nm ~ 1 um인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 버퍼층, 상기 GaN층, 상기 AlGaN층 및 p-GaN층 중적어도 하나는, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.
도 5는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 순서도이다.
도 5를 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 다음과 같은 단계로 이루어질 수 있다.
먼저, 기판 상에 버퍼층을 형성시킬 수 있다(S110).
다음으로, 상기 버퍼층 상에 GaN층을 형성시킬 수 있다(S120).
다음으로, 상기 GaN 층 상에 AlGaN 층을 형성시킬 수 있다(S130).
다음으로, 상기 AlGaN 층 상에 형성되는 p-GaN 층을 형성시킬 수 있다(S140).
다음으로, 상기 p-GaN 층의 일부를 식각하여 오픈된 AlGaN층 상에 서로 분리된 소스 전극 및 드레인 전극을 형성시킬 수 있다(S150).
다음으로, 상기 p-GaN 층 중 게이트 전극을 형성시키기 위한 일부 p-GaN 영역을 제외한 p-GaN 영역을 산화시켜 패시베이션 층을 형성시킬 수 있다(S160).
다음으로, 상기 게이트 전극을 형성시키기 위한 일부 p-GaN 영역 상에 게이트 전극을 형성시킬 수 있다(S170).
도 6은 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 예시도이다.
도 6을 참조하면, 차례로, GaN층(110), AlGaN층(120) 및 p-GaN층(130)을 형성시킨 후(도 6(a)), p-GaN 층(130)의 일부 영역에 대해 선택적 식각(또는 에칭)을 할 수 있다(도 6(b)).
상기 선택적 식각이 이루어지는 상기 p-GaN 층(130)의 일부 영역은 소스 전극(160) 및 드레인 전극(170)이 형성되는 영역일 수 있다.
즉, 상기 p-GaN 층(130)의 일부를 식각하여 오픈된 AlGaN층 상에 서로 분리된 소스 전극 및 드레인 전극을 형성시킬 수 있다(도 6(c)).
다음으로, 상기 p-GaN 층(130) 중 게이트 전극(150)을 형성시키기 위한 일부 p-GaN 영역을 제외한 p-GaN 영역을 산화시켜 패시베이션 층(140)을 형성시킬 수 있다(도 6(d)).
여기서, 상기 패시베이션 층(140)은, 상기 p-GaN 층(130)이 광전기화학(PEC, photoelectrochemical) 방법을 근거로 산화되어 형성되는 것일 수 있다.
상기 광전기화학 방법은 도 4에 개시된 바와 유사하므로 자세한 설명은 생략하기로 한다.
다음으로, 게이트 전극을 형성시키기 위한 일부 p-GaN 영역 상에 게이트 전극(150)을 형성(또는 증착)시킬 수 있다(도 6(e)).
도 7은 본 명세서에 개시된 또 다른 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 순서도이다.
도 7을 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 다음과 같은 단계로 이루어질 수 있다.
먼저, 기판 상에 버퍼층을 형성시킬 수 있다(S110).
다음으로, 상기 버퍼층 상에 GaN층을 형성시킬 수 있다(S120).
다음으로, 상기 GaN 층 상에 AlGaN 층을 형성시킬 수 있다(S130).
다음으로, 상기 AlGaN 층 상에 형성되는 p-GaN 층을 형성시킬 수 있다(S140).
다음으로, 상기 p-GaN 층 중 게이트 전극을 형성시키기 위한 일부 p-GaN 영역을 제외한 p-GaN 영역을 산화시켜 패시베이션 층을 형성시킬 수 있다(S210).
다음으로, 상기 패시베이션 층의 일부를 식각하여 오픈된 AlGaN층 상에 서로 분리된 소스 전극 및 드레인 전극을 형성시킬 수 있다(S220).
다음으로, 상기 게이트 전극을 형성시키기 위한 일부 p-GaN 영역 상에 게이트 전극을 형성시킬 수 있다(S170).
도 8은 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 예시도이다.
도 8을 참조하면, 차례로, GaN층(110), AlGaN층(120) 및 p-GaN층(130)을 형성시킨 후(도 8(a)), 상기 p-GaN 층(130) 중 게이트 전극(150)을 형성시키기 위한 일부 p-GaN 영역을 제외한 p-GaN 영역을 산화시켜 패시베이션 층(140)을 형성시킬 수 있다(도 8(b)).
여기서, 상기 패시베이션 층(140)은, 상기 p-GaN 층(130)이 광전기화학(PEC, photoelectrochemical) 방법을 근거로 산화되어 형성되는 것일 수 있다.
상기 광전기화학 방법은 도 4에 개시된 바와 유사하므로 자세한 설명은 생략하기로 한다.
다음으로, 상기 패시베이션 층(140)의 일부를 식각할 수 있다(도 8(c)).
다음으로, 상기 패시베이션 층(140)의 일부가 식각되어 오픈된 AlGaN층 상에 서로 분리된 소스 전극(160) 및 드레인 전극(170)을 형성시킬 수 있다(도 8(d)).
다음으로, 게이트 전극을 형성시키기 위한 일부 p-GaN 영역 상에 게이트 전극(150)을 형성(또는 증착)시킬 수 있다(도 8(e)).
상술된 바와 같이, 본 명세서에 개시된 일 실시예에 따르면, 광전기화학을 이용해 패시베이션층을 형성한 인핸스먼트형 질화물 반도체 소자 및 그 제조방법을 제공한다.
특히, 본 명세서에 개시된 반도체 소자에 따르면, p-GaN층을 근거로 노멀리-온 상태를 구현하되, 광전기화학 방식을 근거로 상기 p-GaN층의 일부를 산화되어 패시베이션 층을 형성함으로써 고품질의 패시베이션 층을 구비하고 및 누설 전류 특성이 개선된 질화물 반도체 소자 및 이의 제조방법을 제공할 수 있는 이점이 있다.
구체적으로, 본 명세서에 개시된 기술은 광전기화학을 이용해 상기 p-GaN층을 산화시켜 패시베이션 층으로 치환하는 기술일 수 있다.
p-GaN의 밴드갭에 해당하는 빛을 포함하는 광원을 조사하며 동시에 전기화학적 반응을 일으킬 경우, p-GaN층이 GaOx(x=0.1~2.0)로 산화될 수 있다.
이 경우 생성된 GaOx는 증착장비를 이용하여 증착된 패시베이션 층에 비하여 고품질의 산화막으로, 패시베이션 층의 품질을 향상시키는 효과를 가질 수 있다.
또한, p-GaN이 산화되는 과정에서 p-GaN은 점점 얇아지다가 GaOx로 완전히 치환되게 되는데, 이는 p-GaN의 정확한 식각을 구현할 수 있다는 장점을 가질 수 있다.
그 이유로 두 가지를 들 수 있는데 첫째로, 일반적으로 사용될 수 있는 건조 식각에 비하여 매우 느린 산화 속도를 갖기 때문에 공정 조건을 정하는 것이 수월할 수 있다.
둘째로 p-GaN층와 AlGaN 층의 밴드갭이 다르다는 사실을 이용하여, p-GaN 층의 밴드갭에 해당하는 광원만을 선택적으로 조사할 경우, AlGaN층은 산화되지 않으므로 p-GaN층만을 선택적으로 산화시킬 수 있는데 이는 p-GaN층을 선택적으로 식각한 것과 동일한 효과를 낼 수 있다는 장점을 가질 수 있다.
즉, 본 명세서에 개시된 기술에 따르면 p-GaN층의 부정확한 식각과 패시베이션층의 낮은 품질이라는 두 가지 문제를 해결하는 효과를 가질 수 있다.
본 발명의 범위는 본 명세서에 개시된 실시 예들로 한정되지 아니하고, 본 발명은 본 발명의 사상 및 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있다.
100: 반도체 소자 110: GaN층
120: AlGaN층 130: p-GaN
140: 패시베이션 층 150: 게이트 전극
160: 소스 전극 170: 드레인 전극

Claims (23)

  1. GaN 층;
    상기 GaN 층 상에 형성되는 AlGaN 층;
    상기 AlGaN 층 상에 형성되는 p-GaN 층;
    상기 p-GaN 층 상에 형성되는 게이트 전극;
    상기 AlGaN 층의 일부 영역 상에 형성되는 소스 전극, 드레인 전극; 및
    상기 AlGaN 층의 일부 영역 상에 형성되고, 상기 소스 전극 및 상기 게이트 전극 간 또는 상기 게이트 전극 및 상기 드레인 간에 형성되는 패시베이션 층을 포함하되,
    상기 패시베이션 층은,
    상기 p-GaN층의 일부가 산화되어 형성되는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 패시베이션 층은,
    상기 p-GaN층이 광전기화학(PEC, photoelectrochemical) 방법을 근거로 산화되어 형성되는 것인 반도체 소자.
  3. 제1항에 있어서, 상기 패시베이션 층은,
    GaOx로 이루어지고,
    상기 x는 0.1 ~ 2.0인 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 p-GaN 층은,
    p형 도펀트로 도핑되어 형성되되,
    상기 p형 도펀트는,
    Mg 및 Zn 중 적어도 하나인 것인 반도체 소자.
  5. 제4항에 있어서, 상기 p형 도펀트의 농도는,
    1e12/cm3 ~ 1e21/cm3 인 것인 반도체 소자.
  6. 제1항에 있어서, 상기 p-GaN 층의 두께는,
    1 nm ~ 1 um인 것인 반도체 소자.
  7. 제1항에 있어서, 상기 GaN층의 두께는,
    0.5um ~ 7um인 것인 반도체 소자.
  8. 제1항에 있어서, 상기 GaN층은,
    Mg, C 및 Fe 중 적어도 하나의 도펀트로 도핑되고,
    상기 적어도 하나의 도펀트 농도는,
    1e16/cm3 ~ 5e20/cm3인 것인 반도체 소자.
  9. 제1항에 있어서, 상기 AlGaN층의 두께는,
    2nm ~ 100nm인 것인 반도체 소자.
  10. 제1항에 있어서,
    상기 AlGaN층 상에 형성되는 GaN 캡층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  11. 제10항에 있어서, 상기 GaN 캡층의 두께는,
    2nm ~ 10nm인 것인 반도체 소자.
  12. 제1항에 있어서, 상기 GaN층은,
    버퍼층 상에 형성되는 것인 반도체 소자.
  13. 제12항에 있어서, 상기 버퍼층은,
    AlN, AlGaN 및 초격자(superlattice) 구조 중 적어도 하나로 이루어지는 것인 반도체 소자.
  14. 제12항에 있어서, 상기 버퍼층은,
    기판 상에 형성되는 것인 반도체 소자.
  15. 제14항에 있어서, 상기 기판은,
    Si, SiC, Sapphire 및 GaN 중 적어도 하나로 이루어지는 것인 반도체 소자.
  16. 기판 상에 버퍼층을 형성시키는 단계;
    상기 버퍼층 상에 GaN층을 형성시키는 단계;
    상기 GaN 층 상에 AlGaN 층을 형성시키는 단계;
    상기 AlGaN 층 상에 형성되는 p-GaN 층을 형성시키는 단계;
    상기 p-GaN 층의 일부를 식각하여 오픈된 AlGaN층 상에 서로 분리된 소스 전극 및 드레인 전극을 형성시키는 단계;
    상기 p-GaN 층 중 게이트 전극을 형성시키기 위한 일부 p-GaN 영역을 제외한 p-GaN 영역을 산화시켜 패시베이션 층을 형성시키는 단계; 및
    상기 게이트 전극을 형성시키기 위한 일부 p-GaN 영역 상에 게이트 전극을 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제16항에 있어서, 상기 패시베이션 층은,
    상기 p-GaN 층이 광전기화학(PEC, photoelectrochemical) 방법을 근거로 산화되어 형성되는 것인 반도체 소자의 제조방법.
  18. 제16항에 있어서, 상기 패시베이션 층은,
    GaOx로 이루어지고,
    상기 x는 0.1 ~ 2.0인 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제16항에 있어서, 상기 p-GaN 층은,
    p형 도펀트로 도핑되어 형성되되,
    상기 p형 도펀트는,
    Mg 및 Zn 중 적어도 하나인 것인 반도체 소자의 제조방법.
  20. 제19항에 있어서, 상기 p형 도펀트의 농도는,
    1e12/cm3 ~ 1e21/cm3 인 것인 반도체 소자의 제조방법.
  21. 제16항에 있어서, 상기 p-GaN 층의 두께는,
    1 nm ~ 1 um인 것인 반도체 소자의 제조방법.
  22. 제16항에 있어서, 상기 버퍼층, 상기 GaN층, 상기 AlGaN층 및 p-GaN층 중 적어도 하나는,
    유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것인 반도체 소자의 제조방법.
  23. 기판 상에 버퍼층을 형성시키는 단계;
    상기 버퍼층 상에 GaN층을 형성시키는 단계;
    상기 GaN 층 상에 AlGaN 층을 형성시키는 단계;
    상기 AlGaN 층 상에 형성되는 p-GaN 층을 형성시키는 단계;
    상기 p-GaN 층 중 게이트 전극을 형성시키기 위한 일부 p-GaN 영역을 제외한 p-GaN 영역을 산화시켜 패시베이션 층을 형성시키는 단계;
    상기 패시베이션 층의 일부를 식각하여 오픈된 AlGaN층 상에 서로 분리된 소스 전극 및 드레인 전극을 형성시키는 단계; 및
    상기 게이트 전극을 형성시키기 위한 일부 p-GaN 영역 상에 게이트 전극을 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020130041813A 2013-04-16 2013-04-16 질화물 반도체 소자 및 그 제조 방법 KR102080745B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020130041813A KR102080745B1 (ko) 2013-04-16 2013-04-16 질화물 반도체 소자 및 그 제조 방법
EP14164151.4A EP2793270B1 (en) 2013-04-16 2014-04-10 Nitride Semiconductor Device and Fabricating Method thereof
US14/251,717 US9224846B2 (en) 2013-04-16 2014-04-14 Nitride semiconductor device and fabricating method thereof
JP2014083649A JP5731687B2 (ja) 2013-04-16 2014-04-15 窒化物半導体素子及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130041813A KR102080745B1 (ko) 2013-04-16 2013-04-16 질화물 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20140124273A true KR20140124273A (ko) 2014-10-24
KR102080745B1 KR102080745B1 (ko) 2020-04-14

Family

ID=50442428

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130041813A KR102080745B1 (ko) 2013-04-16 2013-04-16 질화물 반도체 소자 및 그 제조 방법

Country Status (4)

Country Link
US (1) US9224846B2 (ko)
EP (1) EP2793270B1 (ko)
JP (1) JP5731687B2 (ko)
KR (1) KR102080745B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6304199B2 (ja) * 2015-11-05 2018-04-04 トヨタ自動車株式会社 スイッチング素子
CN105977306A (zh) * 2016-06-21 2016-09-28 北京大学深圳研究生院 一种自对准薄膜晶体管及其制备方法
WO2018230136A1 (ja) 2017-06-13 2018-12-20 パナソニックＩｐマネジメント株式会社 窒化物半導体装置及びその製造方法
CN109920850A (zh) * 2017-12-12 2019-06-21 中国科学院苏州纳米技术与纳米仿生研究所 基于ⅲ族氧化物钝化的增强型晶体管及其制作方法
CN108376707A (zh) * 2018-01-11 2018-08-07 北京华碳科技有限责任公司 一种GaN基增强型HEMT器件及其制备方法
CN108417493A (zh) * 2018-03-08 2018-08-17 中国科学院苏州纳米技术与纳米仿生研究所 基于氧化自停止技术的p型栅增强型晶体管及其制备方法
CN108346695A (zh) * 2018-04-13 2018-07-31 中国科学院苏州纳米技术与纳米仿生研究所 基于P-GaN HEMT T型栅高频器件结构及其制备方法和应用
CN112201689B (zh) * 2019-07-08 2024-06-04 中国科学院苏州纳米技术与纳米仿生研究所 基于ⅲ族氮化物异质结的场效应晶体管及其制备方法
CN112542384B (zh) * 2020-12-09 2022-08-09 宁波铼微半导体有限公司 一种氮化镓增强型器件的制造方法
CN112614778B (zh) * 2020-12-18 2024-06-04 江苏能华微电子科技发展有限公司 一种在GaN HEMT器件中形成多功能p-GaN电极的方法及器件
CN113555286B (zh) * 2021-07-05 2023-12-05 浙江芯科半导体有限公司 一种氧化镓超级结肖特基二极管及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007149794A (ja) * 2005-11-25 2007-06-14 Matsushita Electric Ind Co Ltd 電界効果トランジスタ
WO2008062800A1 (fr) * 2006-11-20 2008-05-29 Panasonic Corporation Dispositif à semi-conducteur et son procédé d'entraînement
JP2010153493A (ja) * 2008-12-24 2010-07-08 Sanken Electric Co Ltd 電界効果半導体装置及びその製造方法
KR20110084709A (ko) * 2010-01-18 2011-07-26 삼성엘이디 주식회사 질화물계 이종접합 전계효과 트랜지스터 및 그 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2611745B2 (ja) 1994-11-29 1997-05-21 日本電気株式会社 化合物半導体装置の製造方法
JPH09199452A (ja) 1996-01-17 1997-07-31 Hitachi Ltd エッチング方法および半導体装置の製造方法
JP2007220895A (ja) * 2006-02-16 2007-08-30 Matsushita Electric Ind Co Ltd 窒化物半導体装置およびその製造方法
CN102067346B (zh) * 2008-08-19 2013-09-04 晶能光电（江西）有限公司 具有钝化层的半导体发光器件及其制造方法
US7759710B1 (en) * 2009-05-05 2010-07-20 Chang Gung University Oxidized low density lipoprotein sensing device for gallium nitride process
JP5775321B2 (ja) * 2011-02-17 2015-09-09 トランスフォーム・ジャパン株式会社 半導体装置及びその製造方法、電源装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007149794A (ja) * 2005-11-25 2007-06-14 Matsushita Electric Ind Co Ltd 電界効果トランジスタ
WO2008062800A1 (fr) * 2006-11-20 2008-05-29 Panasonic Corporation Dispositif à semi-conducteur et son procédé d'entraînement
JP2010153493A (ja) * 2008-12-24 2010-07-08 Sanken Electric Co Ltd 電界効果半導体装置及びその製造方法
KR20110084709A (ko) * 2010-01-18 2011-07-26 삼성엘이디 주식회사 질화물계 이종접합 전계효과 트랜지스터 및 그 제조 방법

Also Published As

Publication number Publication date
EP2793270A3 (en) 2014-12-31
US20140306181A1 (en) 2014-10-16
KR102080745B1 (ko) 2020-04-14
EP2793270A2 (en) 2014-10-22
JP5731687B2 (ja) 2015-06-10
US9224846B2 (en) 2015-12-29
EP2793270B1 (en) 2018-06-06
JP2014212317A (ja) 2014-11-13

Similar Documents

Publication Publication Date Title
JP6999197B2 (ja) 複合バリア層構造に基づくｉｉｉ族窒化物エンハンスメント型ｈｅｍｔ及びその製造方法
KR102080745B1 (ko) 질화물 반도체 소자 및 그 제조 방법
US9935190B2 (en) Forming enhancement mode III-nitride devices
JP7178121B2 (ja) 半導体デバイスの製造方法、及びその使用
US9893174B2 (en) III-nitride based N polar vertical tunnel transistor
KR101008272B1 (ko) 노멀 오프 특성을 갖는 질화물계 고전자 이동도 트랜지스터및 그 제조방법
JP5190923B2 (ja) ＧａＮをチャネル層とする窒化物半導体トランジスタ及びその作製方法
US10629720B2 (en) Layered vertical field effect transistor and methods of fabrication
US20190115448A1 (en) Iii-nitride vertical transistor with aperture region formed using ion implantation
TW201314906A (zh) 化合物半導體裝置及其製造方法
JP2017157589A (ja) 半導体装置および半導体装置の製造方法
KR20150091705A (ko) 질화물 반도체 소자 및 그 제조 방법
CN113555429B (zh) 高击穿电压和低导通电阻的常开hfet器件及其制备方法
JP5415668B2 (ja) 半導体素子
KR20130053576A (ko) 질화물계 반도체 이종접합 반도체 소자 및 그 제조방법
KR102067596B1 (ko) 질화물 반도체 소자 및 그 제조 방법
KR20150091703A (ko) 질화물 반도체 소자 및 그 제조 방법
JP5711320B2 (ja) 窒化物半導体素子及びその製造方法
CN117133806B (zh) 一种天然超结GaN HEMT器件及其制备方法
KR102135344B1 (ko) 질화물 반도체 소자 및 이의 제조 방법
KR20150091704A (ko) 질화물 반도체 소자 및 그 제조 방법
KR102080744B1 (ko) 질화물 반도체 소자 및 그 제조 방법
CN116936359A (zh) 具有阻挡层的p-GaN栅HEMT器件及其制备方法
KR20140139346A (ko) 질화물 반도체 소자 및 그 제조 방법
CN113990920A (zh) 一种具有壳核结构的垂直型ⅲ族氮化物功率半导体器件及其制备方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant