JP6304199B2 - スイッチング素子 - Google Patents

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Description

本明細書が開示する技術は、スイッチング素子に関する。
特許文献１に、ＧａＮ層とＡｌＧａＮ層を有するスイッチング素子が開示されている。ＧａＮ層はＡｌＧａＮ層にヘテロ接合している。このため、ＧａＮ層とＡｌＧａＮ層の界面に、二次元電子ガス（以下、２ＤＥＧという）が形成されている。ＡｌＧａＮ層上に、ゲート電極が配置されている。ゲート電位を閾値より低くすると、ゲート電極の下部の２ＤＥＧが消滅する。すると、ヘテロ接合の２ＤＥＧがドレイン電極側とソース電極側に分離される。このため、ドレイン電極とソース電極の間に電流が流れない。すなわち、スイッチング素子がオフする。ゲート電位を閾値より高くすると、ゲート電極の下部に２ＤＥＧが現れ、ドレイン電極とソース電極の間が２ＤＥＧによって接続される。したがって、ドレイン電極とソース電極の間に電流が流れる。すなわち、スイッチング素子がオンする。このように、ゲート電位を制御することで、スイッチング素子をスイッチングさせることができる。なお、上記の閾値は、０Ｖ（すなわち、ソース電極と同電位）よりも高い場合と０Ｖよりも低い場合がある。閾値が０Ｖよりも高いスイッチング素子はノーマリオフ型であり、閾値が０Ｖよりも低いスイッチング素子はノーマリオン型である。また、ヘテロ接合に二次元ホールガス（以下、２ＤＨＧという）が形成されるスイッチング素子も存在する。二次元ホールガスを利用するスイッチング素子は、ゲート電位を閾値より低くするとオンし、ゲート電位を閾値より高くするとオフする。
上述した何れのスイッチング素子でも、スイッチング素子をオフさせると、ゲート電極とドレイン電極の間で半導体層中に電界が発生する。このとき、一般的に、ゲート電極のドレイン電極側の端部近傍の半導体層（例えば、特許文献１の場合にはＡｌＧａＮ層）に電界が集中し易い。半導体層中で高い電界が発生すると、スイッチング素子の耐圧が悪くなる。これに対し、引用文献１のスイッチング素子は、ＡｌＧａＮ層の上部に、ゲート電極からドレイン電極側に伸びるフィールドプレートを有している。フィールドプレートは、ＡｌＧａＮ層の表面を覆う絶縁層上に配置されている。フィールドプレートは、ゲート電極に接続されているため、ゲート電極と略同じ電位を有している。このようにフィールドプレートが配置されていると、ゲート電極のドレイン電極側の端部近傍への電界集中が緩和される。
特開２０１０−１０９１１７号公報
特許文献１のスイッチング素子では、フィールドプレートとドレイン電極の間の距離が短いので、フィールドプレートとドレイン電極の間に電界が集中する。特に、フィールドプレートのドレイン電極側の端部の近傍に電界が集中し易い。このため、この端部の近傍の半導体層（例えば、ＡｌＧａＮ層）で高い電界が発生する。この構造でも、スイッチング素子の耐圧を十分に向上させることができない。したがって、本明細書では、ヘテロ接合（すなわち、２ＤＥＧまたは２ＤＨＧ）を利用したスイッチング素子であって、ゲート電極とドレイン電極の間の領域の一部に電界が集中することを効果的に抑制することが可能なスイッチング素子を提供する。
本明細書が開示するスイッチング素子は、電子走行層と、電子供給層と、ソース電極と、ドレイン電極と、第１ゲート電極を有している。前記電子供給層は、前記電子走行層上に位置しており、前記電子走行層にヘテロ接合している。前記ソース電極は、前記電子供給層に接している。前記ドレイン電極は、前記ソース電極から離れた位置で前記電子供給層に接している。前記第１ゲート電極は、前記電子供給層の上部であって上側から平面視したときに前記ソース電極と前記ドレイン電極の間に位置している。前記第１ゲート電極は、前記電子供給層の上部で前記ドレイン電極と電気的に繋がっている。前記スイッチング素子のオン抵抗が、前記第１ゲート電極と前記ドレイン電極の間の電気抵抗よりも低い。
なお、本明細書において、「上」及び「下」は、スイッチング素子の内部における位置関係を示しており、電子走行層と電子供給層の積層方向において、電子供給層側が上であり、電子走行層側が下である。したがって、スイッチング素子の実使用状態において、電子供給層が電子走行層よりも地面側に配置されている場合でも、電子供給層側を上といい、電子走行層側を下という。また、上記の「オン抵抗」は、スイッチング素子がオンしているときのドレイン電極とソース電極の間の電気抵抗を意味する。また、本明細書において、「ゲート電極」（例えば、第１ゲート電極）は、その電位によってスイッチング素子をスイッチングさせることが可能な電極を意味する。ゲート電極は、電子供給層に直接接触（例えば、ショットキー接触）していてもよいし、絶縁層やｐ型層等の他の層を介して電子供給層に接続されていてもよい。
このスイッチング素子は、第１ゲート電極の電位に応じてスイッチングする。スイッチング素子がオンすると、ヘテロ接合（すなわち、２ＤＥＧまたは２ＤＨＧ）を通って、ドレイン電極とソース電極の間に電流が流れる。スイッチング素子がオンしている状態では、スイッチング素子がオフしている状態に比べて、第１ゲート電極とドレイン電極の間の電位差が小さい。また、第１ゲート電極とドレイン電極の間の電気抵抗は、スイッチング素子のオン抵抗よりも高い。したがって、この状態では、第１ゲート電極とドレイン電極の間には電流が流れ難い。スイッチング素子をオフすると、第１ゲート電極とドレイン電極の間の電位差が大きくなる。このため、第１ゲート電極とドレイン電極の間に電流が流れる。第１ゲート電極とドレイン電極の間に電流が流れている状態では、その電流経路において比較的均等に電界が分布する。つまり、第１ゲート電極とドレイン電極の間で電界が比較均等に分布する。このため、このスイッチング素子では、オフしているときに、第１ゲート電極とドレイン電極の間の領域の一部に電界が集中することを抑制することができる。このため、半導体層中においても電界集中が抑制される。したがって、このスイッチング素子によれば、高い耐圧を実現することができる。
実施例１のスイッチング素子１０の断面図（図２のＩ−Ｉ線における断面図）。 実施例１のスイッチング素子１０を上側からみたときの各電極と抵抗層の配置を示す平面図（図の見易さのため、各電極と抵抗層３４をハッチングにより示す。）。 実施例２のスイッチング素子の断面図。 実施例３のスイッチング素子を上側からみたときの各電極と抵抗層の配置を示す平面図（図の見易さのため、各電極と抵抗層３４をハッチングにより示す。）。 実施例４のスイッチング素子の断面図（図６のＶ−Ｖ線における断面図）。 実施例４のスイッチング素子を上側からみたときの各電極と抵抗層の配置を示す平面図（図の見易さのため、各電極、第１抵抗層３４ａ、第２抵抗層３４ｂ及びコンタクトホール３５をハッチングにより示す。）。 実施例５のスイッチング素子の断面図（図８のＶＩＩ−ＶＩＩ線における断面図）。 実施例５のスイッチング素子を上側からみたときの各電極と抵抗層の配置を示す平面図（図の見易さのため、各電極、第１抵抗層３４ａ、第２抵抗層３４ｂ及びコンタクトホール３５、３９をハッチングにより示す。）。 実施例６のスイッチング素子の縦断面図。 実施例６のスイッチング素子の各電極における電位を示すグラフ。 実施例７のスイッチング素子の縦断面図。 実施例８のスイッチング素子の縦断面図。 実施例９のスイッチング素子の縦断面図。
図１、２に示す実施例１のスイッチング素子１０は、電子走行層１８と電子供給層２０の界面に形成される２ＤＥＧを利用してスイッチングするＨＥＭＴ（High Electron Mobility Transistor）である。スイッチング素子１０は、半導体基板１２を有している。以下では、半導体基板１２の上面に平行な一方向をｘ方向といい、半導体基板１２の上面に平行でｘ方向と直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２は、下地基板１４、バッファ層１６、電子走行層１８及び電子供給層２０が積層された構造を有している。下地基板１４、バッファ層１６、電子走行層１８及び電子供給層２０は、ｘ方向及びｙ方向に沿って伸びている。
下地基板１４は、半導体基板１２の最下部に配置されている。下地基板１４は、サファイアによって構成されている。
バッファ層１６は、下地基板１４上に配置されている。バッファ層１６は、ＧａＮによって構成されている。
電子走行層１８は、バッファ層１６上に配置されている。電子走行層１８は、ｉ型（すなわち、ノンドープ）のＧａＮによって構成されている。
電子供給層２０は、電子走行層１８上に配置されている。電子供給層２０は、ｉ型のＡｌＧａＮによって構成されている。電子供給層２０（すなわち、ＡｌＧａＮ）のバンドギャップは、電子走行層１８（すなわち、ＧａＮ）のバンドギャップよりも広い。電子供給層２０は、電子走行層１８に対してヘテロ接合している。電子供給層２０と電子走行層１８の界面のヘテロ接合部１９には、２ＤＥＧが形成されている。
電子供給層２０上に、ソース電極２２、ドレイン電極３０及びｐ型層２６が配置されている。ソース電極２２は、電子供給層２０の上面に接している。ソース電極２２は、Ｔｉ、Ａｌ等の金属によって構成されている。ドレイン電極３０は、ソース電極２２からｘ方向に間隔を開けた位置で電子供給層２０の上面に接している。ドレイン電極２２は、Ｔｉ、Ａｌ等の金属によって構成されている。ｐ型層２６は、上側から平面視したときに、ソース電極２２とドレイン電極３０の間に配置されている。ｐ型層２６は、電子供給層２０の上面に接している。ｐ型層２６は、ｐ型のＧａＮによって構成されている。ｐ型層２６とソース電極２２の間、及び、ｐ型層２６とドレイン電極３０の間には、間隔が設けられている。ｐ型層２６とソース電極２２の間では、電子供給層２０の上面が絶縁層２４によって覆われている。ｐ型層２６とドレイン電極３０の間では、電子供給層２０の上面が絶縁層２８によって覆われている。
ｐ型層２６上に、ゲート電極３２が配置されている。図２に示すように、上側から平面視したときに、ゲート電極３２は、ソース電極２２とドレイン電極３０の間に配置されている。ゲート電極３２は、ｐ型層２６の上面に接している。ゲート電極３２は、Ｎｉ、Ａｕ等の金属によって構成されている。ゲート電極３２は、図示しない配線によってゲートパッド（ボンディングパッド）に接続されている。
絶縁層２８上に、抵抗層３４が配置されている。抵抗層３４は、不純物濃度が低いポリシリコンによって構成されている。抵抗層３４は、導電性を有するが、その抵抗率は高い。抵抗層３４の抵抗率は、ゲート電極３２の抵抗率及びドレイン電極３０の抵抗率よりも高い。抵抗層３４は、ゲート電極３２とドレイン電極３０の間に位置する絶縁層２８の上面全域を覆っている。このため、図２に示すように上側から平面視したときに、ゲート電極３２とドレイン電極３０の間の電子供給層２０の上面全域が、抵抗層３４と重なる。抵抗層３４のｘ方向の一端がゲート電極３２に接しており、抵抗層３４のｘ方向の他端がドレイン電極３０に接している。すなわち、抵抗層３４によって、ゲート電極３２とドレイン電極３０が電気的に接続されている。ゲート電極３２とドレイン電極３０の間の電気抵抗（すなわち、抵抗層３４のｘ方向の両端の間の電気抵抗）は、スイッチング素子１０のオン抵抗よりも大きい。より詳細には、ゲート電極３２とドレイン電極３０の間の電気抵抗は、スイッチング素子１０のオン抵抗の１００００倍以上である。
図１に示すように、ゲート電極３２と抵抗層３４は、絶縁層３６によって覆われている。絶縁層３６上に、ソース配線４０とドレイン配線４２が配置されている。ソース配線４０は、コンタクトホール４０ａによってソース電極２２に接続されている。ドレイン配線４２は、上側から平面視したときに抵抗層３４と重なる位置に配置されている。ドレイン配線４２は、コンタクトホール４２ａによってドレイン電極３０に接続されている。
スイッチング素子１０は、負荷（例えば、モータ、リアクトル等）に対して直列に接続された状態で使用される。ドレイン電極３０が高電位側の配線に接続され、ソース電極２２が低電位側の配線に接続される。ゲート電極３２の電位が閾値（例えば、数Ｖ）よりも低い場合には、図１の破線１０２に示すように、ｐ型層２６から半導体基板１２内に空乏層が広がっている。空乏層は、ゲート電極３２（すなわち、ｐ型層２６）の下部でヘテロ接合部１９まで達している。このため、ゲート電極３２の下部ではヘテロ接合部１９に２ＤＥＧが存在していない。このため、ドレイン電極３０側の２ＤＥＧがソース電極２２側の２ＤＥＧから分離されており、ドレイン電極３０がソース電極２２から電気的に分離されている。つまり、スイッチング素子１０がオフしており、ドレイン電極３０とソース電極２２の間に電流が流れない。スイッチング素子１０がオフしていると、負荷に電流が流れないので負荷にほとんど電圧が印加されない。このため、ドレイン電極３０に高い電位（例えば、６００Ｖ）が印加される。上述したように、ゲート電極３２の電位は低いので、ドレイン電極３０とゲート電極３２の間に高電圧が印加される。すると、抵抗層３４を介してドレイン電極３０からゲート電極３２に電流が流れる。抵抗層３４中では抵抗率が略一定で分布しているので、抵抗層３４に電流が流れている状態では、電流が流れる方向（すなわち、ｘ方向）において抵抗層３４中に均等に電位が分布する。抵抗層３４中で電位がｘ方向に略均等に分布するので、抵抗層３４の下部の絶縁層２８及び電子供給層２０でも電位がｘ方向に略均等に分布する。このため、ゲート電極３２のドレイン電極３０側の端部３２ａの近傍での電界集中が緩和される。つまり、端部３２ａの近傍の電子供給層２０に電界集中が集中することが抑制される。このため、このスイッチング素子１０では、ドレイン電極３０とソース電極２２の間に高電圧が印加されても、半導体層中でアバランシェ降伏が生じ難い。したがって、スイッチング素子１０は、高い耐圧を有している。
ゲート電極３２の電位が閾値よりも高い電位に引き上げられると、空乏層が、図１の破線１０４に示すように、ｐ型層２６側に退避する。これによって、空乏層がヘテロ接合部１９から退避する。このため、ゲート電極３２（すなわち、ｐ型層２６）の下部のヘテロ接合部１９に２ＤＥＧが発生する。したがって、２ＤＥＧによって、ドレイン電極３０とソース電極２２が接続される。すると、ドレイン電極３０から２ＤＥＧを通ってソース電極２２へ電流が流れる。つまり、スイッチング素子１０がオンする。スイッチング素子１０がオンすると、負荷に電流が流れるため、負荷に電圧が印加される。このため、ドレイン電極３０の電位は、ソース電極２２に近い電位まで低下する。このため、ドレイン電極３０とゲート電極３２の間の電位差も小さくなり、抵抗層３４にほとんど電流が流れなくなる。
なお、上述したように、ドレイン電極３０とゲート電極３２の間の電気抵抗（すなわち、抵抗層３４のｘ方向の両端の間の電気抵抗）は、スイッチング素子１０のオン抵抗よりもはるかに高い。このため、スイッチング素子１０がオフしているときにドレイン電極３０からゲート電極３２へ流れる電流は、スイッチング素子１０がオンしているときにドレイン電極３０からソース電極２２へ流れる電流よりもはるかに小さい。言い換えると、スイッチング素子がオフしているときのドレイン電流（抵抗層３４に流れる電流）は、スイッチング素子がオンしているときのドレイン電流に対して無視できる程度に小さい。したがって、スイッチング素子１０がスイッチングすることで、ドレイン電流が流れる状態とドレイン電流が略ゼロの状態とに切り換えることができる。
また、半導体基板１２の外部で電界が変化する場合がある。例えば、ドレイン配線４２の電位が変化する場合や、スイッチング素子１０の表面に外来電荷（イオン等）が付着する場合等である。半導体基板１２の外部の電界の変化によって、ドレイン電極３０とゲート電極３２の間の電子供給層２０の内部の電界が乱されると、電子供給層２０の内部で局所的に電界が集中する。しかしながら、実施例１のスイッチング素子１０では、ドレイン電極３０とゲート電極３２の間の電子供給層２０の上面全域に重なるように抵抗層３４が配置されている。抵抗層３４は導電性を有するので、抵抗層３４によって、その下部の電子供給層２０に、半導体基板１２の外部の電界変化の影響が及ぶことが抑制される。すなわち、抵抗層３４のシールド効果によって、ドレイン電極３０とゲート電極３２の間の電子供給層２０の内部での電界集中が抑制される。このため、このスイッチング素子１０は、半導体基板１２の外部の電界が変化した場合にも、高い耐圧特性を示す。なお、抵抗層３４が、ドレイン電極３０とゲート電極３２の間よりも広い範囲で電子供給層２０の上面に重なるように配置されていてもよい。また、抵抗層３４が、ドレイン電極３０とゲート電極３２の間の電子供給層２０の上面のほぼ全域と重なる（すなわち、当該電子供給層２０の一部が、抵抗層３４と重なっていない）構成であってもよい。これらの構成でも、シールド効果を得ることができる。
以上に説明したように、実施例１のスイッチング素子１０は、半導体層中で局所的な電界集中が生じ難く、耐圧が高い。
実施例１の構成要素と請求項の構成要素の関係について以下に説明する。実施例１のゲート電極３２は、請求項の第１ゲート電極の一例である。実施例１のｐ型層２６は、請求項の第３ｐ型層の一例である。実施例１の絶縁層２８は、請求項の第３絶縁層の一例である。実施例１の抵抗層３４は、請求項の抵抗層の一例であり、請求項の導電層の一例でもある。実施例１の絶縁層３６は、請求項の第２絶縁層の一例である。実施例１のドレイン配線４２は、請求項の第２絶縁層上に配置されている配線の一例である。
図３に示す実施例２のスイッチング素子では、実施例１のスイッチング素子１０とは異なり、ドレイン電極３０とゲート電極３２の間の電子供給層２０の上部に、絶縁層２８と抵抗層３４が配置されていない。その代わりに、実施例２のスイッチング素子では、ドレイン電極３０とゲート電極３２の間の電子供給層２０上に、高抵抗ｐ型層４４が配置されている。実施例２のスイッチング素子のその他の構成は、実施例１と等しい。
高抵抗ｐ型層４４は、電子供給層２０に接している。高抵抗ｐ型層４４は、ｐ型のＧａＮによって構成されている。高抵抗ｐ型層４４のｐ型不純物濃度は、ｐ型層２６のｐ型不純物濃度よりもはるかに低い。このため、高抵抗ｐ型層４４の抵抗率は、ｐ型層２６の抵抗率よりもはるかに高い。高抵抗ｐ型層４４は、ドレイン電極３０とゲート電極３２の間の電子供給層２０の上面の全域を覆っている。高抵抗ｐ型層４４のｘ方向の一端がｐ型層２６に接しており、高抵抗ｐ型層４４のｘ方向の他端がドレイン電極３０に接している。高抵抗ｐ型層４４とｐ型層２６によって、ゲート電極３２とドレイン電極３０が電気的に接続されている。ゲート電極３２とドレイン電極３０の間の電気抵抗は、スイッチング素子のオン抵抗よりも大きい。より詳細には、ゲート電極３２とドレイン電極３０の間の電気抵抗は、スイッチング素子のオン抵抗の１００００倍以上である。
実施例２のスイッチング素子では、オフ時に、ｐ型層２６と高抵抗ｐ型層４４を介して、ドレイン電極３０からゲート電極３２に電流が流れる。このため、高抵抗ｐ型層４４の内部で、電位がｘ方向に略均等に分布する。このため、高抵抗ｐ型層４４の下部の電子供給層２０でも、電位がｘ方向に略均等に分布する。このため、電子供給層２０の内部で局所的に電界が集中することが抑制される。また、高抵抗ｐ型層４４によって、シールド効果を得ることができる。このため、実施例２のスイッチング素子は、高い耐圧を有する。
実施例２の構成要素と請求項の構成要素の関係について説明する。実施例２の高抵抗ｐ型層４４は、請求項の抵抗層の一例である。
図４に示す実施例３のスイッチング素子では、上側から平面視したときに、抵抗層３４がドレイン電極３０の周りを渦巻状に延びている。渦巻状に延びる抵抗層３４によって、ドレイン電極３０とゲート電極３２が接続されている。実施例３のスイッチング素子のその他の構成は、実施例１のスイッチング素子と等しい。
実施例３のスイッチング素子では、抵抗層３４（すなわち、ドレイン電極３０とゲート電極３２の間の電流経路）が渦巻状に延びているので、ドレイン電極３０からゲート電極３２に至る電流経路の総距離が実施例１に比べて長い。このため、実施例３では、ドレイン電極３０とゲート電極３２の間の電気抵抗が、実施例１に比べて高い。このため、実施例３では、スイッチング素子がオフしているときに抵抗層３４に流れる電流を、実施例１よりも小さくすることができる。これによって、抵抗層３４で生じる損失を低減することができる。また、実施例３は、ドレイン電極３０とゲート電極３２の間に抵抗層３４の３つの部分３３ａ、３３ｂ、３３ｃが配置されている。スイッチング素子がオフしているときには、最もゲート電極３２側に位置する部分３３ａの電位が、中央に位置する部分３３ｂの電位よりも低い。また、部分３３ｂの電位が、最もドレイン電極３０側に位置する部分３３ｃの電位よりも低い。つまり、部分３３ａ、３３ｂ、３３ｃの電位は、ドレイン電極３０に近付くにしたがって徐々に大きくなるように分布している。このため、ゲート電極３２とドレイン電極３０の間の領域において、電位がｘ方向に比較的均等に分布している。したがって、抵抗層３４の下部の電子供給層２０内でも、電位がｘ方向に比較的均等に分布している。このため、電子供給層２０の内部で局所的に電界が集中することが抑制される。また、実施例３では、抵抗層３４が、ドレイン電極３０とゲート電極３２の間の領域全体を覆っておらず、抵抗層３４に部分的に隙間が形成されている。しかしながら、このような構成でも、抵抗層３４によるシールド効果を得ることができる。したがって、実施例３のスイッチング素子は、高い耐圧を有する。
実施例３の構成要素と請求項の構成要素の関係について以下に説明する。実施例３の抵抗層３４は、請求項の渦巻状に延びている経路（第１ゲート電極とドレイン電極とを電気的に接続する経路）の一例である。
なお、実施例２の高抵抗ｐ型層４４を、図４の抵抗層３４のように、ドレイン電極３０の周りを渦巻状に延びるように構成してもよい。
図５、６に示す実施例４のスイッチング素子は、抵抗層３４の構成が実施例１とは異なる。実施例４のスイッチング素子のその他の構成は、実施例１と等しい。
実施例４では、抵抗層３４が、４つの第１抵抗層３４ａと３つの第２抵抗層３４ｂを有している。第１抵抗層３４ａと第２抵抗層３４ｂは、ポリシリコンによって構成されている。第１抵抗層３４ａの抵抗率と第２抵抗層３４ｂの抵抗率は、略等しい。第１抵抗層３４ａの抵抗率は、ゲート電極３２の抵抗率及びドレイン電極３０の抵抗率よりも高い。第２抵抗層３４ｂの抵抗率は、ゲート電極３２の抵抗率及びドレイン電極３０の抵抗率よりも高い。ゲート電極３２とドレイン電極３０の間の絶縁層２８上に、ｘ方向に間隔を開けて４つの第１抵抗層３４ａが配置されている。最もゲート電極３２側の第１抵抗層３４ａは、ゲート電極３２に接続されている。最もドレイン電極３０側の第１抵抗層３４ａは、ドレイン電極３０に接続されている。各第１抵抗層３４ａは、絶縁層４６によって覆われている。絶縁層４６上に、ｘ方向に間隔を開けて３つの第２抵抗層３４ｂが配置されている。各第２抵抗層３４ｂは、上側から平面視したときに、２つの第１抵抗層３４ａの間の間隔部分４７と重なるように配置されている。また、上側から平面視したときに、各第２抵抗層３４ｂのｘ方向の両端部が、間隔部分４７の両側の２つの第１抵抗層３４ａの端部と重なるように配置されている。上側から平面視したときに第１抵抗層３４ａと第２抵抗層３４ｂが重なる部分に、コンタクトホール３５が形成されている。コンタクトホール３５は、絶縁層４６をｚ方向に貫通している。コンタクトホール３５は、金属やポリシリコン等の導体によって構成されている。コンタクトホール３５の抵抗率は、ゲート電極３２の抵抗率及びドレイン電極３０の抵抗率よりも高い。コンタクトホール３５は、その下部の第１抵抗層３４ａとその上部の第２抵抗層３４ｂとを接続している。ゲート電極３２とドレイン電極３０は、第１抵抗層３４ａ、第２抵抗層３４ｂ及びコンタクトホール３５を介して電気的に接続されている。ゲート電極３２とドレイン電極３０の間の電気抵抗は、スイッチング素子のオン抵抗よりも大きい。より詳細には、ゲート電極３２とドレイン電極３０の間の電気抵抗は、スイッチング素子のオン抵抗の１００００倍以上である。
実施例４のスイッチング素子では、第１抵抗層３４ａ、第２抵抗層３４ｂ及びコンタクトホール３５によって、ゲート電極３２とドレイン電極３０とを接続する電流経路が構成されている。スイッチング素子がオフしているときには、この電流経路を介してドレイン電極３０からゲート電極３２に電流が流れる。このため、この電流経路においてｘ方向に略均等に電位が分布し、電子供給層２０でもｘ方向に略均等に電位が分布する。このため、電子供給層２０の内部で局所的に電界が集中することが抑制される。また、実施例４のスイッチング素子では、上側から平面視したときに、ゲート電極３２とドレイン電極３０の間の電子供給層２０の上面の全域が、第１抵抗層３４ａ及び第２抵抗層３４ｂと重なっている。このため、高いシールド効果を得ることができる。したがって、実施例４のスイッチング素子は、高い耐圧を有する。
また、実施例４のスイッチング素子では、上記の電流経路が上下方向に折れ曲がっているので、この電流経路の総距離が長い。これによって、この電流経路の電気抵抗をより大きくすることができる。このため、スイッチング素子がオフしているときに電流経路に流れる電流が小さく、電流経路で生じる損失を低減することができる。
また、実施例４のスイッチング素子では、図６に示すように上側から平面視したときに、コンタクトホール３５に対してｙ方向に隣接する部分４８で、第２抵抗層３４ｂが第１抵抗層３４ａと重なっている。このように、コンタクトホール３５以外の部分でも第２抵抗層３４ｂが第１抵抗層３４ａ上に重なっていることで、より高いシールド効果を得ることが可能となる。これによって、実施例４のスイッチング素子の耐圧がより向上されている。
なお、上述した実施例４では、最もゲート電極３２側に配置されている第１抵抗層３４ａがゲート電極３２に接続されていた。しかしながら、最もゲート電極３２側に第２抵抗層３４ｂを配置し、その第２抵抗層３４ｂをゲート電極３２に接続してもよい。また、上述した実施例４では、最もドレイン電極３０側に配置されている第１抵抗層３４ａがドレイン電極３０に接続されていた。しかしながら、最もドレイン電極３０側に第２抵抗層３４ｂを配置し、その第２抵抗層３４ｂをドレイン電極３０に接続してもよい。
実施例４の構成要素と請求項の構成要素の関係について以下に説明する。実施例４の第１抵抗層３４ａは、請求項の第１抵抗層の一例である。実施例４の絶縁層４６は、請求項の第１絶縁層の一例である。実施例４の第２抵抗層３４ｂは、請求項の第２抵抗層の一例である。実施例４のコンタクトホール３５は、請求項のコンタクトホールの一例である。実施例４の部分４８は、請求項のコンタクトホールが配置されていない位置で第１抵抗層と重なる第２抵抗層の部分の一例である。
図７、８に示す実施例５のスイッチング素子では、第１抵抗層３４ａと第２抵抗層３４ｂの配置が実施例４と異なる。実施例５のスイッチング素子のその他の構成は、実施例４と等しい。
実施例５のスイッチング素子は、２つの第１抵抗層３４ａと３つの第２抵抗層３４ｂを有している。上側から平面視したときに、３つの第２抵抗層３４ｂは、ドレイン電極３０の周囲を囲むように略Ｃ字状に伸びている。各第２抵抗層３４ｂの間には、間隔が設けられている。最もドレイン電極３０側の第２抵抗層３４ｂは、ドレイン電極３０に接続されている。最もゲート電極３２側の第２抵抗層３４ｂは、コンタクトホール３９によってゲート電極３２に接続されている。上側から平面視したときに、２つの第１抵抗層３４ａは、ドレイン電極３０の周囲を囲むように略Ｃ字状に延びている。各第１抵抗層３４ａの間には、間隔が設けられている。各第１抵抗層３４ａは、上側から平面視したときに、その両端部で第２抵抗層３４ｂと重なるように配置されている。上側から平面視したときに第１抵抗層３４ａと第２抵抗層３４ｂが重なる部分（第１抵抗層３４ａの両端部）に、コンタクトホール３５が形成されている。コンタクトホール３５は、絶縁層４６をｚ方向に貫通している。コンタクトホール３５は、その下部の第１抵抗層３４ａとその上部の第２抵抗層３４ｂとを接続している。ゲート電極３２とドレイン電極３０は、第１抵抗層３４ａ、第２抵抗層３４ｂ及びコンタクトホール３５を介して電気的に接続されている。すなわち、第１抵抗層３４ａ、第２抵抗層３４ｂ及びコンタクトホール３５によって、ゲート電極３２とドレイン電極３０の間の電流経路が構成されている。この電流経路は、上側から平面視したときに、ドレイン電極３０の周囲を渦巻状に延びている。この電流経路の電気抵抗（すなわち、ゲート電極３２とドレイン電極３０の間の電気抵抗）は、スイッチング素子のオン抵抗よりも大きい。より詳細には、この電流経路の電気抵抗は、スイッチング素子のオン抵抗の１００００倍以上である。
実施例５のスイッチング素子でも、ゲート電極３２とドレイン電極３０が電流経路（すなわち、第１抵抗層３４ａ、第２抵抗層３４ｂ及びコンタクトホール３５によって構成されている電流経路）によって接続されているので、ゲート電極３２とドレイン電極３０の間の電子供給層２０における電界集中を抑制することができる。また、実施例５のスイッチング素子でも、上側から平面視したときに、ゲート電極３２とドレイン電極３０の間に位置する電子供給層２０の上面の多くの部分が第１抵抗層３４ａ及び第２抵抗層３４ｂと重なっている。このため、実施例５のスイッチング素子でも、シールド効果を得ることができる。したがって、実施例５のスイッチング素子は、耐圧が高い。
また、実施例５のスイッチング素子では、ゲート電極３２とドレイン電極３０を接続する電流経路が、ドレイン電極３０の周囲を渦巻状に延びるとともに、上下方向に折れ曲がっている。このため、実施例５のスイッチング素子では、電流経路の総距離が長く、電流経路の電気抵抗が高い。このため、実施例５では、スイッチング素子がオフしているときに電流経路に流れるが小さく、この電流経路で生じる損失を低減することができる。
実施例５の構成要素と請求項の構成要素の関係について以下に説明する。実施例５の第１抵抗層３４ａは、請求項の第１抵抗層の一例である。実施例５の絶縁層４６は、請求項の第１絶縁層の一例である。実施例５の第２抵抗層３４ｂは、請求項の第２抵抗層の一例である。実施例５のコンタクトホール３５は、請求項のコンタクトホールの一例である。実施例５の第１抵抗層３４ａ、第２抵抗層３４ｂ及びコンタクトホール３５によって構成されている電流経路は、請求項のドレイン電極の周りを渦巻状に延びている経路の一例である。
図９に示す実施例６のスイッチング素子は、ゲート電極３２とドレイン電極３０の間に、２つのゲート電極５０、５２を有している。ゲート電極５０は、ゲート電極３２とドレイン電極３０の間に配置されている。ゲート電極５２は、ゲート電極５０とドレイン電極３０の間に配置されている。すなわち、ソース電極２２からドレイン電極３０に向かって、ゲート電極３２、ゲート電極５０及びゲート電極５２の順に３つのゲート電極が並んでいる。ゲート電極５０、５２は、ゲート電極３２と同じ金属によって構成されている。ゲート電極５０の下部には、ｐ型層５４が配置されている。ｐ型層５４は、ゲート電極５０と電子供給層２０の間に配置されている。ｐ型層５４は、その下面で電子供給層２０に接しており、その上面でゲート電極５０に接している。ゲート電極５２の下部には、ｐ型層５６が配置されている。ｐ型層５６は、ゲート電極５２と電子供給層２０の間に配置されている。ｐ型層５６は、その下面で電子供給層２０に接しており、その上面でゲート電極５２に接している。ｐ型層５４、５６は、ｐ型層２６と同じ組成のｐ型のＧａＮによって構成されている。
実施例６のスイッチング素子では、抵抗層３４が、３つに分離されている。最もゲート電極３２側の抵抗層３４は、ｘ方向の一方の端部でコンタクトホール５８を介してゲート電極３２に接続されており、ｘ方向の他方の端部でコンタクトホール５８を介してゲート電極５０に接続されている。３つのうちの中間位置に配置されている抵抗層３４は、ｘ方向の一方の端部でコンタクトホール５８を介してゲート電極５０に接続されており、ｘ方向の他方の端部でコンタクトホール５８を介してゲート電極５２に接続されている。最もドレイン電極３０側の抵抗層３４は、ｘ方向の一方の端部でコンタクトホール５８を介してゲート電極５２に接続されており、ｘ方向の他方の端部でドレイン電極３０に接続されている。
ゲート電極３２は、抵抗層３４、ゲート電極５０、５２、及び、コンタクトホール５８によって、ドレイン電極３０に電気的に接続されている。すなわち、抵抗層３４、ゲート電極５０、５２、及び、コンタクトホール５８によって、ゲート電極３２とドレイン電極３０を接続する電流経路が形成されている。実施例６のスイッチング素子のその他の構成は、実施例１と等しい。
実施例６のスイッチング素子でも、オフ時に上述した電流経路に電流が流れるので、電流経路においてｘ方向に比較的均等に電位が分布する。このため、電子供給層２０における電界集中が抑制される。また、実施例６のスイッチング素子では、抵抗層３４とゲート電極５０、５２によるシールド効果を得ることができる。したがって、実施例６のスイッチング素子は、高い耐圧を有する。
次に、図１０を用いて、実施例６のスイッチング素子がオフしているときのゲート電極３２、５０及び５２の電位について説明する。図１０において、ドレイン電極３０の電位Ｖｄは固定電位（約６００Ｖ）となっている。図１０のグラフＡ１は、ゲート電極３２に低い電位Ｖｇ３２Ｌ（例えば、０Ｖ）を印加している場合を示している。スイッチング素子がオフしている状態では、上述した電流経路に電流が流れるため、電流経路の上流側（すなわち、ドレイン電極３０側）ほど電位が高くなる。このため、グラフＡ１に示すように、ゲート電極３２に電位Ｖｇ３２Ｌを印加していると、ゲート電極５０の電位はゲート電極３２の電位Ｖｇ３２Ｌよりも高い電位Ｖｇ５０Ｌ（例えば、２００Ｖ）となる。また、このとき、ゲート電極５２の電位は、ゲート電極５０の電位Ｖｇ５０Ｌよりも高く、ドレイン電極３０の電位Ｖｄよりも低い電位Ｖｇ５２Ｌ（例えば、４００Ｖ）となる。すなわち、ゲート電極３２からドレイン電極３０に向かって比例的に電位が上昇する。次に、グラフＡ２に示すように、ゲート電極３２の電位をＶｇ３２ＬからＶｇ３２Ｈまで上昇させる場合を考える。なお、電位Ｖｇ３２Ｈは、閾値よりも低い電位である。したがって、グラフＡ２に示す電位が印加されている状態でも、スイッチング素子はオフしており、ドレイン電極３０の電位Ｖｄは高電位（約６００Ｖ）に維持されている。ゲート電極３２の電位を電位Ｖｇ３２Ｈに上昇させると、ゲート電極５０の電位が電位Ｖｇ５０Ｌから電位Ｖｇ５０Ｈに上昇し、ゲート電極５２の電位が電位Ｖｇ５２Ｌから電位Ｖｇ５２Ｈに上昇する。このように、ゲート電極３２の電位を上昇させると、それに伴ってゲート電極５０、５２の電位が上昇する。グラフＡ２でも、ゲート電極３２からドレイン電極３０に向かって比例的に電位が上昇する。ドレイン電極３０の電位Ｖｄが変化せず、ゲート電極３２の電位が上昇するため、ゲート電極５０の電位の上昇幅ΔＶｇ５０はゲート電極３２の電位の上昇幅ΔＶｇ３２よりも小さく、ゲート電極５２の電位の上昇幅ΔＶｇ５２はゲート電極５０の電位の上昇幅ΔＶｇ５０よりも小さい。このように、スイッチング素子がオフしている状態においてゲート電極３２の電位を上昇させると、ゲート電極５０の電位の上昇幅はゲート電極３２の電位の上昇幅よりも小さくなり、ゲート電極５２の電位の上昇幅はゲート電極５０の電位の上昇幅よりも小さくなる。
ゲート電極３２に電位Ｖｇ３２Ｌが印加されている状態（すなわち、図１０のグラフＡ１の状態）では、電子供給層２０内ではゲート電極３２、５０、５２の電位分布（すなわち、グラフＡ１）と略同様に電位が分布している。このため、各ｐ型層２６、５４、５６と電子供給層２０の界面に印加される電圧は極めて低い。この状態では、各ｐ型層２６、５４、５６から電子供給層２０に空乏層が広がっている。図９の破線１１０に示すように、ｐ型層２６の下部では、空乏層がヘテロ接合部１９まで達している。したがって、ｐ型層２６の下部には２ＤＥＧは存在していない。ｐ型層５４の下部では、破線１１２に示すように、空乏層がヘテロ接合部１９まで達している。したがって、ｐ型層５４の下部には２ＤＥＧは存在していない。ｐ型層５６の下部では、破線１１４に示すように、空乏層がヘテロ接合部１９まで達している。したがって、ｐ型層５６の下部には２ＤＥＧは存在していない。
次に、ゲート電極３２の電位を閾値よりも高い電位（図１０の電位Ｖｇ３２Ｈよりも高い電位）まで上昇させる場合を考える。すると、図９の破線１１６に示すように、ｐ型層２６の下部の空乏層がヘテロ接合部１９から退避し、ｐ型層２６の下部のヘテロ接合部１９に２ＤＥＧが発生する。また、ゲート電極３２の電位を上昇させると、それに伴ってゲート電極５０、５２の電位も上昇する。このため、図９の破線１１８に示すように、ｐ型層５４の下部の空乏層がヘテロ接合部１９から退避し、ｐ型層５４の下部のヘテロ接合部１９に２ＤＥＧが発生する。また、図９の破線１２０に示すように、ｐ型層５６の下部の空乏層がヘテロ接合部１９から退避し、ｐ型層５６の下部のヘテロ接合部１９に２ＤＥＧが発生する。なお、上述したように、電位の上昇幅は、ゲート電極３２で最も大きく、ゲート電極５２で最も小さい。このため、空乏層が退避する距離（図９の距離ΔＬ１、ΔＬ２、ΔＬ３）は、ゲート電極３２の下部で最も長くなり、ゲート電極５２の下部で最も短くなる。ゲート電極３２の電位を、ゲート電極５２の下部で空乏層がヘテロ接合部１９から退避するのに十分な電位まで上昇させることで、このスイッチング素子はオンする。
以上に説明したように、実施例６のスイッチング素子は、オフ状態において、３つのゲート電極３２、５０、５２によって２ＤＥＧが３か所で空乏化される。これによって、このスイッチング素子の耐圧をより向上させることができる。
実施例６の構成要素と請求項の構成要素の関係について以下に説明する。実施例６のゲート電極３２は、請求項の第１ゲート電極の一例である。実施例６のゲート電極５０、５２は、請求項の第２ゲート電極の一例である。実施例６のｐ型層２６は、請求項の第１ｐ型層の一例である。実施例６のｐ型層５４、５６は、請求項の第２ｐ型層の一例である。また、実施例６のゲート電極５０を請求項の第１ゲート電極の一例とみなし、実施例６のゲート電極５２を請求項の第２ゲート電極の一例と見なすこともできる。この場合、実施例６のｐ型層５４は請求項の第１ｐ型層の一例であり、実施例６のｐ型層５６は請求項の第２ｐ型層の一例である。
なお、実施例６の構成では、ゲート電極３２の電位を上昇させるときに、ｐ型層２６、５４の下部の空乏層がｐ型層５６の下部の空乏層よりも先にヘテロ接合部１９から退避する。ｐ型層５６の下部の空乏層がヘテロ接合部１９から退避し難く、スイッチングの過程においてｐ型層５６の下部に電界が集中し易いという問題がある。また、スイッチング素子がオンしているときに、ｐ型層５６の下部で２ＤＥＧの抵抗が高くなるという問題がある。以下に説明する実施例７〜９のスイッチング素子は、この問題を解決する。
図１１に示す実施例７のスイッチング素子は、各ｐ型層２６、５４、５６と電子走行層１８の間の電子供給層２０の厚みが、実施例６とは異なる。実施例７のスイッチング素子のその他の構成は、実施例６と等しい。
実施例７のスイッチング素子では、ｐ型層２６と電子走行層１８の間の電子供給層２０の厚みが、ｐ型層５４と電子走行層１８の間の電子供給層２０の厚みよりも薄い。また、ｐ型層５４と電子走行層１８の間の電子供給層２０の厚みが、ｐ型層５６と電子走行層１８の間の電子供給層２０の厚みよりも薄い。このため、実施例７のスイッチング素子がオフしている状態では、図１１の破線１２２〜１２６に示すように各ｐ型層２６、５４及び５６の下部に空乏層が伸びる。このとき、各空乏層が下方向に伸びる幅がｐ型層２６、５４、５６の間で略等しい。このため、ｐ型層５４の下部ではｐ型層５６の下部よりも空乏層が下側まで伸び、ｐ型層２６の下部ではｐ型層５４の下部よりも空乏層が下側まで伸びる。実施例６と同様に、各ｐ型層２６、５４及び５６の下部（すなわち、３か所）で、ヘテロ接合部１９が空乏化される。また、実施例６と同様に、ゲート電極３２とドレイン電極３０の間の電流経路によって、電子供給層２０における電界集中が抑制される。したがって、このスイッチング素子は、高い耐圧を有する。
ゲート電極３２の電位を上昇させると、図１１の破線１２８に示すように、ｐ型層２６の下部の空乏層がヘテロ接合部１９から退避する。また、ゲート電極３２の電位の上昇に伴って、ゲート電極５０、５２の電位も上昇する。このため、図１１の破線１３０、１３２に示すように、ｐ型層５４、５６の下部でも、空乏層がヘテロ接合部１９から退避する。このとき、上述したように、ｐ型層５６の下部では空乏層が退避する距離がｐ型層２６、５４の下部の空乏層に比べて小さい。また、ｐ型層５４の下部では空乏層が退避する距離がｐ型層２６の下部の空乏層に比べて小さい。したがって、破線１２８、１３０及び１３２に示すように、退避後の各空乏層の下端の位置が略等しくなる。このように、退避後の各空乏層の下端の位置が略等しくなると、ゲート電極３２の電位を上昇させるときに、ｐ型層２６、５４、５６の下部で空乏層がより近いタイミングでヘテロ接合部１９から退避する。つまり、ｐ型層２６、５４、５６の下部で、より近いタイミングで２ＤＥＧを発生させることが可能となる。すなわち、ｐ型層５６の下部でのみ空乏層がヘテロ接合部１９から退避していないという状態が生じ難い。このため、上述した実施例６の問題を解消することができる。
図１２に示す実施例８のスイッチング素子は、各ｐ型層２６、５４、５６のｐ型不純物濃度が、実施例６とは異なる。実施例８のスイッチング素子では、ｐ型層２６、５４、５６の中で、ｐ型層５６のｐ型不純物濃度が最も高く、ｐ型層２６のｐ型不純物濃度が最も低い。実施例８のスイッチング素子のその他の構成は、実施例６と等しい。
実施例８のスイッチング素子は、空乏層が伸びる距離を除いて、実施例６と同様に動作する。このため、実施例８でも、実施例６と同様に、各ｐ型層２６、５４及び５６の下部（すなわち、３か所）で、ヘテロ接合部１９が空乏化される。また、実施例６と同様に、ゲート電極３２とドレイン電極３０の間の電流経路によって、電子供給層２０における電界集中が抑制される。したがって、このスイッチング素子は、高い耐圧を有する。
また、実施例８のスイッチング素子では、ｐ型不純物濃度が、ｐ型層２６、ｐ型層５４、ｐ型層５６の順に低くなっている。ｐ型不純物濃度が高いｐ型層２６から電子供給層２０へは空乏層が伸びやすく、ｐ型不純物濃度が低いｐ型層５６から電子供給層２０へは空乏層が延び難い。したがって、実施例８のスイッチング素子がオフしている状態では、図１２の破線１３０〜１３４に示すように、ｐ型層５４の下部ではｐ型層５６の下部よりも空乏層が下側まで伸び、ｐ型層２６の下部ではｐ型層５４の下部よりも空乏層が下側まで伸びる。ゲート電極３２の電位を上昇させると、図１２の破線１３６に示すように、ｐ型層２６の下部の空乏層がヘテロ接合部１９から退避する。また、ゲート電極３２の電位の上昇に伴って、ゲート電極５０、５２の電位も上昇する。このため、図１２の破線１３８、１４０に示すように、ｐ型層５４、５６の下部でも、空乏層がヘテロ接合部１９から退避する。このとき、ｐ型層５６の下部では空乏層が退避する距離がｐ型層２６、５４の下部の空乏層に比べて小さい。また、ｐ型層５４の下部では空乏層が退避する距離がｐ型層２６の下部の空乏層に比べて小さい。したがって、破線１３６、１３８及び１４０に示すように、退避後の各空乏層の下端の位置が略等しくなる。このように、退避後の各空乏層の下端の位置が略等しくなると、ゲート電極３２の電位を上昇させるときに、ｐ型層２６、５４、５６の下部で空乏層がより近いタイミングでヘテロ接合部１９から退避する。ｐ型層５６の下部でのみ空乏層がヘテロ接合部１９から退避していないという状態が生じ難い。このため、上述した実施例６の問題を解消することができる。
図１３に示す実施例９のスイッチング素子では、電子供給層２０が、組成が異なる３つの層２０ａ〜２０ｃを有している点で、実施例６のスイッチング素子とは異なる。実施例９のスイッチング素子のその他の構成は、実施例６と等しい。
実施例９のスイッチング素子では、ｐ型層２６の下部に第１層２０ａが配置されており、ｐ型層５４の下部に第２層２０ｂが配置されており、ｐ型層５６の下部に第３層２０ｃが配置されている。層２０ａ〜２０ｃが横方向に繋がっていることで、電子供給層２０が構成されている。第１層２０ａは、Ａｌｘ１Ｇａ１−ｘ１Ｎによって構成されている。第２層２０ｂは、Ａｌｘ２Ｇａ１−ｘ２Ｎによって構成されている。第３層２０ｃは、Ａｌｘ３Ｇａ１−ｘ３Ｎによって構成されている。値ｘ１、ｘ２、ｘ３は、ｘ１＜ｘ２＜ｘ３の関係を満たす。第１層２０ａにおけるＡｌ／Ｇａ比率Ｎ１（ＡｌのＧａに対する比率（モル比））は、Ｎ１＝ｘ１／（１−ｘ１）により表され、第２層２０ｂにおけるＡｌ／Ｇａ比率Ｎ２は、Ｎ２＝ｘ２／（１−ｘ２）により表され、第３層２０ｃにおけるＡｌ／Ｇａ比率Ｎ３は、Ｎ３＝ｘ３／（１−ｘ３）により表される。ｘ１＜ｘ２＜ｘ３が満たされるので、Ｎ１＜Ｎ２＜Ｎ３が満たされる。
実施例９のスイッチング素子は、空乏層が伸びる距離を除いて、実施例６と同様に動作する。このため、実施例９でも、実施例６と同様に、各ｐ型層２６、５４及び５６の下部（すなわち、３か所）で、ヘテロ接合部１９が空乏化される。また、実施例６と同様に、ゲート電極３２とドレイン電極３０の間の電流経路によって、電子供給層２０における電界集中が抑制される。したがって、このスイッチング素子は、高い耐圧を有する。
また、実施例９のスイッチング素子では、Ａｌ／Ｇａ比率が、第１層２０ａ、第２層２０ｂ、第３層２０ｃの順に高くなっている。Ａｌ／Ｇａ比率が高いほど、電子供給層２０に空乏層が伸び難い。したがって、実施例９のスイッチング素子がオフしている状態では、図１３の破線１４２〜１４６に示すように、ｐ型層５４の下部ではｐ型層５６の下部よりも空乏層が下側まで伸び、ｐ型層２６の下部ではｐ型層５４の下部よりも空乏層が下側まで伸びる。ゲート電極３２の電位を上昇させると、図１３の破線１４８に示すように、ｐ型層２６の下部の空乏層がヘテロ接合部１９から退避する。また、ゲート電極３２の電位の上昇に伴って、ゲート電極５０、５２の電位も上昇する。このため、図１３の破線１５０、１５２に示すように、ｐ型層５４、５６の下部でも、空乏層がヘテロ接合部１９から退避する。このとき、ｐ型層５６の下部では空乏層が退避する距離がｐ型層２６、５４の下部の空乏層に比べて小さい。また、ｐ型層５４の下部では空乏層が退避する距離がｐ型層２６の下部の空乏層に比べて小さい。したがって、破線１４８、１５０及び１５２に示すように、退避後の各空乏層の下端の位置が略等しくなる。このように、退避後の各空乏層の下端の位置が略等しくなると、ゲート電極３２の電位を上昇させるときに、ｐ型層２６、５４、５６の下部で空乏層がより近いタイミングでヘテロ接合部１９から退避する。ｐ型層５６の下部でのみ空乏層がヘテロ接合部１９から退避していないという状態が生じ難い。このため、上述した実施例６の問題を解消することができる。
なお、上述した実施例６〜９において、図７、８のように、ゲート電極３２とドレイン電極３０の間の電流経路を、ドレイン電極３０の周りを渦巻状に延びるように構成してもよい。
また、上述した実施例７〜９の特徴を組み合わせてもよい。これによって、ｐ型層５６の下部で空乏層をヘテロ接合部１９からより退避し易くすることができる。
なお、上述した実施例１〜９において、ゲート電極と電子供給層の間にｐ型層が配置されているスイッチング素子について説明した。しかしながら、ゲート電極が電子供給層に直接接触（例えば、ショットキー接触）していてもよい。また、ゲート電極と電子供給層の間に絶縁膜が配置されていてもよい。これらの構成では、ゲート閾値が０Ｖよりも低くなるため、スイッチング素子がノーマリオン型となる。このようにゲート閾値が異なる点を除けば、これらの構成でも上述した実施例１〜９と同様の動作を実現することができる。
また、上述した実施例１〜９において、ヘテロ接合部に２ＤＥＧが形成されるスイッチング素子について説明した。しかしながら、ヘテロ接合部に２ＤＨＧが形成されるスイッチング素子に、本明細書に開示の技術を適用してもよい。２ＤＨＧを用いるスイッチング素子の場合、ゲート電位を高くするとオフとなり、ゲート電位を低くするとオンとなる。この点を除けば、この構成でも上述した実施例１〜９と同様の動作を実現することができる。
また、上述した実施例１〜９では、抵抗層３４の上部に、ドレイン配線４２が配置されていた。しかしながら、抵抗層３４の上部に配置される配線は、その他の配線（例えば、ゲート配線、ソース配線、信号配線等）であってもよい。このような構成でも、配線から電子供給層への電界の影響を、抵抗層３４によって抑制することができる。
以上に説明した実施形態の好適な構成を以下に列記する。なお、以下に列記する構成は、いずれも独立して有用なものである。
本明細書が開示する一例の構成では、前記電子供給層の上部であって、上側から平面視したときに前記第１ゲート電極と前記ドレイン電極の間に位置しており、前記第１ゲート電極及び前記ドレイン電極よりも抵抗率が高い抵抗層をさらに有している。前記第１ゲート電極と前記ドレイン電極とを電気的に接続する経路の少なくとも一部が、前記抵抗層である。
この構成によれば、スイッチング素子がオフしているときに抵抗層中に電位が略均等に分散して分布する。このため、電界集中を効果的に抑制することができる。
本明細書が開示する一例の構成では、スイッチング素子が、第１絶縁層をさらに有する。また、前記抵抗層が、第１抵抗層と第２抵抗層を有する。前記第１絶縁層が前記第１抵抗層を覆っている。前記第２抵抗層が前記第１絶縁層上に位置している。上側から平面視したときに、前記第１抵抗層の一部と前記第２抵抗層の一部が重なっている。前記第１抵抗層と前記第２抵抗層が重なる位置に、前記第１絶縁層を貫通して前記第１抵抗層と前記第２抵抗層とを接続しているコンタクトホールが位置している。前記第１ゲート電極と前記ドレイン電極とを電気的に接続する経路の少なくとも一部が、前記第１抵抗層、前記第２抵抗層及び前記コンタクトホールである。
この構成によれば、電流経路が上下方向折れ曲がるため、電流経路を長くすることができる。これによって、電流経路の電気抵抗を高めることが可能であり、スイッチング素子がオフしているときにドレイン電極と第１ゲート電極の間に流れる電流を低減することができる。
本明細書が開示する一例の構成では、前記第２抵抗層が、上側から平面視したときに前記コンタクトホールが位置していない位置で前記第１抵抗層と重なる部分を有する。
このように、第１抵抗層と第２抵抗層が重なる部分をより多く設けることで、抵抗層の下部の半導体層が外部の電界の影響をより受け難くなる。
本明細書が開示する一例の構成では、前記抵抗層上に位置している第２絶縁層と、前記第２絶縁層上に位置している配線をさらに有する。
この構成によれば、配線の電位が変動した場合でも、抵抗層の下部の半導体層が配線の電位変動による電界の影響を受け難い。したがって、配線の電位の変動によって半導体層中で電界集中が生じることを抑制することができる。
本明細書が開示する一例の構成では、上側から平面視したときに、前記第１ゲート電極と前記ドレイン電極の間の前記電子供給層の上面の全域が、前記抵抗層と重なる。
この構成によれば、第１ゲート電極とドレイン電極の間に位置する半導体層（つまり、抵抗層の下部の半導体層）中の電界が、外部の電界の影響を受け難くなる。このため、外部の電界の影響によって半導体層中に電界集中が生じることを抑制することができる。
本明細書が開示する一例の構成では、前記第１ゲート電極と前記ドレイン電極とを電気的に接続する経路が、前記ドレイン電極の周りを渦巻状に延びている。
この構成によれば、第１ゲート電極とドレイン電極の間の電流経路をより長くすることが可能であり、第１ゲート電極とドレイン電極の間の電気抵抗をより高くすることができる。これによって、スイッチング素子がオフしているときに第１ゲート電極とドレイン電極の間に流れる電流を低減することができる。
本明細書が開示する一例の構成では、スイッチング素子が、前記電子供給層の上部であって、上側から平面視したときに前記第１ゲート電極と前記ドレイン電極の間に配置されている第２ゲート電極をさらに有する。前記第２ゲート電極が、前記第１ゲート電極と前記ドレイン電極とを電気的に接続する経路と繋がっている。
なお、第２ゲート電極が、第１ゲート電極とドレイン電極とを電気的に接続する経路の一部を構成していてもよい。
この構成では、第２ゲート電極が第１ゲート電極に電気的に接続されているので、第２ゲート電極の電位は第１ゲート電極の電位に連動して変化する。第１ゲート電極の電位をオフ電位に制御することで、第２ゲート電極の電位もオフ電位に制御することができる。２つのゲート電極（第１ゲート電極と第２ゲート電極）をオフ電位に制御することで、ヘテロ接合の２ＤＥＧまたは２ＤＨＧを複数箇所で空乏化させることができる。これによって、スイッチング素子のオフ時の耐圧をより高めることができる。
本明細書が開示する一例の構成では、スイッチング素子が、前記第１ゲート電極と前記電子供給層の間に位置しているとともに前記電子供給層に接している第１ｐ型層と、前記第２ゲート電極と前記電子供給層の間に位置しているとともに前記電子供給層に接している第２ｐ型層をさらに有している。
このような構成によれば、各ゲート電極の電位がソース電極と同電位の状態においても、各ｐ型層からヘテロ接合まで空乏層が伸びることで、スイッチング素子をオフさせることができる。つまり、スイッチング素子のノーマリオフを実現することができる。
本明細書が開示する一例の構成では、前記第２ｐ型層と前記電子走行層の間の前記電子供給層の厚みが、前記第１ｐ型層と前記電子走行層の間の前記電子供給層の厚みよりも厚い。
上述したように、第１ゲート電極の電位を変化させると、それに伴って第２ゲート電極の電位も変化する。しかしながら、第２ゲート電極の電位の変化量は、第１ゲート電極の電位の変化量よりも小さくなる。このため、スイッチング素子がオンするときに、第２ゲート電極（第２ｐ型層）の下部の空乏層が第２ｐ型層に向かって退避する幅が、第１ゲート電極（第１ｐ型層）の下部の空乏層が第１ｐ型層に向かって退避する幅よりも小さくなり易い。しかしながら、上記のように電子供給層の厚みを調整することで、第２ｐ型層を第１ｐ型層よりもヘテロ接合から遠くに配置することができる。これによって、スイッチング素子のオフ時に第２ゲート電極の下部の空乏層がヘテロ接合から退避し易くなる。これによって、スイッチング素子をより確実にオンさせることが可能となる。
本明細書が開示する一例の構成では、前記第２ｐ型層のｐ型不純物濃度が、前記第１ｐ型層のｐ型不純物濃度よりも低い。
この構成によれば、スイッチング素子がオンするときに第２ゲート電極の電位の変化量が小さくても、第２ゲート電極の下部の空乏層がヘテロ接合から退避し易くなる。これによって、スイッチング素子をより確実にオンさせることが可能となる。
本明細書が開示する一例の構成では、前記電子供給層が、ＡｌＧａＮであり、前記第２ゲート電極の下部の前記電子供給層のＡｌ／Ｇａ比率が、前記第１ゲート電極の下部の前記電子供給層のＡｌ／Ｇａ比率よりも高い。
なお、Ａｌ／Ｇａ比率は、Ｇａに対するＡｌの比率である。Ａｌ／Ｇａ比率は、ＡｌＧａＮ中のＡｌ濃度をＡｌＧａＮ中のＧａ濃度によって除算した値に等しい。
この構成によれば、スイッチング素子がオンするときに第２ゲート電極の電位の変化量が小さくても、第２ゲート電極の下部の空乏層がヘテロ接合から退避し易くなる。これによって、スイッチング素子をより確実にオンさせることが可能となる。
本明細書が開示する一例の構成では、スイッチング素子が、前記電子供給層上に位置している第３ｐ型層と、前記第３ｐ型層と前記ドレイン電極の間の前記電子供給層の上面上に位置している第３絶縁層と、前記第３絶縁層上に位置している導電層をさらに有する。前記第１ゲート電極が、前記第３ｐ型層上に位置している導体によって構成されている。前記第１ゲート電極と前記ドレイン電極が、前記導電層を介して電気的に接続されている。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０ ：スイッチング素子
１２ ：半導体基板
１４ ：下地基板
１６ ：バッファ層
１８ ：電子走行層
１９ ：ヘテロ接合部
２０ ：電子供給層
２２ ：ソース電極
２６ ：ｐ型層
３０ ：ドレイン電極
３２ ：ゲート電極
３４ ：抵抗層
４０ ：ソース配線
４２ ：ドレイン配線

Claims (8)

  1. スイッチング素子であって、
    電子走行層と、
    前記電子走行層上に位置しており、前記電子走行層にヘテロ接合している電子供給層と、
    前記電子供給層に接しているソース電極と、
    前記ソース電極から離れた位置で前記電子供給層に接しているドレイン電極と、
    前記電子供給層の上部であって上側から平面視したときに前記ソース電極と前記ドレイン電極の間に位置している第１ゲート電極と、
    前記電子供給層の上部であって、上側から平面視したときに前記第１ゲート電極と前記ドレイン電極の間に位置しており、前記第１ゲート電極及び前記ドレイン電極よりも抵抗率が高い抵抗層と、
    第１絶縁層、
    を有しており、
    前記抵抗層を介して前記第１ゲート電極と前記ドレイン電極が電気的に繋がっており、
    前記スイッチング素子のオン抵抗が、前記抵抗層を介して前記第１ゲート電極と前記ドレイン電極とを電気的に接続する経路の電気抵抗よりも低く、
    前記抵抗層が、第１抵抗層と第２抵抗層を有し、
    前記第１絶縁層が前記第１抵抗層を覆っており、
    前記第２抵抗層が前記第１絶縁層上に位置しており、
    上側から平面視したときに、前記第１抵抗層の一部と前記第２抵抗層の一部が重なっており、
    前記第１抵抗層と前記第２抵抗層が重なる位置に、前記第１絶縁層を貫通して前記第１抵抗層と前記第２抵抗層とを接続しているコンタクトホールが位置しており、
    前記抵抗層を介して前記第１ゲート電極と前記ドレイン電極とを電気的に接続する前記経路の少なくとも一部が、前記第１抵抗層、前記第２抵抗層及び前記コンタクトホールである、
    スイッチング素子。
  2. 前記第２抵抗層が、上側から平面視したときに前記コンタクトホールが位置していない位置で前記第１抵抗層と重なる部分を有する請求項１のスイッチング素子。
  3. スイッチング素子であって、
    電子走行層と、
    前記電子走行層上に位置しており、前記電子走行層にヘテロ接合している電子供給層と、
    前記電子供給層に接しているソース電極と、
    前記ソース電極から離れた位置で前記電子供給層に接しているドレイン電極と、
    前記電子供給層の上部であって上側から平面視したときに前記ソース電極と前記ドレイン電極の間に位置している第１ゲート電極と、
    前記電子供給層の上部であって、上側から平面視したときに前記第１ゲート電極と前記ドレイン電極の間に位置しており、前記第１ゲート電極及び前記ドレイン電極よりも抵抗率が高い抵抗層、
    を有しており、
    前記抵抗層を介して前記第１ゲート電極と前記ドレイン電極が電気的に繋がっており、
    前記スイッチング素子のオン抵抗が、前記抵抗層を介して前記第１ゲート電極と前記ドレイン電極とを電気的に接続する経路の電気抵抗よりも低く、
    前記抵抗層を介して前記第１ゲート電極と前記ドレイン電極とを電気的に接続する前記経路が、前記ドレイン電極の周りを渦巻状に延びている、
    スイッチング素子。
  4. スイッチング素子であって、
    電子走行層と、
    前記電子走行層上に位置しており、前記電子走行層にヘテロ接合している電子供給層と、
    前記電子供給層に接しているソース電極と、
    前記ソース電極から離れた位置で前記電子供給層に接しているドレイン電極と、
    前記電子供給層の上部であって上側から平面視したときに前記ソース電極と前記ドレイン電極の間に位置している第１ゲート電極と、
    前記電子供給層の上部であって、上側から平面視したときに前記第１ゲート電極と前記ドレイン電極の間に位置しており、前記第１ゲート電極及び前記ドレイン電極よりも抵抗率が高い抵抗層と、
    前記電子供給層の上部であって、上側から平面視したときに前記第１ゲート電極と前記ドレイン電極の間に配置されている第２ゲート電極、
    を有しており、
    前記抵抗層を介して前記第１ゲート電極と前記ドレイン電極が電気的に繋がっており、
    前記スイッチング素子のオン抵抗が、前記抵抗層を介して前記第１ゲート電極と前記ドレイン電極とを電気的に接続する経路の電気抵抗よりも低く、
    前記第２ゲート電極が、前記抵抗層を介して前記第１ゲート電極と前記ドレイン電極とを電気的に接続する前記経路と繋がっており、
    前記第１ゲート電極の電位が閾値よりも高いと、前記第１ゲート電極の下部と前記第２ゲート電極の下部の前記ヘテロ接合で２ＤＥＧが発生し、
    前記第１ゲート電極の前記電位が前記閾値以下では、前記第１ゲート電極の下部と前記第２ゲート電極の下部の前記ヘテロ接合で２ＤＥＧが消滅する、
    スイッチング素子。
  5. スイッチング素子であって、
    電子走行層と、
    前記電子走行層上に位置しており、前記電子走行層にヘテロ接合している電子供給層と、
    前記電子供給層に接しているソース電極と、
    前記ソース電極から離れた位置で前記電子供給層に接しているドレイン電極と、
    前記電子供給層の上部であって上側から平面視したときに前記ソース電極と前記ドレイン電極の間に位置している第１ゲート電極と、
    前記電子供給層の上部であって、上側から平面視したときに前記第１ゲート電極と前記ドレイン電極の間に位置しており、前記第１ゲート電極及び前記ドレイン電極よりも抵抗率が高い抵抗層と、
    前記電子供給層の上部であって、上側から平面視したときに前記第１ゲート電極と前記ドレイン電極の間に配置されている第２ゲート電極と、
    前記第１ゲート電極と前記電子供給層の間に位置しており、前記電子供給層に接している第１ｐ型層と、
    前記第２ゲート電極と前記電子供給層の間に位置しており、前記電子供給層に接している第２ｐ型層、
    を有しており、
    前記抵抗層を介して前記第１ゲート電極と前記ドレイン電極が電気的に繋がっており、
    前記スイッチング素子のオン抵抗が、前記抵抗層を介して前記第１ゲート電極と前記ドレイン電極とを電気的に接続する経路の電気抵抗よりも低く、
    前記第２ゲート電極が、前記抵抗層を介して前記第１ゲート電極と前記ドレイン電極とを電気的に接続する前記経路と繋がっており、
    前記スイッチング素子の動作時に、前記第２ゲート電極の電位が、前記第１ゲート電極の電位よりも高いとともに前記ドレイン電極の電位よりも低い電位となる、
    スイッチング素子。
  6. スイッチング素子であって、
    電子走行層と、
    前記電子走行層上に位置しており、前記電子走行層にヘテロ接合している電子供給層と、
    前記電子供給層に接しているソース電極と、
    前記ソース電極から離れた位置で前記電子供給層に接しているドレイン電極と、
    前記電子供給層の上部であって上側から平面視したときに前記ソース電極と前記ドレイン電極の間に位置している第１ゲート電極と、
    前記電子供給層の上部であって、上側から平面視したときに前記第１ゲート電極と前記ドレイン電極の間に位置しており、前記第１ゲート電極及び前記ドレイン電極よりも抵抗率が高い抵抗層と、
    前記電子供給層の上部であって、上側から平面視したときに前記第１ゲート電極と前記ドレイン電極の間に配置されている第２ゲート電極と、
    前記第１ゲート電極と前記電子供給層の間に位置しており、前記電子供給層に接している第１ｐ型層と、
    前記第２ゲート電極と前記電子供給層の間に位置しており、前記電子供給層に接している第２ｐ型層、
    を有しており、
    前記抵抗層を介して前記第１ゲート電極と前記ドレイン電極が電気的に繋がっており、
    前記スイッチング素子のオン抵抗が、前記抵抗層を介して前記第１ゲート電極と前記ドレイン電極とを電気的に接続する経路の電気抵抗よりも低く、
    前記第２ゲート電極が、前記抵抗層を介して前記第１ゲート電極と前記ドレイン電極とを電気的に接続する前記経路と繋がっており、
    前記第２ｐ型層と前記電子走行層の間の前記電子供給層の厚みが、前記第１ｐ型層と前記電子走行層の間の前記電子供給層の厚みよりも厚い、
    スイッチング素子。
  7. スイッチング素子であって、
    電子走行層と、
    前記電子走行層上に位置しており、前記電子走行層にヘテロ接合している電子供給層と、
    前記電子供給層に接しているソース電極と、
    前記ソース電極から離れた位置で前記電子供給層に接しているドレイン電極と、
    前記電子供給層の上部であって上側から平面視したときに前記ソース電極と前記ドレイン電極の間に位置している第１ゲート電極と、
    前記電子供給層の上部であって、上側から平面視したときに前記第１ゲート電極と前記ドレイン電極の間に位置しており、前記第１ゲート電極及び前記ドレイン電極よりも抵抗率が高い抵抗層と、
    前記電子供給層の上部であって、上側から平面視したときに前記第１ゲート電極と前記ドレイン電極の間に配置されている第２ゲート電極と、
    前記第１ゲート電極と前記電子供給層の間に位置しており、前記電子供給層に接している第１ｐ型層と、
    前記第２ゲート電極と前記電子供給層の間に位置しており、前記電子供給層に接している第２ｐ型層、
    を有しており、
    前記抵抗層を介して前記第１ゲート電極と前記ドレイン電極が電気的に繋がっており、
    前記スイッチング素子のオン抵抗が、前記抵抗層を介して前記第１ゲート電極と前記ドレイン電極とを電気的に接続する経路の電気抵抗よりも低く、
    前記第２ゲート電極が、前記抵抗層を介して前記第１ゲート電極と前記ドレイン電極とを電気的に接続する前記経路と繋がっており、
    前記第２ｐ型層のｐ型不純物濃度が、前記第１ｐ型層のｐ型不純物濃度よりも低い、
    スイッチング素子。
  8. スイッチング素子であって、
    電子走行層と、
    前記電子走行層上に位置しており、前記電子走行層にヘテロ接合している電子供給層と、
    前記電子供給層に接しているソース電極と、
    前記ソース電極から離れた位置で前記電子供給層に接しているドレイン電極と、
    前記電子供給層の上部であって上側から平面視したときに前記ソース電極と前記ドレイン電極の間に位置している第１ゲート電極と、
    前記電子供給層の上部であって、上側から平面視したときに前記第１ゲート電極と前記ドレイン電極の間に位置しており、前記第１ゲート電極及び前記ドレイン電極よりも抵抗率が高い抵抗層と、
    前記電子供給層の上部であって、上側から平面視したときに前記第１ゲート電極と前記ドレイン電極の間に配置されている第２ゲート電極、
    を有しており、
    前記抵抗層を介して前記第１ゲート電極と前記ドレイン電極が電気的に繋がっており、
    前記スイッチング素子のオン抵抗が、前記抵抗層を介して前記第１ゲート電極と前記ドレイン電極とを電気的に接続する経路の電気抵抗よりも低く、
    前記第２ゲート電極が、前記抵抗層を介して前記第１ゲート電極と前記ドレイン電極とを電気的に接続する前記経路と繋がっており、
    前記電子供給層が、ＡｌＧａＮであり、
    前記第２ゲート電極の下部の前記電子供給層のＡｌ／Ｇａ比率が、前記第１ゲート電極の下部の前記電子供給層のＡｌ／Ｇａ比率よりも高い、
    スイッチング素子。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11257811B2 (en) 2017-07-14 2022-02-22 Cambridge Enterprise Limited Power semiconductor device with an auxiliary gate structure
GB2564482B (en) 2017-07-14 2021-02-10 Cambridge Entpr Ltd A power semiconductor device with a double gate structure
CN108110054B (zh) * 2017-12-22 2020-09-04 苏州闻颂智能科技有限公司 一种GaN基HEMT器件及其制备方法
JP7065329B2 (ja) * 2018-09-27 2022-05-12 パナソニックＩｐマネジメント株式会社 窒化物半導体装置及びその製造方法
US11955478B2 (en) * 2019-05-07 2024-04-09 Cambridge Gan Devices Limited Power semiconductor device with an auxiliary gate structure
CN114256229A (zh) * 2020-09-21 2022-03-29 联华电子股份有限公司 具有氮化镓结构的电阻器、电阻晶体管逻辑电路及其制法
CN117423724A (zh) * 2023-12-01 2024-01-19 江苏希尔半导体有限公司 一种高耐压GaN HEMT器件

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6680515B1 (en) * 2000-11-10 2004-01-20 Monolithic Power Systems, Inc. Lateral high voltage transistor having spiral field plate and graded concentration doping
JP4385205B2 (ja) * 2002-12-16 2009-12-16 日本電気株式会社 電界効果トランジスタ
JP2006351753A (ja) * 2005-06-15 2006-12-28 Mitsubishi Electric Corp 電界効果型トランジスタ
JP2007048866A (ja) * 2005-08-09 2007-02-22 Toshiba Corp 窒化物半導体素子
JP2008034438A (ja) * 2006-07-26 2008-02-14 Sanken Electric Co Ltd 半導体装置
JP5460016B2 (ja) 2008-10-30 2014-04-02 新日本無線株式会社 半導体装置及びその製造方法
US8552471B2 (en) 2009-01-16 2013-10-08 Nec Corporation Semiconductor apparatus having reverse blocking characteristics and method of manufacturing the same
JP2010272728A (ja) * 2009-05-22 2010-12-02 Furukawa Electric Co Ltd:The ＧａＮ系半導体素子およびその製造方法
JP5609083B2 (ja) 2009-12-01 2014-10-22 日本電気株式会社 半導体装置、電子装置、半導体装置の製造方法および使用方法
US20120175679A1 (en) * 2011-01-10 2012-07-12 Fabio Alessio Marino Single structure cascode device
JP5703829B2 (ja) * 2011-02-24 2015-04-22 サンケン電気株式会社 半導体装置
JP2012175089A (ja) * 2011-02-24 2012-09-10 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP5762049B2 (ja) 2011-02-28 2015-08-12 ルネサスエレクトロニクス株式会社 半導体装置
US8878154B2 (en) * 2011-11-21 2014-11-04 Sensor Electronic Technology, Inc. Semiconductor device with multiple space-charge control electrodes
US8680535B2 (en) * 2011-12-23 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor structure with improved breakdown voltage performance
WO2014052948A1 (en) * 2012-09-30 2014-04-03 Sensor Electronic Technology, Inc. Semiconductor device with breakdown preventing layer
KR102080745B1 (ko) * 2013-04-16 2020-04-14 엘지전자 주식회사 질화물 반도체 소자 및 그 제조 방법
WO2014184995A1 (ja) * 2013-05-16 2014-11-20 パナソニックＩｐマネジメント株式会社 窒化物半導体装置
KR20150019723A (ko) * 2013-08-14 2015-02-25 삼성전자주식회사 고전자이동도 트랜지스터와 그 제조방법 및 고전자이동도 트랜지스터를 포함하는 전자소자
JP2015056457A (ja) * 2013-09-10 2015-03-23 株式会社東芝 半導体装置
JP6604036B2 (ja) * 2015-06-03 2019-11-13 富士通株式会社 化合物半導体装置及びその製造方法

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