WO2017203849A1 - 半導体装置 - Google Patents

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WO2017203849A1
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layer
gate
semiconductor
source
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浩幸 樽見
小山　和博
泳信 陰
真一 星
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株式会社デンソー
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    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present disclosure relates to a heterogeneous structure composed of a first GaN-based semiconductor layer and a second GaN-based semiconductor layer, such as stacking gallium nitride (hereinafter referred to as GaN) or aluminum gallium nitride (hereinafter referred to as AlGaN) on a substrate.
  • GaN gallium nitride
  • AlGaN aluminum gallium nitride
  • the present invention relates to a semiconductor device having a junction structure.
  • Non-Patent Document 1 proposes a HEMT (High Electron Mobility Transistor) having a four-terminal structure as a lateral switching device having a heterojunction structure.
  • HEMT High Electron Mobility Transistor
  • a heterojunction structure is formed by laminating an i-GaN layer and an i-AlGaN layer on a substrate such as sapphire.
  • a MOS structure gate electrode (hereinafter referred to as a MOS gate electrode) is formed so as to penetrate the i-AlGaN layer and reach the i-GaN layer, and sandwich the MOS gate electrode on the surface of the i-AlGaN layer.
  • a source electrode and a drain electrode are formed on both sides.
  • a laminated structure of an i-GaN layer and a p-GaN layer is formed on the surface of the i-AlGaN layer between the MOS gate electrode and the drain electrode, and a junction gate is further formed on the surface of the p-GaN layer. Electrodes (hereinafter referred to as JG electrodes) are formed.
  • the i-GaN layer and the p-GaN layer formed on the i-AlGaN layer have a structure that extends in the direction of the drain electrode from the JG electrode and extends to the vicinity of the drain electrode.
  • the JG electrode and the MOS gate electrode are arranged between the source electrode and the drain electrode, whereby the switching device has a four-terminal structure.
  • the semiconductor device having the above-described structure has a large parasitic capacitance formed between the JG electrode and the drain electrode, more specifically, a parasitic capacitance formed by polarization junction. For this reason, when the switching device is turned off, it takes time to charge the parasitic capacitance, and there is a problem that turning off the JFET configured on the JG electrode side is delayed, which hinders high-speed switching.
  • the JG electrode and the source electrode are electrically connected by a bonding wire so that they have the same potential.
  • the impedance between the JG electrode and the source electrode is increased, which hinders high-speed switching.
  • a semiconductor device including a junction structure having a switching device capable of high-speed switching.
  • a semiconductor device having a lateral switching device includes a first semiconductor layer and a first GaN-based semiconductor that are formed on a substrate and configured by a first GaN-based semiconductor that forms a drift region.
  • a third semiconductor layer which is disposed at a position away from the drain electrode and is made of a third GaN-based semiconductor not intentionally doped with impurities, and a p-type first layer formed on the third semiconductor layer.
  • a fourth semiconductor layer composed of four GaN-based semiconductors, and a JG electrode in contact with the fourth semiconductor layer.
  • the source electrode and the JG electrode are connected via the electrode layer formed on the interlayer insulating film covering the MOS gate electrode, and are connected to the end on the drain electrode side in the third semiconductor layer.
  • the distance at which the end on the drain electrode side in the fourth semiconductor layer protrudes toward the drain electrode is 0 ⁇ m or more and 5 ⁇ m or less.
  • the JG electrode and the source electrode are directly connected through the electrode layer. For this reason, it is possible to reduce parasitic resistance and parasitic inductance. Further, by disposing the third semiconductor layer and the fourth semiconductor layer away from the drain electrode, the facing area between the third semiconductor layer and 2DEG is made as small as possible. For this reason, parasitic capacitance can be reduced.
  • the JFET portion can be turned off at high speed, the switching device can be turned off more quickly. Therefore, a switching device capable of higher speed switching can be obtained.
  • FIG. 1 is a cross-sectional perspective view of a semiconductor device according to a first embodiment.
  • FIG. 2 is a top surface layout diagram of the semiconductor device shown in FIG. 1. It is an equivalent circuit of the switching device shown in FIG. It is the figure which showed the change of the electric current value and voltage value of each part at the time of turn-off. It is the figure shown about the distance X in the semiconductor device shown in FIG. It is the figure which showed electric field strength distribution when changing the distance X and performing simulation. It is the figure which plotted the change of the electric field strength with respect to the distance X.
  • FIG. 6 is a diagram showing an electric field intensity distribution on the line VIII-VIII in FIG. It is a cross-sectional perspective view of the semiconductor device concerning 2nd Embodiment.
  • FIG. 6 is a diagram showing an electric field intensity distribution on the line VIII-VIII in FIG. It is a cross-sectional perspective view of the semiconductor device concerning 2nd Embodiment.
  • FIG. 6 is a top layout view of a semiconductor device according to a third embodiment. It is sectional drawing which showed an example of the bump connection structure of the semiconductor device shown in FIG.
  • FIG. 11 is a cross-sectional view showing another example of the bump connection structure of the semiconductor device shown in FIG. 10. It is a cross-sectional perspective view of the semiconductor device concerning 4th Embodiment. It is a top surface layout diagram of the semiconductor device concerning a 4th embodiment. It is a cross-sectional perspective view of the semiconductor device shown as a modification of 4th Embodiment. It is a cross-sectional perspective view of the semiconductor device concerning 5th Embodiment. It is a cross-sectional perspective view of the semiconductor device shown as a modification of 5th Embodiment.
  • FIG. 1 is a cross-sectional view showing one cell of the elements provided in the semiconductor device according to the present embodiment.
  • the semiconductor device is configured by providing a plurality of cells.
  • the semiconductor device is configured to include a 4-terminal HEMT as a horizontal switching device.
  • the switching device of the present embodiment is formed using a compound semiconductor substrate in which an undoped GaN (hereinafter referred to as u-GaN) layer 2 is formed on the surface of a substrate 1.
  • An undoped AlGaN (hereinafter referred to as u-AlGaN) layer 3 is formed on the surface of the u-GaN layer 2, and the u-GaN layer 2 and the u-AlGaN layer 3 constitute a heterojunction structure.
  • these u-GaN layer 2 and u-AlGaN layer 3 are used as channel forming layers, 2DEG carriers are induced by the piezoelectric effect and spontaneous polarization effect on the u-GaN layer 2 side of the AlGaN / GaN interface, and the region is It operates by becoming a channel through which carriers flow.
  • the substrate 1 is made of a conductive material such as a semiconductor material such as Si (111) or SiC.
  • the u-GaN layer 2 may be formed directly on the substrate 1, but in order to form the u-GaN layer 2 with good crystallinity, a buffer layer serving as a base film may be formed as necessary. good. If the u-GaN layer 2 can be formed on the substrate 1 with good crystallinity, the buffer layer may be omitted.
  • the crystallinity means defects or dislocations in the u-GaN layer 2 and has an influence on electrical and optical characteristics.
  • the u-GaN layer 2 is a part constituting an electron transit layer that operates as a drift region, and corresponds to a first GaN-based semiconductor layer.
  • the u-GaN layer 2 is formed of a GaN-based semiconductor material, and 2DEG is formed in the surface layer portion on the u-AlGaN layer 3 side.
  • the u-AlGaN layer 3 corresponds to the second GaN-based semiconductor layer, and is composed of a GaN-based semiconductor material having a band gap energy larger than that of the GaN-based semiconductor material constituting the u-GaN layer 2. It constitutes the supply section.
  • the u-AlGaN layer 3 is composed of Al x Ga 1-x N, where the Al mixed crystal ratio is x.
  • the concentration of 2DEG formed near the surface of the u-GaN layer 2 is determined by the Al mixed crystal ratio x and the film thickness of the u-AlGaN layer 3. Therefore, the concentration of 2DEG is adjusted by adjusting the Al mixed crystal ratio x and the film thickness of the u-AlGaN layer 3, and the 2DEG concentration is uniquely determined by the Al mixed crystal ratio, not in the range in which the 2DEG concentration varies greatly depending on the thickness. It has been adjusted to the range where is determined.
  • a u-GaN layer 4 that is partially not doped with impurities is formed on the surface of the u-AlGaN layer 3.
  • the u-AlGaN layer 3 is formed on the entire upper surface of the substrate 1, and the u-GaN layer 4 is formed in the vicinity of a MOS gate electrode 7 described later in the u-AlGaN layer 3, and a drain electrode 9 described later. It extends so as to project toward the side.
  • the u-AlGaN layer 3 and the u-GaN layer 4 are removed in the recess portion 5.
  • the recess portion 5 extends in one direction, specifically, a normal direction to the cross section of FIG.
  • a MOS gate electrode 7 is embedded as a gate structure portion via a gate insulating film 6. Specifically, a gate insulating film 6 having a predetermined film thickness is formed on the inner wall surface of the recess portion 5, and a MOS gate electrode 7 is further formed on the gate insulating film 6, whereby the gate structure portion is formed. It is configured. Since the gate structure portion including the MOS gate electrode 7 is formed along the recess portion 5, the gate structure portion is extended along one direction like the recess portion 5.
  • the gate insulating film 6 is composed of a silicon oxide film (SiO 2 ), alumina (Al 2 O 3 ) or the like, and the MOS gate electrode 7 is a poly-semiconductor doped with a metal such as aluminum or platinum or an impurity. It is constituted by.
  • a gate structure portion having a MOS structure is formed.
  • the MOS gate electrode 7 can be entirely made of a poly-semiconductor or the like, but in order to reduce the wiring resistance of the MOS gate electrode 7, a metal layer 7a is disposed on the surface portion of the MOS gate electrode 7. is there.
  • a source electrode 8 and a drain electrode 9 are formed on both sides of the surface of the u-AlGaN layer 3 with the gate structure interposed therebetween.
  • the source electrode 8 and the drain electrode 9 are both arranged at positions away from the u-GaN layer 4, and the distance from the end of the u-GaN layer 4 to the drain electrode 9 is set to a predetermined length. These source electrode 8 and drain electrode 9 are in ohmic contact with each other.
  • a p-GaN layer 10 is formed on the surface of the u-GaN layer 4 located between the MOS gate electrode 7 and the drain electrode 9.
  • the p-GaN layer 10 is disposed so that the end surface on the drain electrode 9 side is flush with the end surface on the drain electrode 9 side of the u-GaN layer 4 or on the MOS gate electrode 7 side.
  • the distance from the end surface on the drain electrode 9 side of the p-GaN layer 10 to the end surface on the drain electrode 9 side of the u-GaN layer 4 is in the range of 1 ⁇ m or more and 5 ⁇ m or less. Yes.
  • a JG electrode 11 is formed on the surface of the p-GaN layer 10.
  • the JG electrode 11 is connected to the source electrode 8 and has the same potential as the source electrode 8.
  • an interlayer insulating film 12 is disposed so as to cover the MOS gate electrode 7, the u-GaN layer 4, and the like, and an electrode layer 13 is formed so as to cover the interlayer insulating film 12.
  • the electrode layer 13 is brought into contact with the u-AlGaN layer 3 through a contact hole formed in the interlayer insulating film 12 and also in contact with the p-GaN layer 10.
  • the source electrode 8 is configured by the portion in contact with the u-AlGaN layer 3
  • the JG electrode 11 is configured by the portion in contact with the p-GaN layer 10.
  • the source electrode 8 and the JG electrode 11 are constituted by the same electrode layer 13. For this reason, it is possible to reduce wiring resistance and inductance compared with the case where these are connected by a bonding wire or the like.
  • a switching device including four terminals of the MOS gate electrode 7, the source electrode 8, the drain electrode 9, and the JG electrode 11 is configured. And by providing such a switching device, the semiconductor device concerning this embodiment is comprised. Note that a back electrode 18 is formed on the back side of the substrate 1 and is set to the same potential as the source electrode 8 by being electrically connected to the source electrode 8 through a wiring (not shown), for example.
  • the region where the switching device is formed is the active region 14 as shown in FIG.
  • the second electrode layer 13 from the left is omitted so that the layout of each part can be easily understood, and the MOS gate electrode 7, the source electrode 8 and the JG electrode 11 disposed thereunder are shown as solid lines. It is shown by.
  • the active region 14 has a rectangular shape, for example, and a plurality of sets of two cells arranged facing each other so as to be line-symmetric with each other. They are arranged along the longitudinal direction.
  • MOS gate electrodes 7 are arranged on both sides around the two source electrodes 8, and the source electrode 8
  • JG electrodes 11 are arranged on both sides of the MOS gate electrode 7.
  • a drain electrode 9 is formed with the source electrode 8, the MOS gate electrode 7 and the JG electrode 11 interposed therebetween.
  • the source electrode 8 and the JG electrode 11 are described separately, but both of them are electrode layers arranged so as to be suspended on the MOS gate electrode 7 as shown in FIG. 13 is an integrated structure.
  • u-GaN 10 is not shown, for example, the layout is the same as that of the JG electrode 11.
  • the electrode layer 13 described above is disposed at least in the active region 14, and the source electrode 8 and the JG electrode 11 are connected to each other through the electrode layer 13 in the active region 14. As described above, since the source electrode 8 and the JG electrode 11 are connected in the active region 14, the impedance can be reduced as described above.
  • each of the electrodes 7 to 8 and 11 is extended in a direction intersecting with the longitudinal direction of the active region 14 and extended to the outside of the active region 14.
  • the source electrode 8 and the JG electrode 11 are connected to the source pad 15, and the drain electrode 9 is connected to the drain pad 16.
  • the MOS gate electrode 7 is connected to the gate pad 17 through a gate lead wiring 17a.
  • the two source electrodes 8 of each set are connected on the opposite side to the source pad 15.
  • the two MOS gate electrodes 7 of each set are also connected on the side opposite to the gate lead-out wiring 17a.
  • the two JG electrodes 11 of each set are also connected on the side opposite to the source pad 15. For this reason, the source electrode 8 and the JG electrode 11 have substantially the same potential even at a position away from the source pad 15, and the MOS gate electrode 7 also has a substantially equal potential at a position away from the gate lead-out wiring 17a. Become.
  • the equivalent circuit of the switching device shown in FIG. 1 has the circuit configuration shown in FIG.
  • the switching device is connected to the load 23, and the gate driver 24 controls the gate voltage to turn on and off the switching device to drive the load 23.
  • the switching device has a structure in which a normally-off MOSFET portion 30 formed by the MOS gate electrode 7 and a normally-on JFET portion 40 formed by the JG electrode 11 are connected in series.
  • the intermediate potential point A between the MOSFET portion 30 and the JFET portion 40 is an intermediate potential located below the JG electrode 11 in the surface portion of the u-GaN layer 2 as shown in FIG. Points to the part.
  • the JG electrode 11 is connected to the source electrode 8 and has the same potential. Between these, there is a parasitic impedance 50 due to wiring, but since these are directly connected through the electrode layer 13, the value of the parasitic impedance 50 is low.
  • the capacitors C1 to C1 are connected between the JG electrode 11 and the drain electrode 9 and the intermediate potential point A, and between the drain electrode 9 and the intermediate potential point A.
  • C3 is configured.
  • capacitors C 4 to C 6 are formed between the MOS gate electrode 7 and the intermediate potential point A or the source electrode 8, and between the intermediate potential point A and the source electrode 8.
  • the operation at turn-off is as follows.
  • FIG. 4 shows a turn-off waveform of the present switching device in an H-bridge circuit having an inductive load.
  • the potential Vds of the drain electrode 9 is increased by charging the feedback capacitor C1. Also, the drain current Id decreases.
  • the JFET section 40 is turned off. This turns off the entire switching device.
  • the laminated structure of the u-GaN layer 4 and the p-GaN layer 10 is disposed away from the drain electrode 9 so that the formation area of the p-GaN layer 10 is as small as possible.
  • the end surface of the p-GaN layer 10 on the drain electrode 9 side is flush with the end surface of the u-GaN layer 4 on the drain electrode 9 side, or is positioned closer to the MOS gate electrode 7 side. . Thereby, it is possible to ensure a breakdown voltage. This will be described with reference to FIGS.
  • the facing area between the p-GaN layer 10 and the u-AlGaN layer 3 may be reduced.
  • the end surface of the p-GaN layer 10 on the drain electrode 9 side is flush with the end surface of the u-GaN layer 4 on the drain electrode 9 side. Is most effective.
  • the protrusion amount of the u-GaN layer 4 with respect to 10 was set as the distance X, and the electric field strength distribution was examined while changing the distance X.
  • the simulation was performed by setting the distance from the p-GaN layer 10 to the drain electrode 9 to 8 ⁇ m and changing the distance X to 0 to 7 ⁇ m.
  • the electric field strength distribution shown in FIG. 6 was obtained.
  • the end surface on the drain electrode 9 side of the p-GaN layer 10 is the surface and the end surface of the u-GaN layer 4 on the drain electrode 9 side. If it becomes 1, it will rise rapidly compared with the case where the distance X is 1 ⁇ m or more. This is because, in the blocking state, when the distance X is 1 ⁇ m or more, the change in the amount of space charge from the drain electrode 9 to the JG electrode 11 becomes abrupt, and thus a strong electric field is generated at a large change portion. .
  • a positive charge exists due to polarization from the drain electrode 9 to the u-GaN layer 4, and a positive charge and a negative charge due to polarization cancel each other from the u-GaN layer 4 to the p-GaN layer 10.
  • the charge is zero.
  • a negative charge is present on the source electrode 8 side from the p-GaN layer 10 due to the depletion of the p-GaN layer 10, and the space charge amount gradually changes.
  • x 1 ⁇ m or less, the region where the space charge is zero becomes narrower or disappears because the p-GaN layer 10 is flush with or close to the p-GaN layer 10, so that the positive charge is negative. This is because the charge changes rapidly at a short distance.
  • the distance X is adjusted so that the end of the u-GaN layer 4 on the drain electrode 9 side protrudes from the end of the p-GaN layer 10 on the drain electrode 9 side. If the distance X is at least 1 ⁇ m or more, the electric field strength at the end of the u-GaN could be reduced.
  • the electric field concentration is caused by the influence, and the electric field strength is increased. Specifically, when the distance X exceeded 5 ⁇ m, the maximum electric field strength increased rapidly.
  • the maximum electric field strength is small.
  • the distance X may be set to 4.5 ⁇ m or less. Further, as shown in FIG. 7, it is more preferable to design the distance X to be 1 ⁇ m or more and 4 ⁇ m or less in order to obtain a stable breakdown voltage.
  • the withstand voltage of the switching device basically depends on the distance from the end face of the u-GaN layer 10 to the drain electrode 9, and the withstand voltage increases as the distance increases.
  • the range of the distance X that can reduce the maximum electric field strength remains as described above regardless of the distance from the end face of the u-GaN layer 10 to the drain electrode 9, that is, 1 ⁇ m or more and 4.5 ⁇ m or less. does not change.
  • the above effect can be obtained by setting the distance X to 1 ⁇ m or more and 4.5 ⁇ m or less, preferably 4 ⁇ m or less.
  • the MOS gate electrode 7 is formed so as to penetrate the u-GaN layer 4. That is, the u-GaN layer 4 is formed so as to be in contact with the gate structure including the MOS gate electrode 7.
  • the electric field strength distribution in the gate insulating film 6 and the u-GaN layer 4 on the line VIII-VIII in FIG. 5 becomes the distribution shown in FIG. 8, and the electric field strength becomes closer to the MOS gate structure.
  • the electric field strength in the u-GaN layer 4 decreases as it goes to the MOS gate electrode 7, the electric field strength of the gate insulating film 6 decreases, so that the reliability is improved.
  • the JG electrode 11 and the source electrode 8 are directly connected through the electrode layer 13. For this reason, the resistance value of the parasitic impedance 50 can be lowered, and the impedance between the JG electrode 11 and the source electrode 8 can be reduced. Further, by disposing the u-GaN layer 4 and the p-GaN layer 10 away from the drain electrode 9, the facing area between the p-GaN layer 4 and 2DEG is made as small as possible. For this reason, the feedback capacitance C1 can be reduced.
  • the feedback capacitance C1 can be charged at high speed, and the JFET section 40 can be turned off at high speed. it can. For this reason, it becomes possible to speed up the turn-off of the switching device. Therefore, a switching device capable of higher speed switching can be obtained.
  • the distance X should be set in the range of 0 ⁇ m or more and 5 ⁇ m, but the end of the u-GaN layer 4 protrudes further toward the drain electrode 9 than the p-GaN layer 10. Is set so that the distance X is 1 ⁇ m or more and 5 ⁇ m or less. Thereby, the maximum electric field strength can be reduced, and the breakdown voltage of the semiconductor device can be improved.
  • a MOS gate electrode 7 is formed so as to penetrate the u-GaN layer 4. Therefore, the electric field strength in the u-GaN layer 4 decreases toward the MOS gate electrode 7 and the electric field strength of the gate insulating film 6 decreases, so that the reliability is improved.
  • the MOS gate electrode 7 has a T-shape in order to reduce the resistance of the MOS gate electrode 7 in the gate structure. That is, in the direction in which a current flows between the source and the drain, a T gate structure is formed in which the upper portion of the MOS gate electrode 7 is wider than the lower portion. In other words, the MOS gate electrode 7 is extended outside the recess portion 5 so as to protrude from the recess portion 5 to the source electrode 8 side and the drain electrode 9 side. Similarly to the MOS gate electrode 7, the metal layer 7 a formed on the surface portion of the MOS gate electrode 7 extends so as to protrude from the recess portion 5 to the source electrode 8 side and the drain electrode 9 side. .
  • Such a configuration makes it possible to enlarge the cross-sectional area of the current flow. That is, in the MOS gate electrode 7, a current flows in the direction perpendicular to the paper surface of FIG. Therefore, it is possible to increase the cross-sectional area of the cross section whose normal direction is the direction perpendicular to the paper surface, that is, to increase the cross-sectional area of the current flow. Thereby, the resistance of the MOS gate electrode 7 can be reduced, and the speed can be further increased.
  • a source pad 15 and a drain pad 16 are disposed in the active region 14.
  • the source pad 15 is configured by increasing the area of the electrode layer 13 that connects the source electrode 8 and the JG electrode 11.
  • the electrode layer 13 is connected between adjacent cells so that a larger area can be obtained.
  • the source pad 15 in the active region 14, the wiring length from the source electrode 8 or the JG electrode 11 to the source pad 15 can be shortened, and the wiring resistance can be reduced. It becomes possible to plan. Therefore, a switching device capable of further high-speed switching can be obtained.
  • the provision of the drain pad 16 in the active region 14 can also shorten the wiring length from the drain electrode 9 to the drain pad 16 and reduce the wiring resistance.
  • An arbitrary voltage can be applied to each part by electrically connecting the gate pad 17, the source pad 15, and the drain pad 16 arranged in this way to the outside by, for example, bonding wires. And it can also be set as a bump connection structure like FIG. 11B.
  • an electrode connection substrate 20 on which a desired circuit pattern (not shown) and an electrode portion 21 for connection to a desired portion of the circuit pattern are formed is prepared. Then, the electrode portion 21 side is directed to the semiconductor device, and each electrode portion 21 and the gate pad 17, the source pad 15, and the drain pad 16 are connected by conductor bumps 22 made of solder or the like. In this way, the circuit pattern formed on the electrode connection substrate 20 and the MOS gate electrode 7, the JG electrode 11, the source electrode 8, and the drain electrode 9 can be connected at the same time. It becomes possible.
  • the electrode portion 21 is a thick film electrode thicker than the gate pad 17, the source pad 15, and the drain pad 16, and in FIG. 11B, the gate pad 17, the source pad 15, and the drain pad 16 are the electrode portion 21.
  • the thicker electrode is made thicker. Any of these structures can be applied, and the electrode portion 21, the gate pad 17, the source pad 15, and the drain pad 16 can have the same thickness.
  • the electrode layer 13 that connects the source electrode 8 and the JG electrode 11 has a ladder-like layout.
  • the electrode layer 13 is divided into a plurality in the extending direction of the MOS gate electrode 7 or a plurality of openings are provided in the electrode layer 13 in the extending direction of the MOS gate electrode 7.
  • the electrode layer 13 having the structure shown in FIG. 12 can be formed by depositing an electrode material constituting the electrode layer 13 and then patterning it into a ladder shape by etching.
  • the electrode layer 13 is not partially formed on the gate structure portion. 17 can also be used. Further, except for the portion to be the gate pad 17, the source electrode 8, the JG electrode 11 and the electrode layer 13 are connected to each other and can be used as the source pad 15.
  • the wiring length from the MOS gate electrode 7 to the gate pad 17 can be shortened, and the wiring resistance can be reduced.
  • the electrode layer 13 is divided into a plurality of parts and the gate pad 17 is disposed between the electrode layers 13 as described above, as shown in FIG. It can be a letter shape. Thereby, it is also possible to obtain the same effect as in the second embodiment.
  • the u-GaN layer 4 is separated from the gate structure portion, and is arranged only between the gate structure portion and the drain electrode 9.
  • FIG. 15 illustrates the case where the layout of the u-GaN layer 4 is changed with respect to the structure of the first embodiment
  • the same structure can be applied to other embodiments.
  • the MOS gate electrode 7 when the MOS gate electrode 7 is T-shaped, the u-GaN layer 4 can be separated from the gate structure as in the second embodiment.
  • the electrode layer 13 when the electrode layer 13 is divided into a plurality of structures as in the fourth embodiment, the u-GaN layer 4 can be separated from the gate structure.
  • the MOS gate electrode 7 can be formed in a T-shape as in the second embodiment.
  • a semiconductor device having a lateral switching device configured as in the first to fifth embodiments it is important to improve reliability by suppressing the breakdown and deterioration of the gate insulating film 6.
  • the breakdown of the gate insulating film 6 can be suppressed by reducing the maximum voltage value at the intermediate potential point A at the turn-off time.
  • the inventors of the present invention diligently examined the maximum voltage value at the intermediate potential point A at the time of turn-off, and it was confirmed that the maximum voltage value depends on the resistance value between JG and S.
  • the resistance value between JG and S will be described.
  • the current flowing from the drain side at the time of turn-off is regarded as the source side through a capacitor in which the drain electrode 9 and the u-GaN layer 4 are regarded as electrodes and the AlGaN layer 3 is sandwiched between them.
  • the JG-S resistance value means the sum of the resistance components of the current path through which current flows through the JG electrode 11 and the source electrode 8 at the time of turn-off.
  • the current from the drain side takes a current path that flows from the u-GaN layer 4 and the p-GaN layer 10 to the source electrode 8 through the JG electrode 11, and is the total of resistance components in the current path. Is called JG-S resistance.
  • the resistance components in this energization path include the internal resistance Ru of the u-GaN layer 4, the internal resistance Rp of the p-GaN layer 10, the contact resistance Rpjg between the p-GaN layer 10 and the JG electrode 11, There is an electrode resistance Rm between the JG electrode 11 and the source electrode 8. Therefore, the JG-S resistance value Rjgs is expressed by the following formula 1.
  • a current flows in the u-GaN layer 4 and the p-GaN layer 10 in the vertical direction, that is, in the normal direction of the substrate 1. Since the p-GaN layer 10 is thin, for example, as thin as 100 nm or less and the density of impurities such as Mg is increased, the internal resistance Rp of the p-GaN layer 10 is reduced between the p-GaN layer 10 and the JG electrode 11. It becomes sufficiently smaller than the contact resistance Rpjg.
  • Equation 3 the resistance value between JG-S basically means the resistance value represented by Equation 1, but in a simplified manner, the p-GaN layer 10 and the JG electrode 11 are represented by Equation 3. Expressed as a contact resistance Rpjg.
  • an inductive load 101 is disposed in the source-drain current path of the switching device 100, and a freewheeling diode 102 is connected in parallel to the inductive load 101, for example, to supply power from a power supply 103 of 400V.
  • the gate voltage of the switching device 100 is controlled by the gate drive unit 104, and the application of the gate voltage is canceled from the state where + 10V is applied, and the voltage is set to 0V.
  • a drain current of 50 mA can be passed.
  • the maximum value of the intermediate potential point A is reached when the resistance value between JG and S reaches a predetermined value without depending on the OFF time of the gate voltage Vgs, in other words, the gate voltage cutoff speed dV / dt. It was confirmed that the voltage value converged to a substantially constant value. Specifically, as shown in FIG. 21, the maximum voltage value at the intermediate potential point A becomes almost constant at a value of 10 V or less when the resistance value between JG and S becomes 200 ⁇ mm or less, and further the resistance value between JG and S. Was less than 100 ⁇ mm, it was almost constant at about 8V.
  • the resistance value between JG and S is set to 200 ⁇ mm or less, preferably 100 ⁇ mm or less, the maximum voltage at the intermediate potential point A at the time of turn-off can be reduced and can be prevented from becoming larger than the DC off state.
  • the breakdown of the switching device can be prevented by the breakdown of the gate insulating film 6.
  • the above effect can be obtained if the resistance value between JG and S, that is, the total value of each resistance component expressed by Equation 1, is 200 ⁇ mm or less, preferably 100 ⁇ mm or less. Further, when the resistance value between the JG and S is expressed as the contact resistance Rpjg between the p-GaN layer 10 and the JG electrode 11 as in Equation 3, the above effect can be obtained if at least the contact resistance Rpjg is 200 ⁇ mm or less. .
  • the depth of the recess portion 5 is set to a depth until the surface layer portion of the u-GaN layer 2 is partially removed, but this is only an example.
  • the recess 5 may have a depth until the surface of the u-GaN layer 2 is exposed, or a part of the u-AlGaN layer 3 remains to the extent that 2DEG carriers are not formed on the bottom surface of the recess 5. It may be the depth.
  • top layout of the switching device in each of the above-described embodiments shown in FIG. 2 is merely an example, and can be changed as appropriate.
  • the case where the first and second GaN-based semiconductor layers constituting the channel forming layer are constituted by the u-GaN layer 2 and the u-AlGaN layer 3 has been described as an example.
  • the MOS gate electrode 7 and the JG electrode 11 are structured to extend to the outside of the active region 14
  • the u-GaN layer 10 having the same layout as that of the JG electrode 11 has a structure that extends to the outside of the active region 14.
  • this is only an example.
  • the MOS gate electrode 7, the JG electrode 11, and the u-GaN layer 10 are arranged only inside the active region 14. May be.

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Abstract

ＪＧ電極（１１）とソース電極（８）とを電極層（１３）を通じて直接連結する。これにより、寄生インピーダンス（５０）の抵抗値を低下でき、ＪＧ電極（１１）とソース電極（８）との間のインピーダンス低減が図れる。また、ドレイン電極（９）からｕ－ＧａＮ層（４）およびｐ－ＧａＮ層（１０）を離して配置する。これにより、ｐ－ＧａＮ層（４）と２ＤＥＧとの対向面積を小さくでき、帰還容量（Ｃ１）を低減できる。このように、ＪＧ電極（１１）とソース電極（８）との間のインピーダンス低減および帰還容量（Ｃ１）の低減を図ることで、帰還容量（Ｃ１）をチャージする際に流れる電流（Ｉｊｇ）を大きくすることが可能となる。よって、帰還容量（Ｃ１）を高速でチャージすることが可能となり、ＪＦＥＴ部（４０）を高速でオフできることから、よりスイッチングデバイスのターンオフを高速化できる。

Description

半導体装置 関連出願への相互参照
　本出願は、２０１６年５月２４日に出願された日本特許出願番号２０１６－１０３３５２号と、２０１６年１２月７日に出願された日本特許出願番号２０１６－２３７７２３号とに基づくもので、ここにその記載内容が参照により組み入れられる。
　本開示は、基板の上に、窒化ガリウム（以下、ＧａＮという）や窒化アルミニウムガリウム（以下、ＡｌＧａＮという）を積層するなど、第１のＧａＮ系半導体層と第２のＧａＮ系半導体層とによるヘテロジャンクション構造を備えた半導体装置に関する。
　従来、非特許文献１において、ヘテロジャンクション構造を備えた横型のスイッチングデバイスとして、４端子構造のＨＥＭＴ（High electronmobilitytransistor：高電子移動度トランジスタ）が提案されている。
　このスイッチングデバイスでは、サファイアなどの基板の上に、ｉ－ＧａＮ層とｉ－ＡｌＧａＮ層とが積層されることでヘテロジャンクション構造が構成されている。ｉ－ＡｌＧａＮ層を貫通してｉ－ＧａＮ層に達するように、ＭＯＳ構造のゲート電極（以下、ＭＯＳゲート電極という）が形成されており、ｉ－ＡｌＧａＮ層の表面上におけるＭＯＳゲート電極を挟んだ両側にソース電極とドレイン電極とが形成されている。また、ＭＯＳゲート電極とドレイン電極との間において、ｉ－ＡｌＧａＮ層の表面にはｉ－ＧａＮ層とｐ－ＧａＮ層との積層構造が形成されており、さらにｐ－ＧａＮ層の表面にジャンクションゲート電極（以下、ＪＧ電極という）が形成されている。ｉ－ＡｌＧａＮ層上に形成されたｉ－ＧａＮ層およびｐ－ＧａＮ層はＪＧ電極よりもドレイン電極方向に張り出してドレイン電極近傍まで形成された構造とされている。
　このように、ソース電極とドレイン電極との間にＪＧ電極とＭＯＳゲート電極が配置されることで４端子構造のスイッチングデバイスとされている。
河合　弘治、共同研究者　中島　昭、「ＧａＮパワーデバイス　－新技術により低コスト化を目指す－」、ＮＥエレクトロニクスセミナー"ＧａＮパワーデバイス"２０１１年１１月８日、化学会館
　しかしながら、上記のような構造の半導体装置では、ＪＧ電極とドレイン電極との間に形成される寄生容量、より詳しくは分極接合（Polarization Junction）によって構成される寄生容量が大きい。このため、スイッチングデバイスのオフ時に寄生容量への充電に時間が掛かり、ＪＧ電極側に構成されるＪＦＥＴをオフするのが遅くなって、高速スイッチングの妨げになるという問題がある。
　また、４端子構造のスイッチングデバイスを構成する場合、ＪＧ電極とソース電極とをボンディングワイヤによって電気的に接続することで、これらを同電位とすることが考えられるが、このような接続形態とすると、ＪＧ電極とソース電極との間のインピーダンスが大きくなり、高速スイッチングの妨げになる。
　本開示は上記点に鑑みて、高速スイッチングが可能なスイッチングデバイスを有するジャンクション構造を備えた半導体装置を提供することを目的とする。
　本開示の１つの観点における横型のスイッチングデバイスを有する半導体装置は、基板上に形成され、ドリフト領域を構成する第１のＧａＮ系半導体にて構成された第１半導体層および第１のＧａＮ系半導体よりもバンドギャップエネルギーが大きい第２のＧａＮ系半導体にて構成された第２半導体層にて構成されるヘテロジャンクション構造を有し、第２半導体層にリセス部が形成されたチャネル形成層と、リセス部内に形成されたゲート絶縁膜および該ゲート絶縁膜の上に形成されたＭＯＳ構造のゲート電極となるＭＯＳゲート電極を有するゲート構造部と、第２半導体層の上において、ゲート構造部を挟んだ両側に配置されたソース電極およびドレイン電極と、第２半導体層の上において、ゲート構造部とドレイン電極との間におけるドレイン電極から離れた位置に配置され、不純物が意図的にドープされていない第３のＧａＮ系半導体にて構成された第３半導体層と、第３半導体層の上に形成されたｐ型の第４のＧａＮ系半導体によって構成された第４半導体層と、第４半導体層に接触させられたＪＧ電極と、を備えている。このような構成おいて、ソース電極とＪＧ電極は、ＭＯＳゲート電極を覆う層間絶縁膜の上に形成される電極層を介して連結されており、第３半導体層におけるドレイン電極側の端部に対して第４半導体層におけるドレイン電極側の端部がドレイン電極側へ突き出している距離が０μｍ以上かつ５μｍ以下とされている。
　このように、ＪＧ電極とソース電極とを電極層を通じて直接連結している。このため、寄生抵抗や寄生インダクタンスを低くすることが可能となる。また、ドレイン電極から第３半導体層および第４半導体層を離して配置することで、第３半導体層と２ＤＥＧとの対向面積をできるだけ小さくしている。このため、寄生容量が低減出来る。
　このように、ジャンクションゲートを介してＪＦＥＴ部のドレインとソース電極との間のＬ、Ｃ、Ｒのインピーダンス低減を図ることで、寄生容量を高速でチャージすることが可能となる。そして、ＪＦＥＴ部を高速でオフできることから、よりスイッチングデバイスのターンオフを高速化することが可能となる。したがって、より高速スイッチングが可能なスイッチングデバイスにできる。
第１実施形態にかかる半導体装置の断面斜視図である。 図１に示す半導体装置の上面レイアウト図である。 図１に示すスイッチングデバイスの等価回路である。 ターンオフ時の各部の電流値および電圧値の変化を示した図である。 図１に示す半導体装置における距離Ｘについて示した図である。 距離Ｘを変えてシミュレーションを行ったときの電界強度分布を示した図である。 距離Ｘに対する電界強度の変化をプロットした図である。 図５中のVIII－VIII線上における電界強度分布を示した図である。 第２実施形態にかかる半導体装置の断面斜視図である。 第３実施形態にかかる半導体装置の上面レイアウト図である。 図１０に示す半導体装置のバンプ接続構造の一例を示した断面図である。 図１０に示す半導体装置のバンプ接続構造の他の例を示した断面図である。 第４実施形態にかかる半導体装置の断面斜視図である。 第４実施形態にかかる半導体装置の上面レイアウト図である。 第４実施形態の変形例として示す半導体装置の断面斜視図である。 第５実施形態にかかる半導体装置の断面斜視図である。 第５実施形態の変形例として示す半導体装置の断面斜視図である。 第５実施形態の変形例として示す半導体装置の断面斜視図である。 第５実施形態の変形例として示す半導体装置の断面斜視図である。 ターンオフ時にスイッチングデバイス中に流れる電流経路を示した図である。 シミュレーションに用いた計算構造回路図である。 ＪＧ－Ｓ間抵抗値と中間電位点の最大電圧値との関係をシミュレーションによって求めたときの結果を示した図である。 他の実施形態で説明する半導体装置の上面レイアウト図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　第１実施形態にかかる半導体装置について、図１～図８を参照して説明する。なお、図１は、本実施形態にかかる半導体装置に備えられる素子の１セル分を示した断面図であるが、このセルが複数備えられることで半導体装置が構成されている。
　図１に示すように、本実施形態にかかる半導体装置は、横型のスイッチングデバイスとして４端子のＨＥＭＴを備えた構成とされている。
　本実施形態のスイッチングデバイスは、基板１の表面に、アンドープのＧａＮ（以下、ｕ－ＧａＮという）層２が形成されたものを化合物半導体基板として用いて形成されている。ｕ－ＧａＮ層２の表面には、アンドープのＡｌＧａＮ（以下、ｕ－ＡｌＧａＮという）層３が形成されており、ｕ－ＧａＮ層２とｕ－ＡｌＧａＮ層３によってヘテロジャンクション構造が構成されている。スイッチングデバイスは、これらｕ－ＧａＮ層２およびｕ－ＡｌＧａＮ層３をチャネル形成層として、ＡｌＧａＮ／ＧａＮ界面のｕ－ＧａＮ層２側にピエゾ効果および自発分極効果によって２ＤＥＧキャリアが誘起され、その領域がキャリアの流れるチャネルとなることで動作する。
　基板１は、Ｓｉ（１１１）やＳｉＣといった半導体材料などの導電性材料によって構成されている。基板１の上に直接ｕ－ＧａＮ層２が形成されていても良いが、ｕ－ＧａＮ層２を結晶性良く成膜するために、必要に応じて下地膜となるバッファ層を形成しても良い。基板１の上に結晶性良くｕ－ＧａＮ層２が成膜できる場合には、バッファ層は無くても構わない。なお、ここでの結晶性とは、ｕ－ＧａＮ層２中の欠陥や転位などであり、電気的および光学的な特性に対して影響を及ぼすものを意味している。
　ｕ－ＧａＮ層２は、ドリフト領域として作動する電子走行層を構成する部分であり、第１のＧａＮ系半導体層に相当する。ｕ－ＧａＮ層２は、ＧａＮ系半導体材料にて形成されており、ｕ－ＡｌＧａＮ層３側の表層部において２ＤＥＧが形成される。
　ｕ－ＡｌＧａＮ層３は、第２のＧａＮ系半導体層に相当し、ｕ－ＧａＮ層２を構成するＧａＮ系半導体材料よりもバンドギャップエネルギーの大きなＧａＮ系半導体材料で構成されたものであり、電子供給部を構成している。
　ｕ－ＡｌＧａＮ層３は、Ａｌ混晶比をｘとして、ＡｌｘＧａ１－ｘＮで構成されている。このｕ－ＡｌＧａＮ層３のＡｌ混晶比ｘおよび膜厚により、ｕ－ＧａＮ層２の表面近傍に形成される２ＤＥＧの濃度が決まる。したがって、ｕ－ＡｌＧａＮ層３のＡｌ混晶比ｘおよび膜厚を調整することで２ＤＥＧの濃度を調整し、厚みによって２ＤＥＧ濃度が大きく変動する範囲ではなく、Ａｌ混晶比によって一義的に２ＤＥＧ濃度が決まる範囲に調整してある。
　また、ｕ－ＡｌＧａＮ層３の表面には、部分的に、不純物がドープされていないｕ－ＧａＮ層４が形成されている。
　ｕ－ＡｌＧａＮ層３は、基板１の上面の全面に形成されており、ｕ－ＧａＮ層４は、ｕ－ＡｌＧａＮ層３のうち後述するＭＯＳゲート電極７の近傍に形成され、後述するドレイン電極９側に向けて張り出すように延設されている。これらｕ－ＡｌＧａＮ層３およびｕ－ＧａＮ層４は、リセス部５において除去されている。リセス部５は、一方向、具体的には図１の断面に対する法線方向を長手方向として延設されている。
　リセス部５内には、ゲート構造部として、ゲート絶縁膜６を介してＭＯＳゲート電極７が埋め込まれている。具体的には、リセス部５の内壁面に所定膜厚のゲート絶縁膜６が成膜されており、このゲート絶縁膜６の上に更にＭＯＳゲート電極７が形成されることでゲート構造部が構成されている。ＭＯＳゲート電極７を含むゲート構造部は、リセス部５に沿って形成されていることから、リセス部５と同様、一方向に沿って延設された状態となっている。
　ゲート絶縁膜６は、シリコン酸化膜（ＳｉＯ２）やアルミナ（Ａｌ２Ｏ３）などによって構成されており、ＭＯＳゲート電極７は、アルミニウム、プラチナなどの金属または不純物がドープされたＰｏｌｙ－半導体などによって構成されている。これらゲート絶縁膜６およびＭＯＳゲート電極７をリセス部５内に形成することでＭＯＳ構造のゲート構造部を構成している。なお、ＭＯＳゲート電極７を全体的にＰｏｌｙ－半導体などによって構成することもできるが、ＭＯＳゲート電極７の配線抵抗を低減するために、ＭＯＳゲート電極７の表面部に金属層７ａを配置してある。
　一方、ｕ－ＡｌＧａＮ層３の表面のうちゲート構造部を挟んだ両側それぞれにソース電極８とドレイン電極９が形成されている。ソース電極８およびドレイン電極９は、共にｕ－ＧａＮ層４から離れた位置に配置されており、ｕ－ＧａＮ層４の端部からドレイン電極９までの距離は所定長さとされている。これらソース電極８やドレイン電極９は、それぞれオーミック接触とされている。
　また、ｕ－ＧａＮ層４のうちＭＯＳゲート電極７とドレイン電極９との間に位置する部分の表面には、ｐ－ＧａＮ層１０が形成されている。ｐ－ＧａＮ層１０は、ドレイン電極９側の端面がｕ－ＧａＮ層４のうちのドレイン電極９側の端面と面一、もしくはそれよりもＭＯＳゲート電極７側に位置するように配置されている。本実施形態では、ｐ－ＧａＮ層１０のうちのドレイン電極９側の端面からｕ－ＧａＮ層４のうちのドレイン電極９側の端面までの距離が１μｍ以上かつ５μｍ以下の範囲となるようにしている。
　さらに、ｐ－ＧａＮ層１０の表面には、ＪＧ電極１１が形成されている。ＪＧ電極１１は、上記したソース電極８と連結されており、ソース電極８と同電位とされている。
　具体的には、ＭＯＳゲート電極７やｕ－ＧａＮ層４等を覆うように層間絶縁膜１２が配置されており、層間絶縁膜１２を覆うように電極層１３が形成されている。この電極層１３は、層間絶縁膜１２に形成されたコンタクトホールを通じてｕ－ＡｌＧａＮ層３に接触させられると共に、ｐ－ＧａＮ層１０に接触させられている。この電極層１３のうち、ｕ－ＡｌＧａＮ層３に接触させられている部分によってソース電極８が構成され、ｐ－ＧａＮ層１０に接触させられている部分によってＪＧ電極１１が構成されている。このように、ソース電極８やＪＧ電極１１を同じ電極層１３によって構成している。このため、これらの間をボンディングワイヤなどによって接続する場合と比較して、配線抵抗とインダクタンスを低減することが可能となっている。
　このような構造により、ＭＯＳゲート電極７、ソース電極８、ドレイン電極９およびＪＧ電極１１の４端子を備えたスイッチングデバイスが構成されている。そして、このようなスイッチングデバイスを備えることにより、本実施形態にかかる半導体装置が構成されている。なお、基板１の裏面側に形成されているのは裏面電極１８であり、例えば図示しない配線を通じてソース電極８と電気的に接続されるなどにより、ソース電極８と同電位とされる。
　このように構成される半導体装置では、図２に示すように、スイッチングデバイスが形成される領域がアクティブ領域１４とされる。なお、図２では、各部のレイアウトが判り易いように、左から２つ目の電極層１３については省略して、その下に配置されるＭＯＳゲート電極７やソース電極８およびＪＧ電極１１を実線で示してある。
　図２に示すように、本実施形態では、アクティブ領域１４を例えば長方形状としており、互いに線対称となるように向かい合わせて配置された２つずつのセルの組が複数組、アクティブ領域１４の長手方向に沿って並べられている。
　各組には、２つのセルに設けられた２本のソース電極８が平行に延設され、その２本のソース電極８を中心とした両側にＭＯＳゲート電極７が配置され、さらにソース電極８およびＭＯＳゲート電極７を挟んだ両側にＪＧ電極１１が配置されている。また、ソース電極８やＭＯＳゲート電極７およびＪＧ電極１１を挟んでドレイン電極９が形成されている。なお、図２ではソース電極８とＪＧ電極１１とを別々に記載してあるが、これらは共に、図１に示したようにＭＯＳゲート電極７の上に懸架されるように配置された電極層１３によって構成され、一体化された構造となっている。また、図２では、ｕ－ＧａＮ１０について示していないが、例えばＪＧ電極１１と同様のレイアウトとされる。
　上記した電極層１３は、少なくともアクティブ領域１４内に配置されており、ソース電極８とＪＧ電極１１とはアクティブ領域１４内において電極層１３を介して連結されている。このように、アクティブ領域１４内においてソース電極８とＪＧ電極１１とが連結されていることから、上記したようにインピーダンスを低減することが可能になる。
　また、各電極７～８、１１はそれぞれアクティブ領域１４の長手方向に対して交差する方向に延設されてアクティブ領域１４よりも外側まで延設されている。そして、ソース電極８およびＪＧ電極１１はソースパッド１５に接続されており、ドレイン電極９はドレインパッド１６に接続されている。ＭＯＳゲート電極７は、ゲート引出配線１７ａを通じてゲートパッド１７に接続されている。
　なお、各組の２本のソース電極８は、ソースパッド１５と反対側において連結されている。また、各組の２本のＭＯＳゲート電極７も、ゲート引出配線１７ａと反対側において連結されている。同様に、各組の２本のＪＧ電極１１も、ソースパッド１５と反対側において連結されている。このため、ソース電極８およびＪＧ電極１１はソースパッド１５から離れた位置の部位においてもほぼ均等な電位となり、ＭＯＳゲート電極７もゲート引出配線１７ａから離れた位置の部位においてもほぼ均等な電位となる。
　続いて、本実施形態にかかるスイッチングデバイスを備えた半導体装置の作動および効果について説明する。
　上記したように、ＭＯＳゲート電極７とＪＧ電極１１の両方を備えたスイッチングデバイスは、ＭＯＳゲート電極７によって一般的なＭＯＳＦＥＴ動作が行われ、ＪＧ電極１１によってＪＦＥＴ動作が行われる。このため、図１に示すスイッチングデバイスの等価回路は図３に示す回路構成となる。
　図３に示すように、スイッチングデバイスは、負荷２３に接続され、ゲートドライバ２４がゲート電圧を制御して本スイッチングデバイスをオンオフすることで負荷２３の駆動を行う。
　ここで、スイッチングデバイスは、ＭＯＳゲート電極７によるノーマリオフのＭＯＳＦＥＴ部３０とＪＧ電極１１によるノーマリオンのＪＦＥＴ部４０とが直列接続された構造となる。これらＭＯＳＦＥＴ部３０とＪＦＥＴ部４０との間の中間電位点Ａとは、図１中に示したように、ｕ－ＧａＮ層２の表面部のうちＪＧ電極１１の下方に位置している中間電位となる部分を指している。
　ＪＧ電極１１はソース電極８に接続されていて同電位とされている。これらの間には配線による寄生インピーダンス５０が存在しているが、これらの間が電極層１３を通じて直接連結されていることから、寄生インピーダンス５０の値は低くなっている。また、このような構成のスイッチングデバイスにおいて、ＪＦＥＴ部４０では、ＪＧ電極１１とドレイン電極９や中間電位点Ａとの間、および、ドレイン電極９と中間電位点Ａとの間に、容量Ｃ１～Ｃ３が構成される。また、ＭＯＳＦＥＴ部３０では、ＭＯＳゲート電極７と中間電位点Ａやソース電極８との間、および、中間電位点Ａとソース電極８との間に、容量Ｃ４～Ｃ６が構成される。
　このような回路構成を有するスイッチングデバイスについて、ターンオフ時の動作は以下のようになる。
　図４は、誘導負荷を持つＨブリッジ回路における本スイッチングデバイスのターンオフの波形を示している。まず、図４の時点Ｔ１において、ＭＯＳゲート電極７へのゲート電圧の印加を停止されると、ＭＯＳＦＥＴ部３０のオフ過程が始まることで、図４中には示していないが中間電位点Ａの電位が上昇していく。この中間電位点Ａの電位の上昇により、ＪＦＥＴのゲートのオフ過程が始まる。すなわち、ドレイン電極９側からＪＧ電極１１を通ってＧＮＤ側に抜ける経路で変位電流Ｉｊｇが流れることで、ＪＦＥＴの帰還容量Ｃ１がチャージされる。
　そして、帰還容量Ｃ１のチャージによってドレイン電極９の電位Ｖｄｓが高くなる。また、ドレイン電流Ｉｄが低下していく。中間電位点Ａの電位がＪＦＥＴ部４０の閾値電圧を超えると、ＪＦＥＴ部４０がオフする。これによって、スイッチングデバイス全体がオフになる。
　このようなターンオフ動作を高速化するには、帰還容量Ｃ１へのチャージを高速に行えるようにすることが必要である。そして、帰還容量Ｃ１へのチャージを高速に行うためには、ＪＧ電極１１とソース電極８との間のインピーダンス低減と帰還容量Ｃ１の低減が重要である。
　これに対して、本実施形態では、ＪＧ電極１１とソース電極８との間が電極層１３を通じて直接連結されていることから、これらの間に存在する配線抵抗による寄生インピーダンス５０の抵抗値を低く抑えることができる。したがって、ＪＧ電極１１とソース電極８との間のインピーダンス低減を図ることが可能となる。
　さらに、本実施形態では、ｕ－ＧａＮ層４とｐ－ＧａＮ層１０との積層構造について、ドレイン電極９から離して配置し、ｐ－ＧａＮ層１０の形成面積ができるだけ小さくなるようにしている。このようにすることで、ｐ－ＧａＮ層１０とｕ－ＡｌＧａＮ層３の表面部との間に構成される帰還容量Ｃ１を低減することが可能となる。そして、ｐ－ＧａＮ層１０のうちドレイン電極９側の端面がｕ－ＧａＮ層４のうちのドレイン電極９側の端面と面一、もしくはそれよりもＭＯＳゲート電極７側に位置するようにしている。これにより、耐圧確保も可能となる。これについて、図５～図８を参照して説明する。
　帰還容量Ｃ１を低減するためには、ｐ－ＧａＮ層１０とｕ－ＡｌＧａＮ層３との対向面積を小さくすれば良い。そして、ｐ－ＧａＮ層１０の面積をできるだけ小さくするために、ｐ－ＧａＮ層１０のうちドレイン電極９側の端面がｕ－ＧａＮ層４のうちのドレイン電極９側の端面と面一となるようにするのが最も有効である。
　しかしながら、ｐ－ＧａＮ層１０およびｕ－ＡｌＧａＮ層３におけるドレイン電極９側の端面を面一となるようにすると、電界集中による耐圧低下が生じることが確認された。
　具体的には、図５に示すように、ｐ－ＧａＮ層１０のうちのドレイン電極９側の端面からｕ－ＧａＮ層４のうちのドレイン電極９側の端面までの距離、つまりｐ－ＧａＮ層１０に対するｕ－ＧａＮ層４の突出量を距離Ｘとし、距離Ｘを変えて電界強度分布を調べた。ここでは、ｐ－ＧａＮ層１０からドレイン電極９までの距離を８μｍに設定し、距離Ｘを０～７μｍに変えてシミュレーションを行った。その結果、図６に示す電界強度分布が得られた。また、図６中における電界強度のピーク位置は、それぞれｕ－ＧａＮ層４のうちのドレイン電極９側の端部（以下、ｕ－ＧａＮ端部という）の位置と、ドレイン電極９のうちｕ－ＧａＮ層４側の端部（以下、ドレイン端部という）である。距離Ｘに対するｕ－ＧａＮ端部とドレイン端部での電界強度をプロットすると、図７に示す結果となった。
　これらの図に示されるように、ｕ－ＧａＮ端部の電界強度については、ｐ－ＧａＮ層１０のうちドレイン電極９側の端面をｕ－ＧａＮ層４のうちのドレイン電極９側の端面と面一となるようにすると、距離Ｘを１μｍ以上にする場合と比較して急激に上昇する。これは、阻止状態において、距離Ｘが１μｍ以上の場合は、ドレイン電極９からＪＧ電極１１にかけての空間電荷量の変化が急激になり、そのため、変化の大きな部分で強電界が発生するためである。すなわち、ドレイン電極９からｕ－ＧａＮ層４までは分極により正のチャージが存在し、ｕ－ＧａＮ層４からｐ－ＧａＮ層１０までは、分極による正の電荷と負の電荷が相殺しあってチャージはゼロである。また、ｐ－ＧａＮ層１０よりソース電極８側はｐ－ＧａＮ層１０の空乏化により負のチャージが存在していて、徐々に空間電荷量が変化している。これが、ｘ＝１μｍ未満になるとｕ－ＧａＮ層４からｐ－ＧａＮ層１０が面一にもしくはそれに近くなることにより、空間電荷がゼロの領域が狭くなる、または、なくなるため、正のチャージが負のチャージに短い距離で急激に変化するためである。本発明者らの検討では、ｕ－ＧａＮ層４のうちドレイン電極９側の端部をｐ－ＧａＮ層１０のうちドレイン電極９側の端部から突き出すように距離Ｘを調整する、具体的には、距離Ｘを少なくとも１μｍ以上とすると、ｕ－ＧａＮ端部の電界強度を低下させることができていた。
　一方、ドレイン端部においては、ｕ－ＧａＮ層４との距離が短くなるほど、その影響を受けて電界集中が生じて電界強度が増加している。具体的には、距離Ｘが５μｍを超えると最大電界強度が急激に上昇するという結果になった。
　スイッチングデバイスの耐圧を考慮すると、最大電界強度が小さいことが好ましい。そして、最大電界強度を小さくするには距離Ｘを４．５μｍ以下とすれば良い。さらに図７に示されるように距離Ｘが１μｍ以上かつ４μｍ以下とすることが安定した耐圧を得るための設計をする上でより好ましい。
　したがって、距離Ｘを１μｍ以上かつ４．５μｍ以下の範囲となるようにすることで、帰還容量Ｃ１を低く抑えつつ、最大電界強度を小さくできるようにすることが可能となる。スイッチングデバイスの耐圧については、基本的にはｕ－ＧａＮ層１０の端面からドレイン電極９までの間隔に依存し、その間隔が大きいほど耐圧が高くなる。これに対して、最大電界強度を小さくできる距離Ｘの範囲については、ｕ－ＧａＮ層１０の端面からドレイン電極９までの間隔にかかわらず上記した範囲のまま、つまり１μｍ以上かつ４．５μｍ以下で変わらない。したがって、ｕ－ＧａＮ層１０の端面からドレイン電極９までの間隔が変わったとしても、距離Ｘを１μｍ以上かつ４．５μｍ以下、好ましくは４μｍ以下とすることで上記効果を得ることができる。
　さらに、本実施形態では、ｕ－ＧａＮ層４を貫通するようにＭＯＳゲート電極７を形成している。つまり、ＭＯＳゲート電極７を含むゲート構造部に接するようにｕ－ＧａＮ層４が形成されている。このような構造とする場合、例えば、図５中のVIII－VIII線上におけるゲート絶縁膜６およびｕ－ＧａＮ層４での電界強度分布は図８に示す分布となり、ＭＯＳゲート構造に近づくにつれて電界強度は弱くなる。これは、ｕ－ＧａＮ層４によってチャージバランスが取れて中性状態となるが導電性の基板から負の電荷が供給されるため、全体として負のチャージを帯びるからである。
　このように、ｕ－ＧａＮ層４中における電界強度がＭＯＳゲート電極７に行くに従い小さくなることからゲート絶縁膜６の電界強度が小さくなるため信頼性が向上する。
　以上説明したように、本実施形態では、ＪＧ電極１１とソース電極８とを電極層１３を通じて直接連結している。このため、寄生インピーダンス５０の抵抗値を低くすることが可能となり、ＪＧ電極１１とソース電極８との間のインピーダンス低減を図ることが可能となる。また、ドレイン電極９からｕ－ＧａＮ層４およびｐ－ＧａＮ層１０を離して配置することで、ｐ－ＧａＮ層４と２ＤＥＧとの対向面積をできるだけ小さくしている。このため、帰還容量Ｃ１を低減することも可能となる。
　このように、ＪＧ電極１１とソース電極８との間の抵抗、インダクタンス低減および帰還容量Ｃ１の低減を図ることで、帰還容量Ｃ１を高速でチャージすることが可能となり、ＪＦＥＴ部４０を高速でオフできる。このため、よりスイッチングデバイスのターンオフを高速化することが可能となる。したがって、より高速スイッチングが可能なスイッチングデバイスにできる。
　また、上記効果を得るには距離Ｘが０μｍ以上かつ５μｍの範囲に設定されていれば良いが、さらにｕ－ＧａＮ層４の端部がｐ－ＧａＮ層１０よりもドレイン電極９側に突き出すように距離Ｘを設定し、距離Ｘを１μｍ以上かつ５μｍ以下となるようにしている。これにより、最大電界強度を小さくでき、半導体装置の耐圧向上を図ることも可能となる。
　さらに、ｕ－ＧａＮ層４を貫通するようにＭＯＳゲート電極７を形成している。したがって、ｕ－ＧａＮ層４中における電界強度がＭＯＳゲート電極７に向かって小さくなりゲート絶縁膜６の電界強度が小さくなるため信頼性が向上する。
　（第２実施形態）
　第２実施形態について説明する。本実施形態は、第１実施形態に対してゲート構造部を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　図９に示すように、本実施形態では、ゲート構造部におけるＭＯＳゲート電極７の低抵抗化を図るために、ＭＯＳゲート電極７をＴ字形状としている。すなわち、ソース－ドレイン間に電流が流れる方向において、ＭＯＳゲート電極７の上部を下部よりも幅広としたＴゲート構造としている。換言すれば、リセス部５の外部においてリセス部５よりもソース電極８側およびドレイン電極９側に張り出すようにＭＯＳゲート電極７を延設した構造としている。また、ＭＯＳゲート電極７の表面部に形成した金属層７ａについても、ＭＯＳゲート電極７と同様に、リセス部５よりもソース電極８側およびドレイン電極９側に張り出すように延設している。
　このような構成とすることで、電流流れの断面積を拡大することが可能となる。すなわち、ＭＯＳゲート電極７内においては、電流が図９の紙面垂直方向に流れることになる。したがって、紙面垂直方向を法線方向とする断面の断面積を拡大すること、つまり電流流れの断面積を拡大することができる。これにより、ＭＯＳゲート電極７の抵抗を小さくすることが可能となって、より高速化が可能となる。
　（第３実施形態）
　第３実施形態について説明する。本実施形態は、第１実施形態に対してパッドレイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　図１０に示すように、本実施形態では、アクティブ領域１４内にソースパッド１５およびドレインパッド１６を配置している。ソースパッド１５については、ソース電極８とＪＧ電極１１とを連結する電極層１３の面積を広くとることで構成している。本実施形態の場合、隣り合うセル間において電極層１３を繋ぐことでより広く面積がとれるようにしている。
　このように、アクティブ領域１４内にソースパッド１５を配置することにより、ソース電極８やＪＧ電極１１からソースパッド１５に至るまでの配線長を短くでき、配線抵抗を小さくできるため、よりインピーダンス低減を図ることが可能となる。よって、さらなる高速スイッチングが可能なスイッチングデバイスにできる。
　アクティブ領域１４にドレインパッド１６を備えることについても、ドレイン電極９からドレインパッド１６に至るまでの配線長を短くでき、配線抵抗を小さくできる。
　このように配置されたゲートパッド１７、ソースパッド１５、ドレインパッド１６に対して、例えばボンディングワイヤで外部と電気的に接続されることで、各部に任意の電圧を印加可能にできるが、図１１Ａおよび図１１Ｂのようなバンプ接続構造とすることもできる。
　具体的には、図示しない所望の回路パターンおよび回路パターンの所望部位との接続用の電極部２１が形成された電極接続基板２０を用意する。そして、電極部２１側を半導体装置に向け、各電極部２１とゲートパッド１７、ソースパッド１５、ドレインパッド１６との間をはんだ等で構成される導体バンプ２２によって接続する。このようにすれば、電極接続基板２０に形成される回路パターンとＭＯＳゲート電極７、ＪＧ電極１１とソース電極８、および、ドレイン電極９との電気的接続を同時に行うことができる接続構造とすることが可能となる。
　なお、図１１Ａでは、電極部２１をゲートパッド１７、ソースパッド１５、ドレインパッド１６よりも厚くした厚膜電極としており、図１１Ｂでは、ゲートパッド１７、ソースパッド１５、ドレインパッド１６を電極部２１よりも厚くした厚膜電極としている。これらいずれの構造を適用することもできるし、電極部２１やゲートパッド１７、ソースパッド１５、ドレインパッド１６を同等の厚みとすることもできる。
　（第４実施形態）
　第４実施形態について説明する。本実施形態は、第３実施形態に対してパッドレイアウトを変更したものであり、その他については第３実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　図１２に示すように、本実施形態では、ソース電極８とＪＧ電極１１とを連結している電極層１３を梯子状のレイアウトとしている。具体的には、ＭＯＳゲート電極７の延設方向において複数個に分けること、もしくは、ＭＯＳゲート電極７の延設方向において電極層１３に対して複数の開口部を設けることで、電極層１３を梯子状にレイアウトしている。例えば、電極層１３を構成する電極材料を成膜したのち、エッチングにより梯子状にパターニングすることによって図１２に示す構造の電極層１３を形成できる。
　このような構造とする場合、図１３に示すように、アクティブ領域１４内において、部分的にゲート構造部の上に電極層１３が形成されていない部分が存在することから、その部分をゲートパッド１７として用いることもできる。また、ゲートパッド１７とする部分以外については、ソース電極８やＪＧ電極１１および電極層１３を連結した構造とし、ソースパッド１５として用いることができる。
　このような構造とすれば、ＭＯＳゲート電極７からゲートパッド１７に至るまでの配線長も短くでき、配線抵抗を小さくできる。
　なお、このように、電極層１３を複数個に分け、その間にゲートパッド１７を配置する構造とする場合においても、図１４に示すように、第２実施形態と同様、ＭＯＳゲート電極７をＴ字形状とすることができる。これにより、第２実施形態と同様の効果を得ることも可能となる。
　（第５実施形態）
　第５実施形態について説明する。本実施形態は、第１実施形態に対してｕ－ＧａＮ層４のレイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　図１５に示すように、本実施形態では、ｕ－ＧａＮ層４をゲート構造部から離した構造としており、ゲート構造部とドレイン電極９との間にのみ配置した構造としている。
　このように、ｕ－ＧａＮ層４をゲート構造部から離した構造とすると、ｕ－ＧａＮ層４の面積を減らした分、２ＤＥＧが増加する。これにより、オン抵抗Ｒｏｎを低減することが可能となる。
　なお、図１５では、第１実施形態の構造に対してｕ－ＧａＮ層４のレイアウトを変更する場合について説明したが、その他の実施形態についても同様の構造を適用できる。例えば、図１６に示すように、第２実施形態と同様、ＭＯＳゲート電極７をＴ字形状とする場合において、ｕ－ＧａＮ層４をゲート構造部から離した構造とすることができる。また、図１７に示すように、第４実施形態と同様、電極層１３を複数に分けた構造とする場合、ｕ－ＧａＮ層４をゲート構造部から離した構造とすることもできる。この場合にも、図１８に示すように、第２実施形態と同様、ＭＯＳゲート電極７をＴ字形状とすることもできる。
　（第６実施形態）
　第６実施形態について説明する。本実施形態は、第１～第５実施形態に対してＪＧ－Ｓ間抵抗値を規定したものであり、その他については第１～第５実施形態と同様であるため、第１～第５実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構成の半導体装置を例に挙げて説明するが、第２～第５実施形態の構成の半導体装置についても同様のことが言える。
　上記第１～第５実施形態のような構成の横型のスイッチングデバイスを有する半導体装置では、ゲート絶縁膜６の破壊や劣化を抑制することによる信頼性向上が重要である。ゲート絶縁膜６の破壊については、ターンオフ時の中間電位点Ａでの最大電圧値を小さくすることで抑制できる。このターンオフ時の中間電位点Ａでの最大電圧値について、本発明者らが鋭意検討を行ったところ、ＪＧ－Ｓ間抵抗値に依存していることが確認された。
　ここで、ＪＧ－Ｓ間抵抗値について説明する。ターンオフ時にドレイン側から流れる電流は、図１９に示すように、ドレイン電極９とｕ－ＧａＮ層４を電極と見做し、これらの間にＡｌＧａＮ層３が挟まれて構成されるコンデンサを通じてソース側に流れる。ＪＧ－Ｓ間抵抗値とは、このターンオフ時にＪＧ電極１１およびソース電極８を通じて電流が流れる電流経路の抵抗成分の合計のことを意味している。
　つまり、ドレイン側からの電流は、ｕ－ＧａＮ層４やｐ－ＧａＮ層１０から、さらにＪＧ電極１１を通じてソース電極８に流れるという電流経路を取るが、この電流経路中の抵抗成分の合計のことをＪＧ－Ｓ間抵抗値と言っている。具体的には、この通電経路中の抵抗成分としては、ｕ－ＧａＮ層４の内部抵抗Ｒｕ、ｐ－ＧａＮ層１０の内部抵抗Ｒｐ、ｐ－ＧａＮ層１０とＪＧ電極１１との接触抵抗Ｒｐｊｇ、ＪＧ電極１１からソース電極８に至る間の電極抵抗Ｒｍがある。したがって、ＪＧ－Ｓ間抵抗値Ｒｊｇｓは、次の数式１で表される。
　（数１）
　Ｒｊｇｓ＝Ｒｕ＋Ｒｐ＋Ｒｐｊｇ＋Ｒｍ
　そして、第１～第５実施形態のように、ＪＧ電極１１をソース電極８と連結した構造としており、これらが抵抗値の小さな金属で構成されていることから、電極抵抗Ｒｍについては無視できる程度に小さい。したがって、数式１を簡略化すると、数式２のように表される。
　（数２）
　Ｒｊｇｓ＝Ｒｕ＋Ｒｐ＋Ｒｐｊｇ
　また、ターンオフ時には、ｕ－ＧａＮ層４やｐ－ＧａＮ層１０に縦方向、つまり基板１の法線方向に電流が流れる。そして、ｐ－ＧａＮ層１０については厚みが例えば１００ｎｍ以下と薄い上にＭｇなどの不純物密度が大きくなることから、ｐ－ＧａＮ層１０の内部抵抗Ｒｐがｐ－ＧａＮ層１０とＪＧ電極１１との接触抵抗Ｒｐｊｇよりも十分に小さくなる。さらに、ｕ－ＧａＮ層４については、厚みが薄いことに加えて、ｐ－ＧａＮ層１０と接しているためにｐ－ＧａＮ層１０からのホールの拡散によって抵抗値が下がる。このため、ｕ－ＧａＮ層４の内部抵抗Ｒｐも、ｐ－ＧａＮ層１０とＪＧ電極１１との接触抵抗Ｒｐｊｇよりも十分に小さくなる。したがって、数式２を更に簡略化すると、数式３のように表される。
　（数３）
　Ｒｊｇｓ≒Ｒｐｊｇ
　このため、ＪＧ－Ｓ間抵抗値は、基本的には数式１によって表される抵抗値のことを意味しているが、簡略化すると、数式３のようにｐ－ＧａＮ層１０とＪＧ電極１１との接触抵抗Ｒｐｊｇとして表される。
　次に、ターンオフ時の中間電位点Ａでの最大電圧値について、図２０に示す計算構造用の回路に基づいてシミュレーションを行った。具体的には、スイッチングデバイス１００のソース－ドレインの電流経路内に誘導負荷１０１を配置すると共に、誘導負荷１０１に対して並列的に還流ダイオード１０２を接続し、例えば４００Ｖの電源１０３からの電力供給が行われるようにする。そして、スイッチングデバイス１００のゲート電圧をゲート駆動部１０４により制御し、＋１０Ｖ印加している状態からゲート電圧の印加を解除し、０Ｖにする。これにより、スイッチングデバイス１００のチャネル幅が１００ｍｍと想定した場合に５０ｍＡのドレイン電流を流すことができる。
　このようなシミュレーションを行ったところ、ゲート電圧Ｖｇｓのオフ時間、換言すればゲート電圧の遮断速度ｄＶ／ｄｔに依存せずに、ＪＧ－Ｓ間抵抗値が所定値になると中間電位点Ａの最大電圧値がほぼ一定値に収束することが確認された。具体的には、図２１に示すように、中間電位点Ａの最大電圧値は、ＪＧ－Ｓ間抵抗値が２００Ωｍｍ以下になると１０Ｖ以下の値でほぼ一定値となり、さらにＪＧ－Ｓ間抵抗値が１００Ωｍｍ以下になると８Ｖ程度でほぼ一定値となっていた。
　このように、ターンオフ時におけるＪＧ－Ｓ間抵抗値と中間電位点Ａの最大電圧値との間には臨界性があることが確認された。この臨界性は、ゲート電圧の遮断速度ｄＶ／ｄｔに依存せず、ＪＧ－Ｓ間抵抗値が２００Ωｍｍ以下、より好ましくは１００Ωｍｍ以下になると、中間電位点Ａの最大電圧値が最も小さな値となるようにできる。また、シミュレーションではドレイン電流の一例として５Ａを例に挙げてあるが、この他の電流値であっても同様の傾向となり、上記した臨界性がドレイン電流にも依存せずに、ＪＧ－Ｓ間抵抗値にのみ依存していた。
　よって、ＪＧ－Ｓ間抵抗値を２００Ωｍｍ以下、好ましくは１００Ωｍｍ以下とすることで、ターンオフ時における中間電位点Ａの最大電圧を小さくすることができ、ＤＣオフ状態より大きくならないようにできる。これにより、ゲート絶縁膜６に掛かる電界強度が大きくなることを抑制でき、ゲート絶縁膜６の破壊を抑制できるため、ゲート絶縁膜６の信頼性向上を図ることが可能となる。そして、ゲート絶縁膜６が破壊されることによってスイッチングデバイスが降伏する破壊を防止することができる。
　なお、ＪＧ－Ｓ間抵抗値、つまり数式１で示される各抵抗成分の合計値が２００Ωｍｍ以下、好ましくは１００Ωｍｍ以下となれば上記効果が得られる。また、数式３のようにＪＧ－Ｓ間抵抗値をｐ－ＧａＮ層１０とＪＧ電極１１との接触抵抗Ｒｐｊｇとして表す場合、少なくとも接触抵抗Ｒｐｊｇが２００Ωｍｍ以下であれば、上記効果を得ることができる。
　（他の実施形態）
　本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　例えば、上記各実施形態では、リセス部５の深さを、ｕ－ＧａＮ層２の表層部が一部除去されるまでの深さとしたが、これも一例を示したに過ぎない。例えば、リセス部５をｕ－ＧａＮ層２の表面が露出するまでの深さとしても良いし、リセス部５の底面において２ＤＥＧキャリアが形成されない程度にｕ－ＡｌＧａＮ層３の一部が残る程度の深さとされていても良い。
　また、図２などに示した上記各実施形態におけるスイッチングデバイスの上面レイアウトについても一例を示したに過ぎず、適宜変更可能である。
　また、上記各実施形態では、チャネル形成層を構成する第１、第２のＧａＮ系半導体層がｕ－ＧａＮ層２とｕ－ＡｌＧａＮ層３によって構成される場合を例に挙げて説明した。しかしながら、これらは一例を示したものであり、第１のＧａＮ系半導体層およびこれよりもバンドギャップエネルギーが大きな第２のＧａＮ系半導体層によってチャネル形成層が構成されるものであれば、他の材料であっても良い。
　さらに、第２実施形態において、半導体装置の各パッドとの電気的な接続を図１１Ａや図１１Ｂで説明したようなバンプ接続構造とすることを説明したが、勿論、第１、第３～第５実施形態についても同様の接続構造を適用できる。
　また、上記各実施形態では、例えば図２に示すように、ＭＯＳゲート電極７やＪＧ電極１１がアクティブ領域１４の外側まで張り出すような構造とする場合について説明した。また、例えばＪＧ電極１１と同様のレイアウトとされるｕ－ＧａＮ層１０についても、アクティブ領域１４の外側まで張り出すような構造としている。しかしながら、これも一例を示したに過ぎず、例えば図２２に示したように、ＭＯＳゲート電極７やＪＧ電極１１およびｕ－ＧａＮ層１０がアクティブ領域１４の内側にのみ配置されるような構造とされていても良い。

Claims (9)

  1. 　横型のスイッチングデバイスを有する半導体装置であって、
    　基板上に形成され、ドリフト領域を構成する第１のＧａＮ系半導体にて構成された第１半導体層（２）および前記第１のＧａＮ系半導体よりもバンドギャップエネルギーが大きい第２のＧａＮ系半導体にて構成された第２半導体層（３）にて構成されるヘテロジャンクション構造を有し、前記第２半導体層にリセス部（５）が形成されたチャネル形成層（２、３）と、
    　前記リセス部内に形成されたゲート絶縁膜（６）および該ゲート絶縁膜の上に形成されたＭＯＳ構造のゲート電極となるＭＯＳゲート電極（７）を有するゲート構造部と、
    　前記第２半導体層の上において、前記ゲート構造部を挟んだ両側に配置されたソース電極（８）およびドレイン電極（９）と、
    　前記第２半導体層の上において、前記ゲート構造部と前記ドレイン電極との間における前記ドレイン電極から離れた位置に配置され、不純物がドープされていない第３のＧａＮ系半導体にて構成された第３半導体層（４）と、
    　前記第３半導体層の上に形成されたｐ型の第４のＧａＮ系半導体によって構成された第４半導体層（１０）と、
    　前記第４半導体層に接触させられたジャンクションゲート電極（１１）と、を備えるスイッチングデバイスを有し、
    　前記ソース電極と前記ジャンクションゲート電極は、前記ＭＯＳゲート電極を覆う層間絶縁膜（１２）の上に形成される電極層（１３）を介して連結されており、
    　前記第３半導体層における前記ドレイン電極側の端部に対して前記第４半導体層における前記ドレイン電極側の端部が前記ドレイン電極側へ突き出している距離（Ｘ）が０μｍ以上かつ５μｍ以下とされている半導体装置。
  2. 　前記距離が１μｍ以上かつ５μｍ以下とされている請求項１に記載の半導体装置。
  3. 　前記スイッチングデバイスが形成された領域をアクティブ領域（１４）として、
    　前記電極層は、少なくとも前記アクティブ領域に形成されており、前記アクティブ領域において前記ソース電極と前記ジャンクションゲート電極とが前記電極層を介して連結されている請求項１または２に記載の半導体装置。
  4. 　前記ＭＯＳゲート電極は、一方向を長手方向として延設されており、
    　前記電極層は、前記アクティブ領域内において前記ＭＯＳゲート電極の延設方向に沿って複数に分けて梯子状に配置され、
    　複数に分けて梯子状に配置された前記電極層の間において前記ＭＯＳゲート電極がゲートパッド（１７）に接続されている請求項３に記載の半導体装置。
  5. 　前記第３半導体層は、前記ゲート構造部に接しており、前記ゲート構造部よりも前記ドレイン電極側に配置されているのに加えて前記ソース電極側にも配置されている請求項１ないし４のいずれか１つに記載の半導体装置。
  6. 　前記スイッチングデバイスのターンオフ時に、前記ジャンクションゲート電極および前記ソース電極を通じて流れる電流経路の抵抗成分による抵抗値をジャンクションゲート－ソース間抵抗値として、
    　前記ジャンクションゲート－ソース間抵抗値が２００Ωｍｍ以下とされている請求項１ないし５のいずれか１つに記載の半導体装置。
  7. 　前記スイッチングデバイスのターンオフ時に、前記ジャンクションゲート電極および前記ソース電極を通じて流れる電流経路の抵抗成分による抵抗値をジャンクションゲート－ソース間抵抗値として、
    　前記ジャンクションゲート－ソース間抵抗値が１００Ωｍｍ以下とされている請求項１ないし５のいずれか１つに記載の半導体装置。
  8. 　前記ジャンクションゲート－ソース間抵抗値は、前記第３半導体層の内部抵抗と、前記第４半導体層の内部抵抗と、前記第４半導体層と前記ジャンクションゲート電極との接触抵抗と、前記ジャンクションゲート電極から前記ソース電極に至る間の電極抵抗の合計抵抗値である請求項６または７に記載の半導体装置。
  9. 　前記第４半導体層と前記ジャンクションゲート電極との接触抵抗が１００Ωｍｍ以下とされている請求項１ないし５のいずれか１つに記載の半導体装置。
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