JP6241100B2 - Ｍｏｓｆｅｔ - Google Patents

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Description

本発明は、半導体装置に関する。
半導体装置（半導体デバイス、半導体素子）としては、窒化ガリウム（ＧａＮ）から主に成る１つ以上の半導体層を備えるＧａＮ系の半導体装置が知られている。ＧａＮ系の半導体装置には、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）として機能するものがある。ＧａＮ系の半導体装置には、半導体層の界面におけるリーク電流の低減、半導体層における電界集中の緩和、２つの半導体層の間における接合面の保護などを目的として、半導体層を被覆する保護膜が形成されている。保護膜は、電気絶縁材料から成る。保護膜に対するエッチング加工には、半導体層の損傷を防止する観点から、ドライエッチングよりもウェットエッチングが好ましい。
特許文献１には、二酸化ケイ素（ＳｉＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）などから選択される１種類の電気絶縁材料から成る保護膜が記載されている。特許文献２には、フォトリソグラフィによる加工限界以下の開口部を形成するために、窒化ケイ素（ＳｉＮ）から成る保護膜を２つの層に分けて形成することが記載されている。特許文献３には、製造中におけるゲート絶縁膜の浸食を抑制するために、酸化アルミニウム（Ａｌ2Ｏ3）から成るゲート絶縁膜に、二酸化ケイ素（ＳｉＯ2）、酸窒化ケイ素（ＳｉＯＮ）などから成る保護膜を形成することが記載されている。
特開２００８−１９８７８７号公報 特開２０１１−７７１２３号公報 特開２０１０−１６６０４０号公報
発明者による実験によれば、ＧａＮ系の半導体装置では、リーク電流を低減する観点から、保護膜の電気絶縁材料としてＡｌ2Ｏ3が効果的であった。しかしながら、Ａｌ2Ｏ3から成る保護膜は、絶縁破壊強度を十分に確保するために厚膜化された場合、ウェットエッチングによる加工時にエッチング不良（レジストマスクの剥離または欠落）を引き起こすという問題があった。
そのため、ＧａＮ系の半導体装置において、保護膜の電気的特性の向上と加工性の向上とを両立可能な技術が望まれていた。そのほか、半導体装置においては、低コスト化、微細化、製造の容易化、省資源化、使い勝手の向上、耐久性の向上などが望まれていた。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
本発明の一形態は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。このＭＯＳＦＥＴは、
窒化ガリウム（ＧａＮ）から主に成るｐ型半導体層と、
窒化ガリウム（ＧａＮ）から主に成り、前記ｐ型半導体層に接合されたｎ型半導体層と、
電気絶縁性を有し、前記ｐ型半導体層および前記ｎ型半導体層を被覆する保護膜であって、
酸化アルミニウム（Ａｌ 2 Ｏ 3 ）から成る第１の層と、
酸化アルミニウム（Ａｌ 2 Ｏ 3 ）とは異なる電気絶縁材料から成り、前記第１の層に積層された第２の層と、
前記第１の層および前記第２の層を貫通する開口部と
を含み、前記第１の層が、前記ｐ型半導体層および前記ｎ型半導体層に隣接し、前記ｐ型半導体層と前記ｎ型半導体層とが接合されたｐｎ接合面の端部のうち、前記開口部の外側における端部を被覆する、保護膜と、
電気絶縁性を有し、前記保護膜の前記開口部の内側に設けられ、前記ｐ型半導体層および前記ｎ型半導体層と、前記ｐｎ接合面の端部のうち前記第１の層に被覆された端部と対になる端部である、前記開口部の内側における端部と、を被覆するゲート絶縁膜と、
前記ゲート絶縁膜に接合されたゲート電極と
を備え、
前記第１の層と前記第２の層とを合わせた前記保護膜の全体の厚みは、４００ｎｍ以上である。
また、本発明は、以下の形態として実現することも可能である。
（１）本発明の一形態によれば、半導体装置が提供される。この半導体装置は、窒化ガリウム（ＧａＮ）から主に成るｐ型半導体層と；窒化ガリウム（ＧａＮ）から主に成り、前記ｐ型半導体層に接合されたｎ型半導体層と；電気絶縁性を有し、前記ｐ型半導体層および前記ｎ型半導体層を被覆する保護膜であって、酸化アルミニウム（Ａｌ2Ｏ3）から成り、前記ｐ型半導体層および前記ｎ型半導体層に隣接し、前記ｐ型半導体層と前記ｎ型半導体層とが接合されたｐｎ接合面の端部を被覆する第１の層と、酸化アルミニウム（Ａｌ2Ｏ3）とは異なる電気絶縁材料から成り、前記第１の層に積層された第２の層と、前記第１の層および前記第２の層を貫通する開口部とを含む保護膜と；電気絶縁性を有し、前記保護膜の前記開口部の内側に設けられ、前記ｐ型半導体層および前記ｎ型半導体層を被覆するゲート絶縁膜と；前記ゲート絶縁膜に接合されたゲート電極とを備える。この形態によれば、第１の層によって各半導体層の界面におけるリーク電流の低減を図るとともに、第２の層によって絶縁破壊強度を補強することにより第１の層の厚みを抑制することができる。その結果、保護膜の電気的特性の向上と加工性の向上とを両立できる。
（２）上述の半導体装置において、前記第２の層を形成する電気絶縁材料は、二酸化ケイ素（ＳｉＯ2）と、窒化ケイ素（ＳｉＮ）と、酸窒化ケイ素（ＳｉＯＮ）と、酸化ハフニウム（ＨｆＯ2）と、窒化アルミニウム（ＡｌＮ）と、酸化ジルコニウム（ＺｒＯ2）と、酸窒化ジルコニウム（ＺｒＯＮ）との少なくとも１つであってもよい。この形態によれば、電気絶縁材料が二酸化ケイ素（ＳｉＯ2）である場合、保護膜の絶縁破壊強度を効果的に向上できる。また、電気絶縁材料が、二酸化ケイ素（ＳｉＯ2）と、窒化ケイ素（ＳｉＮ）と、酸窒化ケイ素（ＳｉＯＮ）との少なくとも１つである場合、第２の層に対するエッチング加工としてウェットエッチングとドライエッチングとを選択できるため、保護膜の加工方法を選択する自由度を向上させることができ、ドライエッチングを選択することによって保護膜の加工性をさらに向上させることができる。また、電気絶縁材料が、酸化ハフニウム（ＨｆＯ2）と、窒化アルミニウム（ＡｌＮ）と、酸化ジルコニウム（ＺｒＯ2）と、酸窒化ジルコニウム（ＺｒＯＮ）との少なくとも１つである場合、電界集中を緩和させる保護膜の機能を効果的に向上できる。
（３）上述の半導体装置において、前記第１の層の厚みは、５００ｎｍ以下であってもよい。この形態によれば、第１の層に対するウェットエッチングによるエッチング不良を効果的に防止できる。
（４）上述の半導体層において、前記第１の層と前記第２の層とを合わせた前記保護膜の全体の厚みは、４００ｎｍ以上であってもよい。この形態によれば、保護膜の電気的特性を十分に確保できる。
（５）上述の半導体装置において、前記第１の層における前記開口部を画定する面は、前記半導体層側から前記第２の層側にわたって前記開口部の外側へと傾斜してもよい。この形態によれば、第１の層がこのような面を有する場合、開口部は、ウェットエッチングを用いて第１の層を半導体層から除去した構造であるため、ドライエッチングによって第１の層を除去した構造と比較して、半導体層の損傷を抑制できる。
本発明の一形態によれば、半導体装置の製造方法が提供される。この製造方法は、窒化ガリウム（ＧａＮ）から主に成るｐ型半導体層を形成する工程と；窒化ガリウム（ＧａＮ）から主に成り、前記ｐ型半導体層に接合されたｎ型半導体層を、形成する工程と；電気絶縁性を有し、前記ｐ型半導体層および前記ｎ型半導体層を被覆する保護膜を、形成する工程であって、酸化アルミニウム（Ａｌ2Ｏ3）から成る第１の層を、前記ｐ型半導体層および前記ｎ型半導体層の表面であって、前記ｐ型半導体層と前記ｎ型半導体層とが接合されたｐｎ接合面の端部を含む表面に形成する工程と；酸化アルミニウム（Ａｌ2Ｏ3）とは異なる電気絶縁材料から成る第２の層を、前記第１の層に積層する工程と；前記第１の層および前記第２の層を貫通する開口部を形成する工程と、を含む工程と；電気絶縁性を有し、前記ｐ型半導体層および前記ｎ型半導体層を被覆するゲート絶縁膜を、前記保護膜の前記開口部の内側に形成する工程と；前記ゲート絶縁膜に接合されたゲート電極を形成する工程とを備える。この形態によれば、保護膜の電気的特性の向上と加工性の向上とを両立できる。
本発明は、半導体装置およびその製造方法以外の種々の形態で実現することも可能である。例えば、上述の半導体装置を備える電気機器、上述の半導体装置を製造する製造装置などの形態で実現することができる。
本願発明によれば、第１の層によって各半導体層の界面におけるリーク電流の低減を図るとともに、第２の層によって絶縁破壊強度を補強することにより第１の層の膜厚を抑制することができる。その結果、保護膜の電気的特性の向上と加工性の向上とを両立できる。
第１実施形態における半導体装置の構成を模式的に示す断面図である。 半導体装置の製造方法を示す工程図である。 保護膜の評価結果を示すグラフである。 第１実施形態の第１変形例における半導体装置の構成を模式的に示す断面図である。 第１実施形態の第２変形例における半導体装置の構成を模式的に示す断面図である。 第２実施形態における半導体装置の構成を模式的に示す断面図である。 開口部の詳細構成を示す説明図である。 他の実施形態における開口部の詳細構成を示す説明図である。
Ａ．第１実施形態
Ａ−１．半導体装置の構成
図１は、第１実施形態における半導体装置１０の構成を模式的に示す断面図である。図１には、相互に直交するＸＹＺ軸が図示されている。
図１のＸＹＺ軸のうち、Ｘ軸は、図１の紙面左から紙面右に向かう軸であり、＋Ｘ軸方向は、紙面右に向かう方向であり、−Ｘ軸方向は、紙面左に向かう方向である。図１のＸＹＺ軸のうち、Ｙ軸は、図１の紙面手前から紙面奥に向かう軸であり、＋Ｙ軸方向は、紙面奥に向かう方向であり、−Ｙ軸方向は、紙面手前に向かう方向である。図１のＸＹＺ軸のうち、Ｚ軸は、図１の紙面下から紙面上に向かう軸であり、＋Ｚ軸方向は、紙面上に向かう方向であり、−Ｚ軸方向は、紙面下に向かう方向である。
半導体装置１０は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置１０は、縦型ＭＯＳＦＥＴである。半導体装置１０は、基板１１０と、半導体層１２０と、半導体層１３０と、半導体層１４０と、保護膜１８０と、ソース電極１９２と、ゲート絶縁膜１９５と、ゲート電極１９６と、ドレイン電極１９８とを備える。半導体装置１０には、半導体層１４０から半導体層１３０を貫通して半導体層１２０に至るまで陥没した溝であるトレンチ１０５が形成されている。
半導体装置１０の基板１１０は、Ｘ軸およびＹ軸に沿って広がる板状を成す半導体層である。本実施形態では、基板１１０は、窒化ガリウム（ＧａＮ）から主に成り、ケイ素（Ｓｉ）をドナーとして含有するｎ型半導体層である。
半導体装置１０の半導体層１２０は、Ｘ軸およびＹ軸に沿って広がる板状を成すｎ型半導体層である。本実施形態では、半導体層１２０は、窒化ガリウム（ＧａＮ）から主に成り、ケイ素（Ｓｉ）をドナーとして含有する。半導体層１２０は、基板１１０の＋Ｚ軸方向側に積層されている。半導体層１２０は、Ｙ軸およびＺ軸に沿った界面１２２を有する。
半導体装置１０の半導体層１３０は、Ｘ軸およびＹ軸に沿って広がるとともにトレンチ１０５によって分断されたｐ型半導体層である。本実施形態では、半導体層１３０は、窒化ガリウム（ＧａＮ）から主に成り、マグネシウム（Ｍｇ）をアクセプタとして含有する。半導体層１３０は、半導体層１２０の＋Ｚ軸方向側に積層されている。半導体層１３０は、Ｘ軸およびＹ軸に沿った界面１３２を有する。
半導体装置１０の半導体層１４０は、Ｘ軸およびＹ軸に沿って広がるとともにトレンチ１０５によって分断されたｎ型半導体層である。本実施形態では、半導体層１４０は、窒化ガリウム（ＧａＮ）から主に成り、ケイ素（Ｓｉ）をドナーとして含有する。半導体層１４０のキャリア濃度は、基板１１０および半導体層１２０の各キャリア濃度よりも高い。半導体層１４０は、Ｘ軸およびＹ軸に沿うとともに＋Ｚ軸方向を向いた界面１４１と、Ｘ軸およびＹ軸に沿った界面１４２とを有する。
半導体層１２０と半導体層１３０との間には、ｐｎ接合面１６０が形成されている。ｐｎ接合面１６０は、半導体層１２０と半導体層１３０とが接合された界面である。ｐｎ接合面１６０の端部１６２は、半導体層１２０の界面１２２と半導体層１３０の界面１３２との境界を形成する。
半導体装置１０の保護膜１８０は、電気絶縁性を有し、半導体層１２０、半導体層１３０および半導体層１４０の各界面を被覆する。本実施形態では、保護膜１８０は、半導体層１２０の＋Ｚ軸方向側の界面から、半導体層１２０の界面１２２、ｐｎ接合面１６０の端部１６２、半導体層１３０の界面１３２、半導体層１４０の界面１４２を経て、半導体層１４０の界面１４１に至る範囲を被覆する。
本実施形態では、半導体装置１０に要求される耐電圧は６００Ｖ（ボルト）であり、半導体層１２０、半導体層１３０および半導体層１４０に印加される最大電圧は６００Ｖである。この仕様に合わせて、保護膜１８０の絶縁破壊強度が８〜１０ＭＶ／ｃｍ（メガボルト／センチメートル）を満たすように、保護膜１８０の厚みが設定されている。保護膜１８０の厚みは、４００ｎｍ（ナノメートル）以上が好ましい。本実施形態では、保護膜１８０の厚みは、６００ｎｍである。保護膜１８０の厚みは、例えば、耐電圧３ｋＶ（キロボルト）の場合には３μｍ（マイクロメートル）であってもよく、耐電圧が５０ｋＶの場合には５０μｍであってもよく、耐電圧が５００ｋＶの場合には５００μｍであってもよい。保護膜１８０は、第１の層１８１と、第２の層１８２とを備える。
保護膜１８０における第１の層１８１は、酸化アルミニウム（Ａｌ2Ｏ3）から成り、半導体層１２０、半導体層１３０および１４０の各界面（例えば、界面１２２，１３２，１４１，１４２）に隣接し、ｐｎ接合面１６０の端部１６２を被覆する。保護膜１８０の加工性を向上させる観点から、第１の層１８１の厚みは、５００ｎｍ以下が好ましく、３００ｎｍ以下がさらに好ましく、１００ｎｍ以下がいっそう好ましい。本実施形態では、第１の層１８１の厚みは、１００ｎｍである。第１の層１８１の厚みは、第１の層１８１の成膜を現実的に制御可能な限界値である１ｎｍ程度であってもよい。
保護膜１８０における第２の層１８２は、酸化アルミニウム（Ａｌ2Ｏ3）とは異なる電気絶縁材料から成り、第１の層１８１に積層された層である。本実施形態では、第２の層１８２は、二酸化ケイ素（ＳｉＯ2）から成る。本実施形態では、第２の層１８２の厚みは、５００ｎｍである。
保護膜１８０には、第１の層１８１および第２の層１８２を貫通する開口部１８５が形成されている。開口部１８５は、半導体層１４０の界面１４１の上から保護膜１８０を界面１４１が露出するまで除去する過程において、少なくとも第１の層１８１をウェットエッチングによって半導体層１４０の界面１４１の上から除去した構造である。
半導体装置１０のソース電極１９２は、導電性を有し、半導体層１４０の界面１４１にオーミック接合された電極である。ソース電極１９２は、保護膜１８０の開口部１８５の内側に位置する。本実施形態では、ソース電極１９２は、トレンチ１０５によって分断された半導体層１４０の界面１４１における＋Ｘ軸方向側と−Ｘ軸方向側とにそれぞれ設けられている。本実施形態では、ソース電極１９２は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後に焼成によって合金化した電極である。
半導体装置１０のゲート絶縁膜１９５は、電気絶縁性を有し、トレンチ１０５を挟む＋Ｘ軸方向側のソース電極１９２と−Ｘ軸方向側のソース電極１９２との間に広がる絶縁膜である。本実施形態では、ゲート絶縁膜１９５の材質は、二酸化ケイ素（ＳｉＯ2）である。他の実施形態では、ゲート絶縁膜１９５の材質は、他の電気絶縁材料であってもよい。
半導体装置１０のゲート電極１９６は、導電性を有し、ゲート絶縁膜１９５の上に広がる電極である。本実施形態では、ゲート電極１９６は、アルミニウム（Ａｌ）から成る。
半導体装置１０のドレイン電極１９８は、導電性を有し、基板１１０の−Ｚ軸方向側にオーミック接合された電極である。本実施形態では、ドレイン電極１９８は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後に焼成によって合金化した電極である。
Ａ−２．半導体装置の製造方法
図２は、半導体装置１０の製造方法を示す工程図である。半導体装置１０を製造する際には、製造者は、エピタキシャル成長によって基板１１０の上に半導体層１２０を形成し、続いて、エピタキシャル成長によって半導体層１２０の上に半導体層１３０を形成し、さらに、エピタキシャル成長によって半導体層１３０の上に半導体層１４０を形成する（工程Ｐ１１０）。本実施形態では、製造者は、有機金属気相成長法（ＭＯＣＶＤ）を実現するＭＯＣＶＤ装置を用いたエピタキシャル成長によって、基板１１０上に半導体層１２０、半導体層１３０および半導体層１４０を形成する。
半導体層１２０、半導体層１３０および半導体層１４０を形成した後（工程Ｐ１１０）、製造者は、エッチングを行う（工程Ｐ１２０）。本実施形態では、エッチング（工程Ｐ１２０）において、製造者は、トレンチ１０５と、半導体層１２０の界面１２２と、半導体層１３０の界面１３２と、半導体層１４０の１４２とを形成する。界面１２２，１３２，１４２は、素子間を電気的に分離するアイソレーションを構成する。他の実施形態では、エッチング（工程Ｐ１２０）において、製造者は、半導体層１３０に接合する電極を形成するための凹みであるリセスを、必要に応じて形成してもよい。
エッチングを行った後（工程Ｐ１２０）、製造者は、半導体層１２０、半導体層１２０の＋Ｚ軸方向側の界面から、半導体層１２０の界面１２２、半導体層１３０の界面１３２、半導体層１４０の界面１４２を経て、半導体層１４０の界面１４１に至る各界面の上に、酸化アルミニウム（Ａｌ2Ｏ3）から成る第１の層１８１を形成する（工程Ｐ１５２）。本実施形態では、製造者は、ＡＬＤ法によって第１の層１８１を形成する。
第１の層１８１を形成した後（工程Ｐ１５２）、製造者は、第１の層１８１の上に、酸化アルミニウム（Ａｌ2Ｏ3）とは異なる電気絶縁材料から成る第２の層１８２を形成する（工程Ｐ１５４）。これによって、半導体層１２０および半導体層１３０の上に保護膜１８０が形成される。本実施形態では、製造者は、二酸化ケイ素（ＳｉＯ2）から成る第２の層１８２を形成する。本実施形態では、製造者は、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法によって第２の層１８２を形成する。
第２の層１８２を形成した後（工程Ｐ１５４）、製造者は、第１の層１８１および第２の層１８２を含む保護膜１８０に、ウェットエッチングを用いて開口部１８５を形成する（工程Ｐ１５６）。本実施形態では、製造者は、ウェットエッチングによって第１の層１８１と第２の層１８２とを除去することによって、開口部１８５を形成する。本実施形態では、開口部１８５の形成に用いられるエッチング液は、希フッ酸（ＤＨＦ）：バッファードフッ酸（ＢＨＦ）：水＝１：４：１００の混合比率で作製されたフッ酸系混合液である。本実施形態では、第１の層１８１および第２の層１８２に対するウェットエッチングの加工速度は、４０〜６０ｎｍ／分である。
図７は、開口部１８５の詳細構成を示す説明図である。本実施形態では、開口部１８５は、等方性ウェットエッチングを用いて第１の層１８１および第２の層１８２を加工することによって形成される。第１の層１８１は、開口部１８５を画定する面１８１ａを有し、第２の層１８２は、開口部１８５を画定する面１８２ａを有する。第１の層１８１における面１８１ａは、等方性ウェットエッチングによって形成されるため、−Ｚ軸方向側から＋Ｚ軸方向側にわたって（半導体層１４０側から第２の層１８２側にわたって）、開口部１８５の外側へと傾斜する。第２の層１８２における面１８２ａは、等方性ウェットエッチングによって形成されるため、−Ｚ軸方向側から＋Ｚ軸方向側にわたって開口部１８５の外側へと傾斜する。
図８は、他の実施形態における開口部１８５の詳細構成を示す説明図である。他の実施形態では、開口部１８５は、異方性ドライエッチングを用いて第２の層１８２を加工した後に、等方性ウェットエッチングを用いて第１の層１８１を加工することによって形成されてもよい。第１の層１８１は、開口部１８５を画定する面１８１ｂを有し、第２の層１８２は、開口部１８５を画定する面１８２ｂを有する。第１の層１８１における面１８１ｂは、等方性ウェットエッチングによって形成されるため、−Ｚ軸方向側から＋Ｚ軸方向側にわたって（半導体層１４０側から第２の層１８２側にわたって）、開口部１８５の外側へと傾斜する。第２の層１８２における面１８２ｂは、異方性ドライエッチングによって形成されるため、第２の層１８２の厚さ方向であるＺ軸にほぼ平行である。
図２の説明に戻り、保護膜１８０に開口部１８５を形成した後（工程Ｐ１５６）、製造者は、ソース電極１９２と、ゲート絶縁膜１９５と、ゲート電極１９６と、ドレイン電極１９８とを形成する（工程Ｐ１７０）。本実施形態では、製造者は、半導体層１４０の界面１４１にチタン（Ｔｉ）から成る層を蒸着によって形成し、その上にアルミニウム（Ａｌ）から成る層を蒸着によってさらに形成し、これらの層を焼成によって合金化することによって、ソース電極１９２を形成する。本実施形態では、製造者は、ＡＬＤ(Atomic Layer Deposition）法によって、トレンチ１０５を挟む＋Ｘ軸方向側のソース電極１９２と−Ｘ軸方向側のソース電極１９２との間に広がる範囲に、二酸化ケイ素（ＳｉＯ2）から成るゲート絶縁膜１９５を形成する。本実施形態では、製造者は、ゲート絶縁膜１９５の上に、アルミニウム（Ａｌ）から成るゲート電極１９６を蒸着によって形成する。本実施形態では、基板１１０の−Ｚ軸方向側にチタン（Ｔｉ）から成る層を蒸着によって形成し、その上にアルミニウム（Ａｌ）から成る層を蒸着によってさらに形成し、これらの層を焼成によって合金化することによって、ドレイン電極１９８を形成する。
これらの工程を経て、半導体装置１０が完成する。他の実施形態では、製造者は、各種電極を形成する工程（工程Ｐ１７０）における少なくとも一部の工程を、保護膜１８０を形成する工程（工程Ｐ１５２，Ｐ１５４，Ｐ１５６）に先立って実施してもよい。
Ａ−３．半導体装置の評価
図３は、保護膜１８０の評価結果を示すグラフである。図３の評価試験では、試験者は、半導体装置として第１の試料と第２の試料とを用意し、各試料に対して逆方向電圧を印加した場合の逆方向電流密度を測定した。第１の試料は、上述の半導体装置１０である。第２の試料は、二酸化ケイ素（ＳｉＯ2）から成る絶縁膜を保護膜１８０に代えて備える点を除き、半導体装置１０と同様である。第２の試料における絶縁膜は、単層であり、その厚みは、６００ｎｍである。
図３のグラフは、逆方向電圧に対する各試料の逆方向電流密度を示す片対数グラフである。図３のグラフでは、横軸は、逆方向電圧を示し、縦軸は、対数目盛を用いて逆方向電流密度を示す。図３のグラフでは、実線Ｌ３１は、第１の試料について測定された測定値を表し、破線Ｌ３２は、第２の試料について測定された測定値を表す。
図３の評価結果によれば、逆方向電圧が２００Ｖ以上の場合、第１の試料は、第２の試料よりも逆方向電流密度を抑制できる。すなわち、第１の試料は、第２の試料よりもリーク電流を抑制できる。
Ａ−４．効果
以上説明した第１実施形態によれば、Ａｌ2Ｏ3から成る第１の層１８１によって半導体層１２０，１３０，１４０の界面１２２，１３２，１４１，１４２およびｐｎ接合面１６０の端部１６２におけるリーク電流の低減を図るとともに、ＳｉＯ2から成る第２の層１８２によって絶縁破壊強度を補強することにより第１の層１８１の厚みを抑制することができる。その結果、保護膜１８０の電気的特性の向上と加工性の向上とを両立できる。
また、第２の層１８２の電気絶縁材料がＳｉＯ2であるため、絶縁膜の絶縁破壊強度を効果的に向上できる。また、第２の層１８２の電気絶縁材料が、ＳｉＯ2であるため、第２の層１８２に対するエッチング加工としてウェットエッチングとドライエッチングとを選択できるため、保護膜１８０の加工性方法を選択する自由度を向上させることができ、ドライエッチングを選択することによって保護膜１８０の加工性をさらに向上させることができる。
また、第１の層１８１の厚みが５００ｎｍ以下であるため、第１の層１８１に対するウェットエッチングによるエッチング不良を効果的に防止できる。
また、開口部１８５が、ウェットエッチングを用いて第１の層１８１を半導体層１４０の界面１４１から除去した構造であるため、ドライエッチングによって第１の層１８１を除去するする場合と比較して、半導体層１４０の損傷を抑制できる。
Ａ−５．第１変形例
図４は、第１実施形態の第１変形例における半導体装置１２の構成を模式的に示す断面図である。図４には、図１と同様にＸＹＺ軸が図示されている。第１実施形態の第１変形例における半導体装置１２の構成は、ソース電極１９２が半導体層１４０を貫通して半導体層１３０に至る点を除き、上述の実施形態における半導体装置１０と同様である。第１実施形態の第１変形例によれば、上述の実施形態と同様に、保護膜１８０の電気的特性の向上と加工性の向上とを両立できる。
Ａ−６．第２変形例
図５は、第１実施形態の第２変形例における半導体装置１４の構成を模式的に示す断面図である。図５には、図１と同様にＸＹＺ軸が図示されている。第１実施形態の第２変形例における半導体装置１４の構成は、フィールドプレート電極１９３を備える点を除き、上述の第１変形例における半導体装置１２と同様である。半導体装置１４のフィールドプレート電極１９３は、開口部１８５の内側におけるソース電極１９２の上から、保護膜１８０に沿って広がる電極である。これによって、フィールドプレート電極１９３は、半導体層１２０、半導体層１３０および半導体層１４０との間に保護膜１８０を挟むフィールドプレート構造を形成する。第１実施形態の第２変形例によれば、上述の実施形態と同様に、保護膜１８０の電気的特性の向上と加工性の向上とを両立できる。
Ｂ．第２実施形態
図６は、第２実施形態における半導体装置２０の構成を模式的に示す断面図である。図６には、図１と同様にＸＹＺ軸が図示されている。
半導体装置２０は、ＧａＮ系の半導体装置である。本実施形態では、半導体装置２０は、プレーナ型ＭＯＳＦＥＴである。半導体装置２０は、半導体層２１０と、半導体層２２０と、半導体層２３０と、保護膜２８０と、ソース電極２９２と、ゲート絶縁膜２９５と、ゲート電極２９６と、ドレイン電極２９８とを備える。
半導体装置２０の半導体層２１０は、Ｘ軸およびＹ軸に沿って広がる板状を成すｐ型半導体層である。本実施形態では、半導体層２１０は、窒化ガリウム（ＧａＮ）から主に成り、マグネシウム（Ｍｇ）をアクセプタとして含有する。半導体層２１０は、Ｘ軸およびＹ軸に沿うとともに＋Ｚ軸方向を向いた界面２１１を、有する。
半導体装置２０の半導体層２２０は、半導体層２１０の＋Ｚ軸方向側における凹状部を埋めるｎ型半導体層である。本実施形態では、半導体層２２０は、窒化ガリウム（ＧａＮ）から主に成り、ケイ素（Ｓｉ）をドナーとして含有する。半導体層２２０は、Ｘ軸およびＹ軸に沿うとともに＋Ｚ軸方向を向いた界面２２１を、有する。
半導体装置２０の半導体層２３０は、半導体層２２０から離れた位置において、半導体層２１０の＋Ｚ軸方向側における凹状部を埋めるｎ型半導体層である。本実施形態では、半導体層２３０は、窒化ガリウム（ＧａＮ）から主に成り、ケイ素（Ｓｉ）をドナーとして含有する。半導体層２３０のキャリア濃度は、半導体層２２０のキャリア濃度よりも高い。半導体層２３０は、Ｘ軸およびＹ軸に沿うとともに＋Ｚ軸方向を向いた界面２３１を、有する。
半導体層２１０と半導体層２２０との間には、ｐｎ接合面２６０が形成されている。ｐｎ接合面２６０は、半導体層２１０と半導体層２２０とが接合された界面である。ｐｎ接合面２６０における−Ｘ軸方向側の端部２６２は、ｐｎ接合面２６０における＋Ｘ軸方向側の端部２６３とともに、半導体層２１０の界面２１１と半導体層２２０の界面２２１との境界を形成する。
半導体層２１０と半導体層２３０との間には、ｐｎ接合面２７０が形成されている。ｐｎ接合面２７０は、半導体層２１０と半導体層２３０とが接合された界面である。ｐｎ接合面２７０における−Ｘ軸方向側の端部２７２は、ｐｎ接合面２７０における＋Ｘ軸方向側の端部２７３とともに、半導体層２１０の界面２１１と半導体層２３０の界面２３１との境界を形成する。
半導体装置２０の保護膜２８０は、電気絶縁性を有し、半導体層２１０および半導体層２３０の各界面を被覆する。保護膜２８０を形成する方法は、第１実施形態における保護膜１８０を形成する方法と同様である。
本実施形態では、保護膜２８０は、−Ｘ軸方向側では、半導体層２１０の界面２１１を、ｐｎ接合面２６０の端部２６２の手前まで被覆する。本実施形態では、保護膜２８０は、＋Ｘ軸方向側では、半導体層２１０の界面２１１から、ｐｎ接合面２７０の端部２７２を経て、半導体層２３０の界面２３１に至る範囲を被覆する。
保護膜２８０の厚みは、４００ｎｍ以上が好ましく、本実施形態では、第１実施形態の保護膜１８０と同様に設定された６００ｎｍである。保護膜２８０の厚みは、例えば、耐電圧３ｋＶの場合には３μｍであってもよく、耐電圧が５０ｋＶの場合には５０μｍであってもよく、耐電圧が５００ｋＶの場合には５００μｍであってもよい。保護膜２８０は、第１の層２８１と、第２の層２８２とを備える。
保護膜２８０における第１の層２８１は、酸化アルミニウム（Ａｌ2Ｏ3）から成り、半導体層２１０界面２１１と、半導体層２２０の界面２２１と、半導体層２３０の界面２３１とにそれぞれ隣接する。これによって、第１の層２８１は、ｐｎ接合面２６０の端部２６２を被覆するとともに、ｐｎ接合面２７０の端部２７２を被覆する。保護膜２８０の加工性を向上させる観点から、第１の層２８１の厚みは、５００ｎｍ以下が好ましく、３００ｎｍ以下がさらに好ましく、１００ｎｍ以下がいっそう好ましい。本実施形態では、第１の層２８１の厚みは、１００ｎｍである。第１の層２８１厚みは、第１の層２８１の成膜を現実的に制御可能な限界値である１ｎｍ程度であってもよい。
保護膜２８０における第２の層２８２は、酸化アルミニウム（Ａｌ2Ｏ3）とは異なる電気絶縁材料から成り、第１の層２８１に積層された層である。本実施形態では、第２の層２８２は、二酸化ケイ素（ＳｉＯ2）から成る。本実施形態では、第２の層２８２の厚みは、５００ｎｍである。
保護膜２８０には、第１の層２８１および第２の層２８２を貫通する開口部２８５が形成されている。開口部２８５は、半導体層２１０の界面２１１と、半導体層２２０の界面２２１と、半導体層２３０の界面２３１との各界面上から、保護膜２８０を各界面が露出するまで除去する過程において、少なくとも第１の層２８１をウェットエッチングによって各界面上から除去した構造である。開口部２８５を形成する方法は、第１実施形態において保護膜１８０に開口部１８５を形成する方法と同様である。
半導体装置２０のソース電極２９２は、導電性を有し、半導体層２２０の界面２２１から、ｐｎ接合面２６０の端部２６２を経て、半導体層２１０の界面２１１に至る範囲にオーミック接合された電極である。ソース電極２９２は、保護膜２８０の開口部２８５の内側に位置する。本実施形態では、ソース電極２９２は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後に焼成によって合金化した電極である。
半導体装置２０のゲート絶縁膜２９５は、電気絶縁性を有し、ソース電極２９２とドレイン電極２９８との間における半導体層２２０の界面２２１から半導体層２１０界面２１１を経て半導体層２３０の界面２３１に至る範囲に広がる絶縁膜である。本実施形態では、ゲート絶縁膜２９５の材質は、二酸化ケイ素（ＳｉＯ2）である。他の実施形態では、ゲート絶縁膜２９５の材質は、他の電気絶縁材料であってもよい。
半導体装置２０のゲート電極２９６は、導電性を有し、ゲート絶縁膜２９５の上に広がる電極である。本実施形態では、ゲート電極２９６は、アルミニウム（Ａｌ）から成る。
半導体装置２０のドレイン電極２９８は、導電性を有し、半導体層２３０の界面２３１にオーミック接合された電極である。ドレイン電極２９８は、保護膜２８０の開口部２８５の内側に位置する。本実施形態では、ドレイン電極２９８は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後に焼成によって合金化した電極である。
以上説明した第２実施形態によれば、第１実施形態と同様に、保護膜２８０の電気的特性の向上と加工性の向上とを両立できる。
Ｃ．他の実施形態
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
上述の実施形態における絶縁膜は、上述の実施形態とは異なる構造を有する半導体装置の絶縁膜に適用されてもよい。
上述の実施形態において、保護膜における第１の層は、２つ以上の複数の層から形成されてもよい。第１の層が複数の層から形成される場合、これらの層の厚みの合計は、５００ｎｍ以下が好ましく、３００ｎｍ以下がさらに好ましく、１００ｎｍ以下がいっそう好ましい。
上述の実施形態において、保護膜における第２の層の電気絶縁材料は、二酸化ケイ素（ＳｉＯ2）と、窒化ケイ素（ＳｉＮ）と、酸窒化ケイ素（ＳｉＯＮ）と、酸化ハフニウム（ＨｆＯ2）と、窒化アルミニウム（ＡｌＮ）と、酸化ジルコニウム（ＺｒＯ2）と、酸窒化ジルコニウム（ＺｒＯＮ）との少なくとも１つであってもよい。第２の層の電気絶縁材料が、ＳｉＯ2とＳｉＮとＳｉＯＮとの少なくとも１つである場合、第２の層に対するエッチング加工としてウェットエッチングとドライエッチングとを選択できるため、絶縁膜の加工方法を選択する自由度を向上させることができ、ドライエッチングを選択することによって保護膜の加工性をさらに向上させることができる。また、第２の層の電気絶縁材料が、ＨｆＯ2とＡｌＮとＺｒＯ2とＺｒＯＮとの少なくとも１つである場合、電界集中を緩和させる絶縁膜の機能を効果的に向上できる。
上述の実施形態において、保護膜における第２の層は、２つ以上の複数の層から形成されてもよい。第２の層が複数の層から形成される場合、これらの層の材質は、同一であってもよいし、異なっても良い。
上述の実施形態において、保護膜の各層を形成する手法は、ＡＬＤ法に限らず、スパッタ（Sputter）法であってもよい。
上述の実施形態において、基板の材質は、窒化ガリウム（ＧａＮ）に限らず、ケイ素（Ｓｉ）、サファイア（Ａｌ2Ｏ3）、炭化ケイ素（ＳｉＣ）などであってもよい。なお、縦型の半導体装置における基板には、電気を通しやすい材質が適用され、横型の半導体装置における基板には、電気を通しにくい材質が適用される。
上述の実施形態において、ｎ型半導体層に含まれるドナーは、ケイ素（Ｓｉ）に限らず、ゲルマニウム（Ｇｅ）、酸素（Ｏ）などであってもよい。
上述の実施形態において、ｐ型半導体層に含まれるアクセプタは、マグネシウム（Ｍｇ）に限らず、亜鉛（Ｚｎ）、炭素（Ｃ）などであってもよい。
上述の実施形態において、ｎ型半導体層に接合されるオーミック電極の材質は、チタン（Ｔｉ）およびアルミニウム（Ａｌ）の合金に限らず、他の金属であってもよい。
上述の実施形態において、フィールドプレート電極の材質は、アルミニウム（Ａｌ）に限らず、他の金属であってもよい。
１０，１２，１４，２０…半導体装置
１０５…トレンチ
１１０…基板
１２０…半導体層
１２２…界面
１３０…半導体層
１３２…界面
１４０…半導体層
１４１，１４２…界面
１６０…ｐｎ接合面
１６２…端部
１８０…保護膜
１８１…第１の層
１８１ａ，１８１ｂ…面
１８２…第２の層
１８２ａ，１８２ｂ…面
１８５…開口部
１９２…ソース電極
１９３…フィールドプレート電極
１９５…ゲート絶縁膜
１９６…ゲート電極
１９８…ドレイン電極
２１０…半導体層
２１１…界面
２２０…半導体層
２２１…界面
２３０…半導体層
２３１…界面
２６０…ｐｎ接合面
２６２…端部
２６３…端部
２７０…ｐｎ接合面
２７２…端部
２７３…端部
２８０…保護膜
２８１…第１の層
２８２…第２の層
２８５…開口部
２９２…ソース電極
２９５…ゲート絶縁膜
２９６…ゲート電極
２９８…ドレイン電極

Claims (5)

  1. ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）であって、
    窒化ガリウム（ＧａＮ）から主に成るｐ型半導体層と、
    窒化ガリウム（ＧａＮ）から主に成り、前記ｐ型半導体層に接合されたｎ型半導体層と、
    電気絶縁性を有し、前記ｐ型半導体層および前記ｎ型半導体層を被覆する保護膜であって、
    酸化アルミニウム（Ａｌ2Ｏ3）から成る第１の層と、
    酸化アルミニウム（Ａｌ2Ｏ3）とは異なる電気絶縁材料から成り、前記第１の層に積層された第２の層と、
    前記第１の層および前記第２の層を貫通する開口部と
    を含み、前記第１の層が、前記ｐ型半導体層および前記ｎ型半導体層に隣接し、前記ｐ型半導体層と前記ｎ型半導体層とが接合されたｐｎ接合面の端部のうち、前記開口部の外側における端部を被覆する、保護膜と、
    電気絶縁性を有し、前記保護膜の前記開口部の内側に設けられ、前記ｐ型半導体層および前記ｎ型半導体層と、前記ｐｎ接合面の端部のうち前記第１の層に被覆された端部と対になる端部である、前記開口部の内側における端部と、を被覆するゲート絶縁膜と、
    前記ゲート絶縁膜に接合されたゲート電極と
    前記開口部の内側に位置し、前記ｐ型半導体層又は前記ｎ型半導体層に接合されたソース電極と、
    前記ｐ型半導体層と前記ｎ型半導体層とを含む半導体層の前記開口部が形成される側の表面とは反対の面である、裏面に接合されたドレイン電極と、
    を備え、
    前記第１の層と前記第２の層とを合わせた前記保護膜の全体の厚みは、４００ｎｍ以上である、ＭＯＳＦＥＴ。
  2. 前記第２の層を形成する電気絶縁材料は、二酸化ケイ素（ＳｉＯ2）と、窒化ケイ素（ＳｉＮ）と、酸窒化ケイ素（ＳｉＯＮ）と、酸化ハフニウム（ＨｆＯ2）と、窒化アルミニウム（ＡｌＮ）と、酸化ジルコニウム（ＺｒＯ2）と、酸窒化ジルコニウム（ＺｒＯＮ）との少なくとも１つである、請求項１に記載のＭＯＳＦＥＴ。
  3. 前記第１の層の厚みは、５００ｎｍ以下である、請求項１または請求項２に記載のＭＯＳＦＥＴ。
  4. 前記第１の層における前記開口部を画定する面は、前記半導体層側から前記第２の層側にわたって前記開口部の外側へと傾斜する、請求項１から請求項３までのいずれか一項に記載のＭＯＳＦＥＴ。
  5. 前記ゲート絶縁膜は、前記保護膜とは異なる組成を有する、請求項１から請求項４までのいずれか一項に記載のＭＯＳＦＥＴ。
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