JP2014192174A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】トレンチを有する半導体装置の電気的特性を向上させる。
【解決手段】半導体装置は、上面を有する凸部が形成された第１のｎ型半導体層と；凸部の上面に接合された第１のｐ型半導体層と；第１のｎ型半導体層および第１のｐ型半導体層にわたって積層された第２のｎ型半導体層と；第２のｎ型半導体層に積層された第２のｐ型半導体層と；第２のｐ型半導体層に積層された第３のｎ型半導体層と；第３のｎ型半導体層から第２のｐ型半導体層と第２のｎ型半導体層とを貫通して第１のｐ型半導体層に至るまで落ち込んだ溝部とを備える。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。

半導体装置（半導体デバイス、半導体素子）の構造として、トレンチ（溝部）にゲート電極を形成したトレンチゲート構造が知られている。特許文献１〜５には、トレンチゲート構造におけるトレンチの底部に発生する電界集中を緩和するために、イオン注入および熱拡散の少なくとも一方を用いて、トレンチ底部にｐ型半導体をフローティング領域として形成することが記載されている。これによって、半導体装置の耐電圧を向上させることができる。

特開平１−３１０５７６号公報 特開平１０−９８１８８号公報 特開２００５−１１６８２２号公報 特開２００７−１５８２７５号公報 特開２００９−２６７０２９号公報

特許文献１〜５のトレンチゲート構造では、ｎ型半導体層にｐ型半導体のドーパント（不純物）が拡散することによって、ｎ型半導体層の電気的特性が劣化する（例えば、チャネル長およびオン抵抗の増加）という課題があった。特に、イオン注入によってｐ型半導体を形成することが困難である半導体（例えば、窒化ガリウム（ＧａＮ）に代表されるIII族窒化物半導体）に適用する場合、比較的に高温で長時間の加熱処理（例えば、９００℃、６０分）が必要となるため、ｎ型半導体層における電気的特性の劣化が顕著であった。また、半導体装置におけるトレンチを用いた終端構造においても、トレンチゲート構造と同様の課題があった。

そのため、トレンチを有する半導体装置の電気的特性を向上させることが可能な技術が望まれていた。そのほか、半導体装置においては、微細化や、低コスト化、省資源化、製造の容易化、使い勝手の向上、耐久性の向上などが望まれていた。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。

（１）本発明の一形態によれば、半導体装置が提供される。この半導体装置は、上面を有する凸部が、形成された第１のｎ型半導体層と；前記凸部の前記上面に積層された第１のｐ型半導体層と；前記第１のｎ型半導体層および前記第１のｐ型半導体層にわたって積層された第２のｎ型半導体層と；前記第２のｎ型半導体層に積層された第２のｐ型半導体層と；前記第２のｐ型半導体層に積層された第３のｎ型半導体層と；前記第３のｎ型半導体層から前記第２のｐ型半導体層と前記第２のｎ型半導体層とを貫通して前記第１のｐ型半導体層に至るまで落ち込んだ溝部とを備える。この形態によれば、第１のｐ型半導体層によって溝部における電界集中を緩和できる。その結果、半導体装置の電気的特性を向上させることができる。

（２）上記形態の半導体装置において、前記第１のｎ型半導体層は、前記第１のｐ型半導体層に対して、前記凸部の前記上面でのみ隣接してもよい。この形態によれば、第１のｐ型半導体層によって溝部における電界集中の緩和を効果的に実現できる。

（３）上記形態の半導体装置において、前記第２のｎ型半導体層は、前記凸部が突出する突出方向に向けて前記凸部および前記第１のｐ型半導体層に沿って隆起した第１の隆起部を有してもよく；前記第２のｐ型半導体層は、前記突出方向に向けて前記第１の隆起部に沿って隆起した第２の隆起部を有してもよく；前記第３のｎ型半導体層は、前記突出方向に向けて前記第２の隆起部に沿って隆起した第３の隆起部を有してもよい。この形態によれば、各隆起部を有する各半導体層に形成された溝部における電界集中を緩和できる。

（４）上記形態の半導体装置は、さらに、前記溝部に絶縁膜を介して形成された電極を備えてもよい。この形態によれば、絶縁膜を介して電極が形成された溝部における電界集中を緩和できる。

（５）上記形態の半導体装置において、前記第１のｐ型半導体層の厚みＴｐ１は、０．１μｍ以上であってもよい。この形態によれば、第１のｐ型半導体層によって溝部における電界集中の緩和を効果的に実現できる。

（６）上記形態の半導体装置において、前記凸部の高さＨｎ１と前記第１のｐ型半導体層の厚みＴｐ１とを合わせた高さＨｍは、前記第２のｎ型半導体層の厚みＴｎ２と前記第２のｐ型半導体層の厚みＴｐ２と前記第３のｎ型半導体層の厚みＴｎ３とを合わせた厚みＴｕよりも小さくてもよい。この形態によれば、凸部および第１のｐ型半導体層の上に形成される各半導体層の結晶品質を向上させることができる。

（７）上記形態の半導体装置において、前記第２のｎ型半導体層の厚みＴｎ２は、前記第１のｐ型半導体層の厚みＴｐ１以上であってもよい。この形態によれば、第２のｎ型半導体層の結晶品質を向上させることができる。

（８）上記形態の半導体装置において、前記第２のｎ型半導体層の厚みＴｎ２は、０．２μｍ以上であってもよい。この形態によれば、第１のｐ型半導体層によって第２のｎ型半導体層に空乏層が広がることによるオン抵抗の増加を抑制できる。

（９）上記形態の半導体装置において、前記第２のｎ型半導体層の厚みＴｎ２は、０．５μｍ以上であってもよい。この形態によれば、第１のｐ型半導体層によって第２のｎ型半導体層に空乏層が広がることによるオン抵抗の増加をさらに抑制できる。

（１０）上記形態の半導体装置において、前記溝部は、前記第１のｐ型半導体層の内側に落ち込んだ形状を成してもよい。この形態によれば、溝部を形成する際、第１のｐ型半導体層に対する溝部の位置決めの容易化を図ることができる。

（１１）上記形態の半導体装置において、前記第１のｐ型半導体層の側端と前記溝部の底面との間の距離ｗ１は、０．５μｍ以下であってもよい。この形態によれば、第１のｐ型半導体層によって第２のｎ型半導体層に空乏層が広がることによるオン抵抗の増加を抑制できる。

（１２）上記形態の半導体装置において、前記第１のｐ型半導体層の側端と前記溝部の底面との間の距離ｗ１は、０．２５μｍ以下であってもよい。この形態によれば、第１のｐ型半導体層によって第２のｎ型半導体層に空乏層が広がることによるオン抵抗の増加をさらに抑制できる。

（１３）上記形態の半導体装置において、前記凸部および前記第１のｐ型半導体層は、前記溝部の底面よりも狭くてもよい。この形態によれば、第１のｐ型半導体層によって第２のｎ型半導体層に空乏層が広がることによるオン抵抗の増加をいっそう抑制できる。

（１４）上記形態の半導体装置において、前記第１のｐ型半導体層の側端と前記溝部の底面との間の距離ｗ２は、０．５μｍ以下であってもよい。この形態によれば、第１のｐ型半導体層によって溝部における電界集中の緩和を効果的に実現できる。

（１５）上記形態の半導体装置は、さらに、前記第１のｎ型半導体層および前記第１のｐ型半導体層と、前記第２のｎ型半導体層との間に積層された他のｎ型半導体層を備えてもよい。この形態によれば、第２のｎ型半導体層の結晶品質を向上させることができる。

（１６）上記形態の半導体装置は、さらに、前記第１のｎ型半導体層および前記第１のｐ型半導体層と、前記第２のｎ型半導体層との間に積層された真性半導体層を備えてもよい。この形態によれば、第２のｎ型半導体層の結晶品質を向上させることができる。

（１７）上記形態の半導体装置において、前記第１のｐ型半導体層が広がる方向に沿った前記第１のｐ型半導体層を通る仮想平面上に、前記第２のｐ型半導体層が存在してもよい。この形態によれば、第１のｐ型半導体層および第２のｐ型半導体層によって溝部における電界集中をいっそう緩和することができる。

（１８）上記形態の半導体装置において、前記第１のｎ型半導体層、前記第２のｎ型半導体層、前記第３のｎ型半導体層、前記第１のｐ型半導体層、および前記第２のｐ型半導体層は、窒化ガリウム（ＧａＮ）から主に成る半導体層であってもよい。この形態によれば、イオン注入によってｐ型半導体を形成することが困難であるＧａＮ系の半導体装置において耐電圧を向上させることができる。

（１９）本発明の一形態によれば、半導体装置の製造方法が提供される。この製造方法は、第１のｎ型半導体層を形成する工程と；前記第１のｎ型半導体層に第１のｐ型半導体層を結晶成長によって形成する工程と；前記第１のｎ型半導体層と前記第１のｐ型半導体層とに対するドライエッチングによって、前記第１のｐ型半導体層が上面に積層された凸部を前記第１のｎ型半導体層に形成する工程と；前記第１のｎ型半導体層および前記第１のｐ型半導体層の各表面上に第２のｎ型半導体層を結晶成長によって形成する工程と；前記第２のｎ型半導体層の表面上に第２のｐ型半導体層を結晶成長によって形成する工程と；前記第２のｐ型半導体層の表面上に第３のｎ型半導体層を結晶成長によって形成する工程と；前記第３のｎ型半導体層から前記第２のｐ型半導体層と前記第２のｎ型半導体層とを貫通して前記第１のｐ型半導体層に至るまで落ち込んだ溝部を、ドライエッチングによって形成する工程とを備える。この形態によれば、イオン注入および熱拡散を用いることなく、溝部における電界集中を緩和可能に第１のｐ型半導体層を形成できる。そのため、第１のｐ型半導体層のドーパントが第１のｎ型半導体層および第２のｎ型半導体層の少なくとも一方に拡散することによるオン抵抗の増加と、第２のｐ型半導体層のドーパントが第３のｎ型半導体層に拡散することによるオン抵抗の増加とを抑制できる。その結果、半導体装置の電気的特性を向上させることができる。

（２０）上記形態における半導体装置の製造方法において、前記凸部を形成する工程は、前記ドライエッチングを行った後、前記第１のｎ型半導体層と前記第１のｐ型半導体層に対してウェットエッチングを行う工程を含んでもよい。この形態によれば、第１のｎ型半導体層および第１のｐ型半導体層の各表面におけるドライエッチングによる損傷をウェットエッチングによって緩和できるため、第２のｎ型半導体層の結晶成長を容易に行うことができる。

本発明は、半導体装置およびその製造方法以外の種々の形態で実現することも可能である。例えば、本願発明は、上記形態の半導体装置が組み込まれた電気機器、上記形態の半導体装置を製造する製造装置などの形態で実現することができる。

本発明の半導体装置によれば、第１のｐ型半導体層によって溝部における電界集中を緩和できる。その結果、半導体装置の電気的特性を向上させることができる。

本発明における半導体装置の製造方法によれば、イオン注入および熱拡散を用いることなく、溝部における電界集中を緩和可能に第１のｐ型半導体層を形成できる。そのため、第１のｐ型半導体層のドーパントが第１のｎ型半導体層および第２のｎ型半導体層の少なくとも一方に拡散することによるオン抵抗の増加と、第２のｐ型半導体層のドーパントが第３のｎ型半導体層に拡散することによるオン抵抗の増加とを抑制できる。その結果、半導体装置の電気的特性を向上させることができる。

第１実施形態における半導体装置の構成を模式的に示す断面図である。 溝部を中心に拡大した半導体装置の構成を模式的に示す断面図である。 半導体装置の製造方法を示す工程図である 製造途中にある半導体装置の構成を示す説明図である。 製造途中にある半導体装置の構成を示す説明図である。 製造途中にある半導体装置の構成を示す説明図である。 製造途中にある半導体装置の構成を示す説明図である。 製造途中にある半導体装置の構成を示す説明図である。 製造途中にある半導体装置の構成を示す説明図である。 評価試験に用いた半導体装置の構成を模式的に示す断面図である。 評価試験の結果を示す説明図である。 第２実施形態における半導体装置の構成を模式的に示す断面図である。 第３実施形態における半導体装置の構成を模式的に示す断面図である。 評価試験の結果を示す説明図である。 第４実施形態における半導体装置の構成を模式的に示す断面図である。 評価試験の結果を示す説明図である。 第５実施形態における半導体装置の構成を模式的に示す断面図である。 第６実施形態における半導体装置の構成を模式的に示す断面図である。

Ａ．第１実施形態
Ａ−１．半導体装置の構成
図１は、第１実施形態における半導体装置１０の構成を模式的に示す断面図である。半導体装置１０は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置１０は、トレンチゲート型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）であり、電力制御に用いられ、パワーデバイスとも呼ばれる。

半導体装置１０は、基板１１０と、ｎ型半導体層１２０と、ｐ型半導体層１３０と、ｎ型半導体層１４０と、ｐ型半導体層１５０と、ｎ型半導体層１６０と、電極２１０，２３０，２５０と、絶縁膜３４０とを備える。半導体装置１０には、溝部１７０および凹部１８０が形成されている。半導体装置１０は、溝部１７０に電極２５０を形成したトレンチゲート構造を有する。

図１には、相互に直交するＸＹＺ軸が図示されている。図１のＸＹＺ軸のうち、Ｘ軸は、基板１１０に対してｎ型半導体層１２０が積層する積層方向に沿った軸である。Ｘ軸に沿ったＸ軸方向のうち、＋Ｘ軸方向は、基板１１０からｎ型半導体層１２０に向かう方向であり、−Ｘ軸方向は、＋Ｘ軸方向に対向する方向である。図１のＸＹＺ軸のうち、Ｙ軸およびＺ軸は、Ｚ軸に直交すると共に相互に直交する軸である。Ｙ軸に沿ったＹ軸方向のうち、＋Ｙ軸方向は、図１の紙面左から紙面右に向かう方向であり、−Ｙ軸方向は、＋Ｙ軸方向に対向する方向である。Ｚ軸に沿ったＺ軸方向のうち、＋Ｚ軸方向は、図１の紙面手前から紙面奥に向かう方向であり、−Ｚ軸方向は、＋Ｚ軸方向に対向する方向である。

半導体装置１０の基板１１０は、Ｙ軸およびＺ軸に沿って広がる半導体層である。本実施形態では、基板１１０は、窒化ガリウム（ＧａＮ）から主に成り、ｎ型半導体層１２０よりも高い濃度でケイ素（Ｓｉ）をドナーとして含有する。他の実施形態では、本実施形態では、基板１１０の全域におけるＳｉの平均濃度は、１．０×１０¹⁸ｃｍ^-3以上である。

半導体装置１０のｎ型半導体層１２０は、結晶成長によって形成された第１のｎ型半導体層である。ｎ型半導体層１２０は、基板１１０の＋Ｘ軸方向側に積層され、Ｙ軸およびＺ軸に沿って広がる。ｎ型半導体層１２０は、窒化ガリウム（ＧａＮ）から主に成ると共に、ｎ型半導体層１６０よりも低い濃度でケイ素（Ｓｉ）をドナーとして含有する。本実施形態では、ｎ型半導体層１２０の全域におけるＳｉの平均濃度は、１．０×１０¹⁶ｃｍ^-3以下である。ｎ型半導体層１２０は、「ｎ^-−ＧａＮ」とも呼ばれる。

ｎ型半導体層１２０は、＋Ｘ軸方向側に向けて突出した凸部１２６を有する。凸部１２６は、＋Ｘ軸方向側を向いた面である上面１２７を有する。凸部１２６の上面１２７には、ｐ型半導体層１３０が積層されている。本実施形態では、凸部１２６は、Ｚ軸方向に延びた台地状のメサ（mesa）構造をｐ型半導体層１３０とともに構成する。本実施形態では、メサ構造の断面形状は、＋Ｘ軸方向側の幅と−Ｘ軸方向側の幅とが等しい矩形を成す。本実施形態では、凸部１２６は、ドライエッチングおよびウェットエッチングによってｐ型半導体層１３０とともに成形された構造である。

半導体装置１０のｐ型半導体層１３０は、結晶成長によって形成された第１のｐ型半導体層である。ｐ型半導体層１３０は、ｎ型半導体層１２０における凸部１２６の上面１２７に積層され、Ｙ軸およびＺ軸に沿って広がる。ｐ型半導体層１３０は、ｎ型半導体層１４０によってｐ型半導体層１５０から分離されたフローティング（floating）領域である。ｐ型半導体層１３０は、溝部１７０の−Ｘ軸方向側に隣接する。ｐ型半導体層１３０は、窒化ガリウム（ＧａＮ）から主に成り、マグネシウム（Ｍｇ）をアクセプタとして含有する。本実施形態では、ｐ型半導体層１３０の全域におけるＭｇの平均濃度は、１．０×１０¹⁷ｃｍ^-3以上１．０×１０²⁰ｃｍ^-3以下である。

半導体装置１０のｎ型半導体層１４０は、結晶成長によって形成された第２のｎ型半導体層である。ｎ型半導体層１４０は、ｎ型半導体層１２０およびｐ型半導体層１３０における＋Ｘ軸方向側にわたって積層され、Ｙ軸およびＺ軸に沿って広がる。ｎ型半導体層１４０は、窒化ガリウム（ＧａＮ）から主に成り、ｎ型半導体層１２０と同程度の濃度でケイ素（Ｓｉ）をドナーとして含有する。ｎ型半導体層１４０は、「ｎ^-−ＧａＮ」とも呼ばれる。

ｎ型半導体層１４０は、隆起部１４５を有する。隆起部１４５は、ｎ型半導体層１２０の凸部１２６が突出する突出方向（＋Ｘ軸方向）に向けて、凸部１２６およびｐ型半導体層１３０に沿って隆起した第１の隆起部である。本実施形態では、ｎ型半導体層１４０は、隆起部１４５において溝部１７０によって分断されている。

半導体装置１０のｐ型半導体層１５０は、結晶成長によって形成された第２のｐ型半導体層である。ｐ型半導体層１５０は、ｎ型半導体層１４０の＋Ｘ軸方向側に積層され、Ｙ軸およびＺ軸に沿って広がる。ｐ型半導体層１５０は、窒化ガリウム（ＧａＮ）から主に成り、マグネシウム（Ｍｇ）をアクセプタとして含有する。本実施形態では、ｐ型半導体層１５０の全域におけるＭｇの平均濃度は、１．０×１０¹⁷ｃｍ^-3以上１．０×１０²⁰ｃｍ^-3以下である。ｐ型半導体層１５０は、「ｐ−ＧａＮ」とも呼ばれる。

ｐ型半導体層１５０は、隆起部１５５を有する。隆起部１５５は、＋Ｘ軸方向に向けてｎ型半導体層１４０の隆起部１４５に沿って隆起した第２の隆起部である。本実施形態では、ｐ型半導体層１５０は、隆起部１５５において溝部１７０によって分断されている。

半導体装置１０のｎ型半導体層１６０は、結晶成長によって形成された第３のｎ型半導体層である。ｎ型半導体層１６０は、ｐ型半導体層１５０の＋Ｘ軸方向側に積層され、Ｙ軸およびＺ軸に沿って広がる。ｎ型半導体層１６０は、窒化ガリウム（ＧａＮ）から主に成り、n型半導体層１２０およびｎ型半導体層１３０よりも高い濃度でケイ素（Ｓｉ）をドナーとして含有する。本実施形態では、ｎ型半導体層１６０の全域におけるＳｉの平均濃度は、３．０×１０¹⁸ｃｍ^-3以上である。ｎ型半導体層１６０は、「ｎ⁺−ＧａＮ」とも呼ばれる。

ｎ型半導体層１６０は、隆起部１６５を有する。隆起部１６５は、＋Ｘ軸方向に向けてｐ型半導体層１５０の隆起部１５５に沿って隆起した第３の隆起部である。本実施形態では、ｎ型半導体層１６０は、隆起部１６５において溝部１７０によって分断されている。

半導体装置１０の溝部１７０は、ｎ型半導体層１６０の＋Ｘ軸方向側からｐ型半導体層１５０とｎ型半導体層１４０とを貫通しｐ型半導体層１３０に至るまで落ち込んだトレンチ（trench）である。本実施形態では、溝部１７０は、ｐ型半導体層１３０の内側に落ち込んだ形状を成す。本実施形態では、溝部１７０は、Ｚ軸方向に延びた形状を成す。本実施形態では、溝部１７０は、ドライエッチングで処理された後にウェットエッチングで処理されることによって形成される。

溝部１７０の表面には、ｎ型半導体層１６０の＋Ｘ軸方向側に至るまで、絶縁膜３４０が形成されている。本実施形態では、絶縁膜３４０は、二酸化ケイ素（ＳｉＯ₂）から成る。

半導体装置１０の凹部１８０は、ドライエッチングおよびウェットエッチングによって形成され、ｎ型半導体層１６０の＋Ｘ軸方向側からｐ型半導体層１５０に至るまで落ち込んだリセス（recess）である。

半導体装置１０の電極２１０は、基板１１０の−Ｘ軸方向側に形成されたドレイン電極である。本実施形態では、電極２１０は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後に焼成することによって形成される。

半導体装置１０の電極２３０は、凹部１８０に形成されたソース電極である。本実施形態では、電極２３０は、パラジウム（Ｐｄ）から成る層にチタン（Ｔｉ）から成る層とアルミニウム（Ａｌ）から成る層とを積層した後に焼成することによって形成される。

半導体装置１０の電極２５０は、絶縁膜３４０を介して溝部１７０に形成されたゲート電極である。本実施形態では、電極２５０は、アルミニウム（Ａｌ）から成る。

図２は、溝部１７０を中心に拡大した半導体装置１０の構成を模式的に示す断面図である。図２には、図１と同様にＸＹＺ軸が図示されている。

溝部１７０は、溝部１７０の底面の端である部位１７２を有する。溝部１７０の−Ｘ軸方向側に位置する凸部１２６は、部位１２８を有する。凸部１２６の部位１２８は、凸部１２６が＋Ｘ軸方向に突出する起点である。部位１２８は、凸部１２６の側端でもある。

本実施形態では、溝部１７０は、ｐ型半導体層１３０の内側に落ち込んだ形状を成し、溝部１７０におけるＹ軸方向に沿った底面の幅Ｗｔは、凸部１２６およびｐ型半導体層１３０のＹ軸方向に沿った幅Ｗｍよりも小さい。言い換えると、凸部１２６およびｐ型半導体層１３０は、溝部１７０の底面よりも広い。

ｐ型半導体層１３０の影響でｎ型半導体層１４０に空乏層が広がることによる半導体装置１０のオン抵抗の増加を抑制する観点から、部位１２８と部位１７２との間におけるＹ軸方向に沿った距離ｗ１は、０．５μｍ（マイクロメートル）以下であることが好ましく、０．２５μｍ以下であることがさらに好ましい。本実施形態では、幅Ｗｍは２．０μｍであり、幅Ｗｔは１．５μｍであり、距離ｗ１は０．２５μｍである。

ｐ型半導体層１３０によって溝部１７０の部位１７２における電界集中を十分に緩和する観点から、ｐ型半導体層１３０のＸ軸方向に沿った厚みＴｐ１は、０．１μｍ以上であることが好ましい。凸部１２６およびｐ型半導体層１３０の上に形成される各半導体層の結晶品質を向上させる観点から、凸部１２６の高さＨｎ１とｐ型半導体層１３０の厚みＴｐ１とを合わせた高さＨｍは、ｎ型半導体層１４０の厚みＴｎ２とｐ型半導体層１６０の厚みＴｐ２とｎ型半導体層１６０の厚みＴｎ３とを合わせた厚みＴｕよりも小さいことが好ましい。

凸部１２６の周辺における結晶品質を確保する観点から、ｎ型半導体層１４０のＸ軸方向に沿った厚みＴｎ２は、ｐ型半導体層１３０の厚みＴｐ１以上であることが好ましい。ｐ型半導体層１３０の影響でｎ型半導体層１４０に空乏層が広がることによる半導体装置１０のオン抵抗の増加を抑制する観点から、ｎ型半導体層１４０の厚みＴｎ２は、０．２μｍ以上が好ましく、０．５μｍ以上がさらに好ましい。製造コストの観点から、ｎ型半導体層１４０の厚みＴｎ２は、１．０μｍ以下が好ましい。

Ａ−２．半導体装置の製造方法
図３は、半導体装置１０の製造方法を示す工程図である。半導体装置１０を製造する際には、製造者は、まず、結晶成長によって基板１１０上にｎ型半導体層１２０を形成する（工程Ｐ１１２）。本実施形態では、製造者は、有機金属気相成長法（ＭＯＣＶＤ）を実現するＭＯＣＶＤ装置を用いた結晶成長によって、ｎ型半導体層１２０を形成する。本実施形態では、結晶成長（工程Ｐ１１２）によって形成されるｎ型半導体層１２０の厚みは、９．５μｍである。

ｎ型半導体層１２０を形成した後（工程Ｐ１１２）、製造者は、結晶成長によってｎ型半導体層１２０上にｐ型半導体層１３０を形成する（工程Ｐ１１４）。本実施形態では、製造者は、ＭＯＣＶＤ装置を用いた結晶成長によってｐ型半導体層１３０を形成する。本実施形態では、製造者は、ｎ型半導体層１２０における＋Ｘ軸方向側の全面にｐ型半導体層１３０を形成する。本実施形態では、結晶成長（工程Ｐ１１４）によって形成されるｐ型半導体層１３０の厚みは、０．２μｍである。

図４は、製造途中にある半導体装置１０ａの構成を示す説明図である。半導体装置１０ａは、ｎ型半導体層１２０に対する結晶成長（工程Ｐ１１２）によって作製される。半導体装置１０ａは、基板１１０上にｎ型半導体層１２０とｐ型半導体層１３０とを順に積層した構造を有する。

図３の説明に戻り、ｐ型半導体層１３０を形成した後（工程Ｐ１１４）、製造者は、ｎ型半導体層１２０とｐ型半導体層１３０とに対するドライエッチングおよびウェットエッチングによって、ｐ型半導体層１３０が上面１２７に積層された凸部１２６をｎ型半導体層１２０に形成する（工程Ｐ１２２）。本実施形態では、製造者は、ｐ型半導体層１３０の＋Ｘ軸方向側の表面のうち凸部１２６に対応する部分にエッチングマスクを形成した後、ｐ型半導体層１３０の＋Ｘ軸方向側から０．３μｍの深さまでの部位を、ドライエッチングによって除去する。ドライエッチングに続いて、製造者は、ドライエッチングによって露出したｎ型半導体層１２０およびｐ型半導体層１３０の表面をウェットエッチングによって処理した後、ｎ型半導体層１２０およびｐ型半導体層１３０の表面を洗浄する。ウェットエッチングに続いて、製造者は、エッチングマスクを除去した後、ｎ型半導体層１２０およびｐ型半導体層１３０の表面を洗浄する。これらの処理を経て、ｎ型半導体層１２０に凸部１２６が形成され、凸部１２６の上面１２７にｐ型半導体層１３０が残される。他の実施形態では、製造者は、ウェットエッチングを行うことなく、ドライエッチングのみで、凸部１２６およびｐ型半導体層１３０を形成してもよい。

図５は、製造途中にある半導体装置１０ｂの構成を示す説明図である。半導体装置１０ｂは、半導体装置１０ａに対するドライエッチングおよびウェットエッチング（工程Ｐ１２２）によって作製される。半導体装置１０ｂは、＋Ｘ軸方向側に凸部１２６が形成されたｎ型半導体層１２０を備える。凸部１２６の上面１２７には、ｐ型半導体層１３０が積層されている。

図３の説明に戻り、ドライエッチングおよびウェットエッチング（工程Ｐ１２２）を行った後、製造者は、加熱処理（工程Ｐ１２８）を行う。加熱処理（工程Ｐ１２８）では、製造者は、酸素（Ｏ₂）を含有する気体の中で、半導体装置１０ｂを加熱（アニール）する。これによって、ドライエッチングによる各半導体層の損傷が回復するとともに、ｐ型半導体層１３０のアクセプタであるＭｇが活性化する。本実施形態では、加熱処理（工程Ｐ１２８）に用いられる気体の温度は、８００℃である。本実施形態では、加熱処理（工程Ｐ１２８）において半導体装置１０ｂを加熱する時間は、５分間である。他の実施形態では、製造者は、加熱処理（工程Ｐ１２８）を実施しなくてもよい。

加熱処理（工程Ｐ１２８）を行った後、製造者は、ｎ型半導体層１２０およびｐ型半導体層１３０における＋Ｘ軸方向側の各表面上に、結晶成長によってｎ型半導体層１４０を形成する（工程Ｐ１３２）。本実施形態では、ｎ型半導体層１４０は、ｎ型半導体層１２０の凸部１２６と、ｐ型半導体層１３０とに沿って＋Ｘ軸方向側に隆起した形状に成る。他の実施形態では、ｎ型半導体層１４０は、ＹＺ平面に沿って一様に平坦な表面を＋Ｘ軸方向側に有する形状に成ってもよい。

本実施形態では、製造者は、ＭＯＣＶＤ装置を用いた結晶成長によってｎ型半導体層１４０を形成する。本実施形態では、製造者は、ｎ型半導体層１２０およびｐ型半導体層１３０における＋Ｘ軸方向側の全面にｎ型半導体層１４０を形成する。本実施形態では、結晶成長（工程Ｐ１３２）によって形成されるｎ型半導体層１４０の厚みは、０．５μｍである。

図６は、製造途中にある半導体装置１０ｃの構成を示す説明図である。半導体装置１０ｃは、半導体装置１０ｂに対する結晶成長（工程Ｐ１３２）によって作製される。本実施形態では、半導体装置１０ｃは、隆起部１４５を有するｎ型半導体層１４０を備える。ｎ型半導体層１４０の隆起部１４５は、ｎ型半導体層１２０の凸部１２６と、ｐ型半導体層１３０とに沿って＋Ｘ軸方向側に隆起した部位である。

図３に説明に戻り、結晶成長（工程Ｐ１３２）を行った後、製造者は、ｎ型半導体層１４０における＋Ｘ軸方向側の表面上に、結晶成長によってｐ型半導体層１５０を形成する（工程Ｐ１３４）。本実施形態では、ｐ型半導体層１５０は、ｎ型半導体層１４０の隆起部１４５に沿って＋Ｘ軸方向側に隆起した形状に成る。他の実施形態では、ｐ型半導体層１５０は、ＹＺ平面に沿って一様に平坦な表面を＋Ｘ軸方向側に有する形状に成ってもよい。

本実施形態では、製造者は、ＭＯＣＶＤ装置を用いた結晶成長によってｐ型半導体層１５０を形成する。本実施形態では、製造者は、ｎ型半導体層１４０における＋Ｘ軸方向側の全面にｐ型半導体層１５０を形成する。本実施形態では、結晶成長（工程Ｐ１３４）によって形成されるｐ型半導体層１５０の厚みは、１．０μｍである。

図７は、製造途中にある半導体装置１０ｄの構成を示す説明図である。半導体装置１０ｄは、半導体装置１０ｃに対する結晶成長（工程Ｐ１３４）によって作製される。本実施形態では、半導体装置１０ｄは、隆起部１５５を有するｐ型半導体層１５０を備える。ｐ型半導体層１５０の隆起部１５５は、ｎ型半導体層１４０の隆起部１４５に沿って＋Ｘ軸方向側に隆起した部位である。

図３に説明に戻り、結晶成長（工程Ｐ１３４）を行った後、製造者は、ｐ型半導体層１５０における＋Ｘ軸方向側の表面上に、結晶成長によってｎ型半導体層１６０を形成する（工程Ｐ１３６）。本実施形態では、ｎ型半導体層１６０は、ｐ型半導体層１５０の隆起部１５５に沿って＋Ｘ軸方向側に隆起した形状に成る。他の実施形態では、ｎ型半導体層１６０は、ＹＺ平面に沿って一様に平坦な表面を＋Ｘ軸方向側に有する形状に成ってもよい。

本実施形態では、製造者は、ＭＯＣＶＤ装置を用いた結晶成長によってｎ型半導体層１６０を形成する。本実施形態では、製造者は、ｐ型半導体層１５０における＋Ｘ軸方向側の全面にｎ型半導体層１６０を形成する。本実施形態では、結晶成長（工程Ｐ１３６）によって形成されるｎ型半導体層１６０の厚みは、０．３μｍである。

図８は、製造途中にある半導体装置１０ｅの構成を示す説明図である。半導体装置１０ｅは、半導体装置１０ｄに対する結晶成長（工程Ｐ１３６）によって作製される。本実施形態では、半導体装置１０ｅは、隆起部１６５を有するｎ型半導体層１６０を備える。ｎ型半導体層１６０の隆起部１６５は、ｐ型半導体層１５０の隆起部１５５に沿って＋Ｘ軸方向側に隆起した部位である。

図３の説明に戻り、結晶成長（工程Ｐ１３６）を行った後、製造者は、ドライエッチングおよびウェットエッチングによって溝部１７０を形成する（工程Ｐ１５０）。本実施形態では、製造者は、ｎ型半導体層１６０の＋Ｘ軸方向側の表面のうち溝部１７０に対応する部分の周囲にエッチングマスクを形成した後、ｎ型半導体層１６０からｐ型半導体層１５０とｎ型半導体層１４０とを貫通してｐ型半導体層１３０に至るまでの部位を、ドライエッチングによって除去する。ドライエッチングに続いて、製造者は、ドライエッチングによって露出した各半導体層の表面をウェットエッチングによって処理した後、各半導体層の表面を洗浄する。ウェットエッチングに続いて、製造者は、エッチングマスクを除去した後、各半導体層の表面を洗浄する。これらの処理を経て、溝部１７０が形成される。他の実施形態では、製造者は、ウェットエッチングを行うことなく、ドライエッチングのみで、溝部１７０を形成してもよい。

図９は、製造途中にある半導体装置１０ｆの構成を示す説明図である。半導体装置１０ｆは、半導体装置１０ｅに対するドライエッチングおよびウェットエッチング（工程Ｐ１５０）によって作製される。半導体装置１０ｆは、ｎ型半導体層１６０からｐ型半導体層１５０とｎ型半導体層１４０とを貫通してｐ型半導体層１３０に至るまで落ち込んだ溝部１７０を備える。

図３の説明に戻り、溝部１７０を形成した後（工程Ｐ１５０）、製造者は、加熱処理（工程Ｐ１６０）を行う。加熱処理（工程Ｐ１６０）では、製造者は、酸素（Ｏ₂）を含有する気体の中で、半導体装置１０ｆを加熱（アニール）する。これによって、ドライエッチングによる各半導体層の損傷が回復するとともに、ｐ型半導体層１５０のアクセプタであるＭｇが活性化する。本実施形態では、加熱処理（工程Ｐ１６０）に用いられる気体の温度は、８００℃である。本実施形態では、加熱処理（工程Ｐ１６０）において半導体装置１０ｅを加熱する時間は、５分間である。

加熱処理（工程Ｐ１６０）を行った後、製造者は、溝部１７０およびｎ型半導体層１６０の表面に絶縁膜３４０を形成する（工程Ｐ１７０）。

絶縁膜３４０を形成した後（工程Ｐ１７０）、製造者は、絶縁膜３４０を形成した半導体装置１０ｆに電極２１０，２３０，２５０を形成する（工程Ｐ１８０）。これらの工程を経て、半導体装置１０が完成する。

Ａ−３．評価試験
図１０は、評価試験に用いた半導体装置９０の構成を模式的に示す断面図である。図１０には、図１と同様にＸＹＺ軸が図示されている。半導体装置９０は、基板９１０と、ｎ型半導体層９２０と、ｐ型半導体層９３０と、ｎ型半導体層９４０と、電極９９１，９９３，９９５と、絶縁膜９９４とを備える。半導体装置９０には、溝部９７０および凹部９８０が形成されている。

半導体装置９０の基板９１０は、半導体装置１０の基板１１０と同様である。

半導体装置９０のｎ型半導体層９２０は、凸部１２６が形成されていない点を除き、半導体装置１０のｎ型半導体層１２０と同様である。

半導体装置９０のｐ型半導体層９３０は、隆起部１５５が形成されていない点を除き、半導体装置１０のｐ型半導体層１５０と同様である。

半導体装置９０のｎ型半導体層９４０は、隆起部１６５が形成されていない点を除き、半導体装置１０のｎ型半導体層１６０と同様である。

半導体装置９０の溝部９７０は、ｎ型半導体層９４０の＋Ｘ軸方向側からｐ型半導体層９３０を貫通しｎ型半導体層９２０に至るまで落ち込んだトレンチである点を除き、半導体装置１０の溝部１７０と同様である。

半導体装置９０の凹部９８０は、ｎ型半導体層９４０の＋Ｘ軸方向側からｐ型半導体層９３０に至るまで落ち込んだリセスである点を除き、半導体装置１０の凹部１８０と同様である。

半導体装置９０の電極９９１，９９３，９９５は、半導体装置１０の２１０，２３０，２５０とそれぞれ同様である。絶縁膜９９４は、溝部９７０およびｎ型半導体層９４０の表面に形成されている点を除き、半導体装置１０の絶縁膜３４０と同様である。

図１１は、評価試験の結果を示す説明図である。図１１の評価試験では、試験者は、半導体装置１０を試料１として用意し、半導体装置９０を試料２として用意した。試験者は、各試料のオン抵抗および耐電圧を測定した。図１１に示すように、半導体装置１０の耐電圧は、１４００〜１５００Ｖ（ボルト）であり、半導体装置９０の耐電圧は、８００〜９００Ｖであった。すなわち、半導体装置１０の耐電圧は、半導体装置９０に対して５０％以上向上した。半導体装置１０のオン抵抗は、半導体装置９０に対して３〜５％の増大に留まった。

Ａ−４．効果
以上説明した第１実施形態によれば、ｐ型半導体層１３０によって溝部１７０における電界集中を緩和できる。その結果、半導体装置１０の電気的特性を向上させることができる。また、イオン注入によってｐ型半導体を形成することが困難であるＧａＮ系の半導体装置１０において耐電圧を向上させることができる。

また、イオン注入および熱拡散を用いることなく、溝部１７０における電界集中を緩和可能にｐ型半導体層１３０を形成できる。そのため、ｐ型半導体層１３０のドーパントがｎ型半導体層１２０およびｎ型半導体層１４０の少なくとも一方に拡散することによるオン抵抗の増加と、ｐ型半導体層１５０のドーパントがｎ型半導体層１６０に拡散することによるオン抵抗の増加とを抑制できる。その結果、半導体装置１０の電気的特性を向上させることができる。

Ｂ．第２実施形態
図１２は、第２実施形態における半導体装置１２の構成を模式的に示す断面図である。図１２には、図１と同様にＸＹＺ軸が図示されている。第２実施形態の半導体装置１２は、電極２３０に変えて、ｐ型半導体層１５０に適した電極２３２と、ｎ型半導体層１６０に適した電極２３４とを備える点を除き、第１実施形態の半導体装置１０と同様である。

本実施形態では、電極２３２は、パラジウム（Ｐｄ）から成る電極である。本実施形態では、電極２３４は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後に焼成することによって形成される。

以上説明した第２実施形態によれば、第１実施形態と同様に、半導体装置１２の電気的特性を向上させることができる。

Ｃ．第３実施形態
図１３は、第３実施形態における半導体装置１３の構成を模式的に示す断面図である。図１３には、図１と同様にＸＹＺ軸が図示されている。第３実施形態の半導体装置１３は、幅Ｗｔが幅Ｗｍよりも大きい点を除き、第１実施形態の半導体装置１０と同様である。言い換えると、第３実施形態の半導体装置１３は、凸部１２６およびｐ型半導体層１３０が溝部１７０の底面よりも狭い点を除き、第１実施形態の半導体装置１０と同様である。

ｐ型半導体層１３０によって溝部１７０における電界集中の緩和を効果的に実現する観点から、部位１２８と部位１７２との間におけるＹ軸方向に沿った距離ｗ２は、０．５μｍ以下であることが好ましい。本実施形態では、幅Ｗｍは１．５μｍであり、幅Ｗｔは２．０μｍであり、距離ｗ２は０．２５μｍである。

図１４は、評価試験の結果を示す説明図である。図１４の評価試験では、試験者は、半導体装置１３を試料３として用意し、半導体装置９０を試料４として用意した。試験者は、各試料のオン抵抗および耐電圧を測定した。図１４に示すように、半導体装置１３の耐電圧は、１３００〜１４００Ｖであり、半導体装置９０の耐電圧は、８００〜９００Ｖであった。すなわち、半導体装置１３の耐電圧は、半導体装置９０に対して４０％以上向上した。半導体装置１３のオン抵抗は、半導体装置９０と同程度であった。

以上説明した第２実施形態によれば、第１実施形態と同様に、半導体装置１３の電気的特性を向上させることができる。また、凸部１２６およびｐ型半導体層１３０が溝部１７０の底面よりも狭いため、ｐ型半導体層１３０によってｎ型半導体層１４０に空乏層が広がることによるオン抵抗の増加をいっそう抑制できる。

Ｄ．第４実施形態
図１５は、第４実施形態における半導体装置１４の構成を模式的に示す断面図である。図１５には、図１と同様にＸＹＺ軸が図示されている。第４実施形態の半導体装置１４は、ｐ型半導体層１３０が広がる方向に沿ったｐ型半導体層１３０を通る仮想平面Ｐ（ＹＺ平面）上にｐ型半導体層１５０が存在する点を除き、第１実施形態と同様である。仮想平面Ｐは、ｐ型半導体層１３０が存在するＸ軸に沿った範囲内であれば、いずれの位置に設定してもよい。

図１６は、評価試験の結果を示す説明図である。図１６の評価試験では、試験者は、半導体装置１４を試料５として用意し、半導体装置９０を試料６として用意した。試験者は、各試料のオン抵抗および耐電圧を測定した。図１６に示すように、半導体装置１４の耐電圧は、１５００〜１６００Ｖであり、半導体装置９０の耐電圧は、８００〜９００Ｖであった。すなわち、半導体装置１４の耐電圧は、半導体装置９０に対して６０％以上向上した。半導体装置１４のオン抵抗は、半導体装置９０に対して３〜５％の増大に留まった。

以上説明した第３実施形態によれば、第１実施形態と同様に、半導体装置１４の電気的特性を向上させることができる。また、ｐ型半導体層１３０およびｐ型半導体層１５０によって溝部１７０における電界集中をいっそう緩和することができる。

Ｅ．第５実施形態
図１７は、第５実施形態における半導体装置１５の構成を模式的に示す断面図である。図１７には、図１と同様にＸＹＺ軸が図示されている。第５実施形態の半導体装置１５は、半導体層１３５をさらに備える点を除き、第１実施形態の半導体装置１０と同様である。

半導体装置１５の半導体層１３５は、ｎ型半導体層１２０およびｐ型半導体層１３０と、ｎ型半導体層１４０との間に積層された半導体層であり、半導体層１３５をｎ型半導体層１４０の一部として捉えることもできる。本実施形態では、半導体層１３５は、ｎ型半導体層１４０よりもドナー濃度が低い他のｎ型半導体層である。他の実施形態では、半導体層１３５は、ｐ型半導体層１３０よりもドナー濃度が低い真性半導体層（アンドープ半導体層）であってもよいし、ｎ型半導体層と真性半導体層との少なくとも一方から成る複数の半導体層であってもよい。

半導体装置１５の製造者は、ドライエッチングおよびウェットエッチングによって、ｐ型半導体層１３０が上面１２７に積層された凸部１２６を形成した後（工程Ｐ１２２）、ｎ型半導体層１４０の形成（工程Ｐ１３２）に先立って、ｎ型半導体層１２０およびｐ型半導体層１３０における＋Ｘ軸方向側の各表面上に、結晶成長によって半導体層１３５を形成する。半導体層１３５の結晶を成長させる温度は、良好な結晶品質を得るために、ｎ型半導体層１４０の結晶を成長させる温度よりも５０℃〜１００℃低い温度であることが好ましく、ｎ型半導体層１４０の結晶を成長させる温度と同じ温度であってもよい。

半導体装置１５の製造者は、半導体層１３５を形成した後、半導体層１３５における＋Ｘ軸方向側の表面上に、結晶成長によってｎ型半導体層１４０を形成する（工程Ｐ１３２）。

以上説明した第５実施形態によれば、第１実施形態と同様に、半導体装置１５の電気的特性を向上させることができる。また、ｐ型半導体層１３０が上面１２７に積層された凸部１２６を形成するドライエッチングおよびウェットエッチング（工程Ｐ１２２）の影響によってｎ型半導体層１２０およびｐ型半導体層１３０の各表面に対する結晶成長が阻害される場合（例えば、表面モフォロジの荒れ、表面における異物の付着など）であっても、半導体層１３５を形成することによってｎ型半導体層１４０を容易に結晶成長させることができる。その結果、ｎ型半導体層１４０の結晶品質を向上させることができる。

Ｆ．第６実施形態
図１８は、第６実施形態における半導体装置１６の構成を模式的に示す断面図である。図１８には、図１と同様にＸＹＺ軸が図示されている。第６実施形態の半導体装置１６は、溝部１７０Ｆを用いた終端構造を有する点を除き、第１実施形態と同様である。半導体装置１６は、終端構造として、溝部１７０Ｆの他、凸部１２６Ｆと、ｐ型半導体層１３０Ｆと、隆起部１４５Ｆと、隆起部１５５Ｆと、隆起部１６５Ｆと、絶縁膜３４０Ｆとを備える。

第６実施形態の凸部１２６Ｆは、溝部１７０Ｆに対応する位置に設けられた点を除き、第１実施形態の凸部１２６と同様である。第６実施形態のｐ型半導体層１３０Ｆは、溝部１７０Ｆに対応する位置に設けられた点を除き、第１実施形態のｐ型半導体層１３０Ｆと同様である。凸部１２６Ｆの上面１２７Ｆには、ｐ型半導体層１３０Ｆが積層されている。

第６実施形態の隆起部１４５Ｆ，１５５Ｆ，１６５Ｆは、溝部１７０Ｆに対応する位置に設けられた点を除き、第１実施形態の隆起部１４５，１５５，１６５と同様である。

第６実施形態の溝部１７０Ｆは、終端構造を構成するトレンチである点を除き、第１実施形態の溝部１７０と同様である。溝部１７０Ｆは、ｎ型半導体層１６０の＋Ｘ軸方向側からｐ型半導体層１５０とｎ型半導体層１４０とを貫通しｐ型半導体層１３０Ｆに至るまで落ち込んだトレンチである。本実施形態では、溝部１７０Ｆは、ｐ型半導体層１３０Ｆの内側に落ち込んだ形状を成す。他の実施形態では、第２実施形態、第３実施形態および第４実施形態の各構成を、溝部１７０Ｆに適用してもよい。

第６実施形態の絶縁膜３４０Ｆは、溝部１７０Ｆに充填された充填部３４５Ｆを有する点を除き、第１実施形態の絶縁膜３４０と同様である。他の実施形態では、溝部１７０Ｆには、充填部３４５Ｆに代えて、第１実施形態の電極２５０と同様に電極が設けられてもよい。

以上説明した第６実施形態によれば、第１実施形態と同様に、ｐ型半導体層１３０Ｆによって溝部１７０Ｆにおける電界集中を緩和できる。その結果、半導体装置１６の電気的特性を向上させることができる。

Ｇ．他の実施形態
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。

上述の実施形態において、凸部１２６およびｐ型半導体層１３０は、ＹＺ平面に沿った任意の方向に延びた形状を成してもよい。上述の実施形態において、凸部１２６およびｐ型半導体層１３０の断面形状は、＋Ｘ軸方向に突出する形状であればよく、＋Ｘ軸方向側の幅よりも−Ｘ軸方向側の幅が広い台形を成してもよく、＋Ｘ軸方向側の幅が−Ｘ軸方向側の幅よりも広い台形を成してもよい。上述の実施形態において、凸部１２６およびｐ型半導体層１３０は、ウェットエッチングで処理されることなく、ドライエッチングのみで形成されてもよい。

上述の実施形態において、溝部１７０は、ＹＺ平面に沿った任意の方向に延びた形状を成してもよい。上述の実施形態において、溝部１７０は、ウェットエッチングで処理されることなく、ドライエッチングのみで形成されてもよい。

上述の実施形態において、ｎ型半導体層１４０は、ＹＺ平面に沿って一様に平坦な表面を＋Ｘ軸方向側に有する形状、すなわち、隆起部１４５，１４５Ｆが形成されていない形状であってもよい。上述の実施形態において、溝部１７０よりも＋Ｙ軸方向側に位置するｎ型半導体層１４０の部位と、溝部１７０よりも−Ｙ軸方向側に位置するｎ型半導体層１４０の部位とは、図示しないｎ型半導体層１４０の部位を通じて繋がっていてもよい。

上述の実施形態において、ｐ型半導体層１５０は、ＹＺ平面に沿って一様に平坦な表面を＋Ｘ軸方向側に有する形状、すなわち、隆起部１５５，１５５Ｆが形成されていない形状であってもよい。上述の実施形態において、溝部１７０よりも＋Ｙ軸方向側に位置するｐ型半導体層１５０の部位と、溝部１７０よりも−Ｙ軸方向側に位置するｐ型半導体層１５０の部位とは、図示しないｐ型半導体層１５０の部位を通じて繋がっていてもよい。

上述の実施形態において、ｎ型半導体層１６０は、ＹＺ平面に沿って一様に平坦な表面を＋Ｘ軸方向側に有する形状、すなわち、隆起部１６５，１６５Ｆが形成されていない形状であってもよい。上述の実施形態において、溝部１７０よりも＋Ｙ軸方向側に位置するｎ型半導体層１６０の部位と、溝部１７０よりも−Ｙ軸方向側に位置するｎ型半導体層１６０の部位とは、図示しないｎ型半導体層１６０の部位を通じて繋がっていてもよい。

上述の実施形態において、基板とｎ型半導体層と間に真性半導体層が形成されてもよいし、ｎ型半導体層とｐ型半導体層との間に真性半導体層が形成されてもよい。

上述の実施形態において、基板の材質は、窒化ガリウム（ＧａＮ）に限らず、ケイ素（Ｓｉ）、サファイア（Ａｌ₂Ｏ₃）、炭化ケイ素（ＳｉＣ）などであってもよい。

上述の実施形態において、基板とｎ型半導体層との少なくとも一方に含まれるドナーは、ケイ素（Ｓｉ）に限らず、ゲルマニウム（Ｇｅ）、酸素（Ｏ）などであってもよい。

上述の実施形態において、ｐ型半導体層に含まれるアクセプタは、マグネシウム（Ｍｇ）に限らず、亜鉛（Ｚｎ）、炭素（Ｃ）などであってもよい。

上述の実施形態において、絶縁膜の材料は、二酸化ケイ素（ＳｉＯ₂）に限らず、窒化ケイ素（ＳｉＮ）、窒化酸化ケイ素（ＳｉＯＮ）、酸化アルミニウム（Ａｌ₂Ｏ₃）、窒化酸化アルミニウム（ＡｌＯＮ）、二酸化ジルコニウム（ＺｒＯ₂）、酸化チタン（ＴｉＯ₂）、五酸化タンタル（Ｔａ₂Ｏ₅）、五酸化ニオブ（Ｎｂ₂Ｏ₅）、二酸化ハフニウム（ＨｆＯ₂）、窒化アルミニウム（ＡｌＮ）などであってもよい。上述の実施形態において、絶縁膜は、単層に限らず、異なる材料から成る複数の層から成る構成であってもよい。

上述の第３実施形態および第４実施形態において、第２実施形態と同様に、電極２３０は、ｐ型半導体層に適した電極２３２と、ｎ型半導体層に適した電極２３４とに分けて構成されてもよい。

上述の実施形態におけるトレンチゲート構造は、ＭＯＳＦＥＴに限らず、他の半導体装置（例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor））に適用してもよい。

１０…半導体装置
１０ａ〜１０ｆ…製造途中にある半導体装置
１２…半導体装置
１３…半導体装置
１４…半導体装置
１５…半導体装置
１６…半導体装置
９０…半導体装置
１１０…基板
１２０…ｎ型半導体層
１２６，１２６Ｆ…凸部
１２７，１２７Ｆ…上面
１２８…部位
１３０，１３０Ｆ…ｐ型半導体層
１２５…半導体層
１４０…ｎ型半導体層
１４５，１４５Ｆ…隆起部
１５０…ｐ型半導体層
１５５，１５５Ｆ…隆起部
１６０…ｎ型半導体層
１６５，１６５Ｆ…隆起部
１７０，１７０Ｆ…溝部
１７２…部位
１８０…凹部
２１０…電極
２３０…電極
２３２…電極
２３４…電極
２５０…電極
３４０，３４０Ｆ…絶縁膜
３４５Ｆ…充填部
９１０…基板
９２０…ｎ型半導体層
９３０…ｐ型半導体層
９４０…ｎ型半導体層
９７０…溝部
９８０…凹部
９９１，９９３，９９５…電極
９９４…絶縁膜

Claims (20)

1. 半導体装置であって、
   上面を有する凸部が、形成された第１のｎ型半導体層と、
   前記凸部の前記上面に積層された第１のｐ型半導体層と、
   前記第１のｎ型半導体層および前記第１のｐ型半導体層にわたって積層された第２のｎ型半導体層と、
   前記第２のｎ型半導体層に積層された第２のｐ型半導体層と、
   前記第２のｐ型半導体層に積層された第３のｎ型半導体層と、
   前記第３のｎ型半導体層から前記第２のｐ型半導体層と前記第２のｎ型半導体層とを貫通して前記第１のｐ型半導体層に至るまで落ち込んだ溝部と
   を備える半導体装置。
2. 前記第１のｎ型半導体層は、前記第１のｐ型半導体層に対して、前記凸部の前記上面でのみ隣接する、請求項１に記載の半導体装置。
3. 請求項１または請求項２に記載の半導体装置であって、
   前記第２のｎ型半導体層は、前記凸部が突出する突出方向に向けて前記凸部および前記第１のｐ型半導体層に沿って隆起した第１の隆起部を有し、
   前記第２のｐ型半導体層は、前記突出方向に向けて前記第１の隆起部に沿って隆起した第２の隆起部を有し、
   前記第３のｎ型半導体層は、前記突出方向に向けて前記第２の隆起部に沿って隆起した第３の隆起部を有する、半導体装置。
4. さらに、前記溝部に絶縁膜を介して形成された電極を備える請求項１から請求項３までのいずれか一項に記載の半導体装置。
5. 前記第１のｐ型半導体層の厚みＴｐ１は、０．１μｍ以上である、請求項１から請求項４までのいずれか一項に記載の半導体装置。
6. 前記凸部の高さＨｎ１と前記第１のｐ型半導体層の厚みＴｐ１とを合わせた高さＨｍは、前記第２のｎ型半導体層の厚みＴｎ２と前記第２のｐ型半導体層の厚みＴｐ２と前記第３のｎ型半導体層の厚みＴｎ３とを合わせた厚みＴｕよりも小さい、請求項１から請求項５までのいずれか一項に記載の半導体装置。
7. 前記第２のｎ型半導体層の厚みＴｎ２は、前記第１のｐ型半導体層Ｔｐ１の厚み以上である、請求項１から請求項６までのいずれか一項に記載の半導体装置。
8. 前記第２のｎ型半導体層の厚みＴｎ２は、０．２μｍ以上である、請求項１から請求項７までのいずれか一項に記載の半導体装置。
9. 前記第２のｎ型半導体層の厚みＴｎ２は、０．５μｍ以上である、請求項１から請求項７までのいずれか一項に記載の半導体装置。
10. 前記溝部は、前記第１のｐ型半導体層の内側に落ち込んだ形状を成す、請求項１から請求項９までのいずれか一項に記載の半導体装置。
11. 前記第１のｐ型半導体層の側端と前記溝部の底面との間の距離ｗ１は、０．５μｍ以下である、請求項１０に記載の半導体装置。
12. 前記第１のｐ型半導体層の側端と前記溝部の底面との間の距離ｗ１は、０．２５μｍ以下である、請求項１０に記載の半導体装置。
13. 前記凸部および前記第１のｐ型半導体層は、前記溝部の底面よりも狭い、請求項１から請求項９までのいずれか一項に記載の半導体装置。
14. 前記第１のｐ型半導体層の側端と前記溝部の底面との間の距離ｗ２は、０．５μｍ以下である、請求項１３に記載の半導体装置。
15. さらに、前記第１のｎ型半導体層および前記第１のｐ型半導体層と、前記第２のｎ型半導体層との間に積層された他のｎ型半導体層を備える請求項１から請求項１４までのいずれか一項に記載の半導体装置。
16. さらに、前記第１のｎ型半導体層および前記第１のｐ型半導体層と、前記第２のｎ型半導体層との間に積層された真性半導体層を備える請求項１から請求項１５までのいずれか一項に記載の半導体装置。
17. 前記第１のｐ型半導体層が広がる方向に沿った前記第１のｐ型半導体層を通る仮想平面上に、前記第２のｐ型半導体層が存在する、請求項１から請求項１６までのいずれか一項に記載の半導体装置。
18. 前記第１のｎ型半導体層、前記第２のｎ型半導体層、前記第３のｎ型半導体層、前記第１のｐ型半導体層、および前記第２のｐ型半導体層は、窒化ガリウム（ＧａＮ）から主に成る半導体層である、請求項１から請求項１７までのいずれか一項に記載の半導体装置。
19. 半導体装置の製造方法であって、
    第１のｎ型半導体層を形成する工程と、
    前記第１のｎ型半導体層に第１のｐ型半導体層を結晶成長によって形成する工程と、
    前記第１のｎ型半導体層と前記第１のｐ型半導体層とに対するドライエッチングによって、前記第１のｐ型半導体層が上面に積層された凸部を前記第１のｎ型半導体層に形成する工程と、
    前記第１のｎ型半導体層および前記第１のｐ型半導体層の各表面上に第２のｎ型半導体層を結晶成長によって形成する工程と、
    前記第２のｎ型半導体層の表面上に第２のｐ型半導体層を結晶成長によって形成する工程と、
    前記第２のｐ型半導体層の表面上に第３のｎ型半導体層を結晶成長によって形成する工程と、
    前記第３のｎ型半導体層から前記第２のｐ型半導体層と前記第２のｎ型半導体層とを貫通して前記第１のｐ型半導体層に至るまで落ち込んだ溝部を、ドライエッチングによって形成する工程と
    を備える、半導体装置の製造方法。
20. 前記凸部を形成する工程は、前記ドライエッチングを行った後、前記第１のｎ型半導体層と前記第１のｐ型半導体層に対してウェットエッチングを行う工程を含む、請求項１９に記載の半導体装置の製造方法。

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