JP6783992B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6783992B2
JP6783992B2 JP2017189645A JP2017189645A JP6783992B2 JP 6783992 B2 JP6783992 B2 JP 6783992B2 JP 2017189645 A JP2017189645 A JP 2017189645A JP 2017189645 A JP2017189645 A JP 2017189645A JP 6783992 B2 JP6783992 B2 JP 6783992B2
Authority
JP
Japan
Prior art keywords
semiconductor device
gate electrode
semiconductor layer
nitrogen
nitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017189645A
Other languages
English (en)
Other versions
JP2019067847A (ja
Inventor
貴富 泉
貴富 泉
潤弥 西井
潤弥 西井
由平 池本
由平 池本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyoda Gosei Co Ltd
Original Assignee
Toyoda Gosei Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyoda Gosei Co Ltd filed Critical Toyoda Gosei Co Ltd
Priority to JP2017189645A priority Critical patent/JP6783992B2/ja
Priority to US16/135,482 priority patent/US11355593B2/en
Publication of JP2019067847A publication Critical patent/JP2019067847A/ja
Application granted granted Critical
Publication of JP6783992B2 publication Critical patent/JP6783992B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28264—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being a III-V compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02241—III-V semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、半導体装置に関する。
半導体装置には、窒化物半導体層を備えたものがある。このような半導体装置における窒化物半導体層では、半導体装置の製造工程において、窒素抜けが生じる場合がある。窒素抜けが生じる例としては、プラズマを用いたドライエッチングによって窒化物半導体層の表面をエッチングする場合や、窒化物半導体層の表面に絶縁膜として酸化膜を形成する場合等が挙げられる。
特開２０１０−２６７９３６号公報
特許文献１の窒化物半導体装置では、窒化シリコンから形成される絶縁膜が窒化物半導体層に接して形成されていることにより、窒化物半導体層での窒素抜けに対する窒素の補填を絶縁膜から行っている。しかし、絶縁膜の成膜において広く使用されている原子層堆積法を用いて、窒化シリコンから形成される絶縁膜を成膜する場合には、良質な絶縁膜を成膜できないことおよび成膜時間が長くなることといった技術的な困難が生じるという課題がある。このような課題を解決するために、窒化シリコンから形成される絶縁膜を用いることなく、窒化物半導体層の窒素抜けに対して窒素を補填可能な技術が望まれていた。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
（１）本発明の一形態によれば、半導体装置が提供される。この半導体装置は、窒化物半導体層と、前記窒化物半導体層に接して形成された酸化物絶縁膜と、前記酸化物絶縁膜に接して形成され、結晶配向に（２００）配向と（２２０）配向とのうち少なくとも一方を含む窒化金属から形成されるゲート電極と、を備える。このような形態とすれば、（２００）配向と（２２０）配向とのうち少なくとも一方を含む窒化金属から形成されるゲート電極は、（１１１）配向のみを含む窒化金属から形成されるゲート電極と比べて、窒化物半導体層の窒素抜けに対する絶縁膜を介した窒素の補填をより多く行うことができる。したがって、窒化シリコンから形成される絶縁膜を用いることなく、窒化物半導体層の窒素抜けに対する窒素を補填できる。
（２）上記形態における半導体装置において、前記ゲート電極は、窒化チタンもしくは窒化タンタルから形成されてもよい。
（３）上記形態における半導体装置において、前記酸化物絶縁膜は、酸化シリコンから形成されてもよい。
（４）本発明の一形態によれば、ゲート電極が窒化チタンから形成される半導体装置を製造する製造方法が提供される。この製造方法では、前記ゲート電極は、処理チャンバ内の窒素分圧が０．２７０Ｐａ以上である条件下において反応性スパッタ法によって形成される。このような形態とすれば、ゲート電極を形成する窒化チタンの結晶配向に（２００）配向が含まれた半導体装置を製造できる。
（５）本発明の一形態によれば、ゲート電極が窒化タンタルから形成される半導体装置を製造する製造方法が提供される。この製造方法では、前記ゲート電極は、処理チャンバ内の窒素分圧が０．２５２Ｐａ以上である条件下において反応性スパッタ法によって形成される。このような形態とすれば、ゲート電極を形成する窒化タンタルの結晶配向に（２００）配向および（２２０）配向が含まれた半導体装置を製造できる。
（６）上記形態における半導体装置を製造する製造方法において、前記ゲート電極は、前記反応性スパッタ法で形成された後、加熱処理が施されてもよい。このような形態とすれば、ゲート電極による窒化物半導体層へのゲート絶縁膜を介した窒素の補填量を増加させることができる。
本発明は、半導体装置およびその製造方法以外の種々の形態で実現することも可能であり、例えば、ショットキーバリアダイオード、半導体、それらのダイオードおよび半導体もしくは上記形態の半導体装置が組み込まれた電気機器、並びに、その半導体装置を製造する製造装置、それらの装置の設計方法、それらの装置の製造方法などの形態で実現できる。
本発明によれば、（２００）配向と（２２０）配向とのうち少なくとも一方を含む窒化金属から形成されるゲート電極は、（１１１）配向のみを含む窒化金属から形成されるゲート電極と比べて、窒化物半導体層の窒素抜けに対する絶縁膜を介した窒素の補填をより多く行うことができる。したがって、窒化シリコンから形成される絶縁膜を用いることなく、窒化物半導体層の窒素抜けに対する窒素を補填できる。
半導体装置の構成を模式的に示す断面図である。 Ｘ線回折法による測定を行なった結果を示す説明図である。 バックサイドＳＩＭＳによる測定を行った結果を示す説明図である。 バックサイドＳＩＭＳによる測定を行った結果を示す説明図である。 バックサイドＳＩＭＳによる測定を行った結果を示す説明図である。 バックサイドＳＩＭＳによる測定を行った結果を示す説明図である。 ＴＥＭにより観察した画像を示す説明図である。 ＴＥＭにより観察した画像を示す説明図である。 ＴＥＭにより観察した画像を示す説明図である。 ＴＥＭにより観察した画像を示す説明図である。 Ｘ線光電子分光による測定結果を示す説明図である。 ゲート電圧の測定結果を示す説明図である。 ゲートリーク電流の測定結果を示す説明図である。 Ｘ線回折法による測定を行なった結果を示す説明図である。 半導体装置の構成を模式的に示す断面図である。
Ａ．第１実施形態：
図１は、半導体装置１００の構成を模式的に示す断面図である。図１には、相互に直交するＸ軸、Ｙ軸およびＺ軸が図示されている。Ｘ軸は、図１の左から右に延びる軸である。Ｙ軸は、図１の紙面の手前から奥に延びる軸である。Ｚ軸は、図１の下から上に延びる軸である。なお、本明細書において、＋Ｚ軸方向側を便宜的に「上」と呼ぶことがある。この「上」という呼称は、半導体装置１００の配置（向き）を限定するものではない。すなわち、半導体装置１００は、任意の向きに配置しうる。
半導体装置１００は、ＩＩＩ族窒化物半導体を用いて形成されたＩＩＩ族窒化物系の半導体装置である。本実施形態では、半導体装置１００は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置であり、いわゆる横型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。本実施形態では、半導体装置１００は、電力制御に用いられ、パワーデバイスとも呼ばれる。
半導体装置１００は、基板１１０と、ｉ型半導体層１２０と、ｐ型半導体層１３０と、ｎ型半導体領域１４２と、ｎ型半導体領域１４４と、ソース電極１５２と、ドレイン電極１５４と、ゲート絶縁膜１６０と、ゲート電極１７０とを備える。
基板１１０、ｉ型半導体層１２０およびｐ型半導体層１３０は、Ｘ軸及びＹ軸に沿って広がる板状の半導体である。本実施形態では、基板１１０、ｉ型半導体層１２０およびｐ型半導体層１３０は、ＩＩＩ族窒化物半導体である窒化ガリウム（ＧａＮ）から形成されている。ＩＩＩ族窒化物半導体としては、窒化ガリウム（ＧａＮ）、の他に、例えば、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）などが例示できる。なお、電力制御用の半導体装置に用いる観点から、ＩＩＩ族窒化物半導体としては、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）が好ましい。なお、本実施形態の効果を奏する範囲において、窒化ガリウム（ＧａＮ）の一部をアルミニウム（Ａｌ）やインジウム（Ｉｎ）などの他のＩＩＩ族元素に置換してもよく、他の不純物を含んでいてもよい。
基板１１０は、ｎ型の特性を有する半導体である。本実施形態では、基板１１０には、ドナー元素として、ケイ素（Ｓｉ）が含まれる。
ｉ型半導体層１２０は、ｉ型の特性を有する半導体である。ｉ型の特性を有する半導体とは、不純物を意図的に展開していないノンドープの半導体のことである。ｉ型半導体層１２０は、基板１１０の上に位置する。
ｐ型半導体層１３０は、ｐ型の特性を有する半導体である。ｐ型半導体層１３０は、ｉ型半導体層１２０の上に位置する。本実施形態では、ｐ型半導体層１３０には、アクセプタ元素として、マグネシウム（Ｍｇ）が含まれる。
ｎ型半導体領域１４２およびｎ型半導体領域１４４は、ｎ型の特性を有する半導体である。ｎ型半導体領域１４４は、ｐ型半導体層１３０のうち＋Ｘ軸方向側に形成される。ｎ型半導体領域１４２は、ｐ型半導体層１３０のうち−Ｘ軸方向側に形成される。ｎ型半導体領域１４２およびｎ型半導体領域１４４は、ｐ型半導体層１３０にケイ素（Ｓｉ）を不純物としてイオン注入するとともに、加熱による活性化処理（アニール）を行うことにより形成される。
ソース電極１５２は、ｎ型半導体領域１４２およびｐ型半導体層１３０の上にまたがるよう位置する。ドレイン電極１５４は、ｎ型半導体領域１４４の上に位置するがｐ型半導体層１３０には接していない。
ゲート絶縁膜１６０は、電気絶縁性を有する膜である。ゲート絶縁膜１６０は、ソース電極１５２とドレイン電極１５４との間において、ｐ型半導体層１３０、ｎ型半導体領域１４２およびｎ型半導体領域１４４にまたがって接するよう形成されている。本実施形態では、ゲート絶縁膜１６０は、酸化シリコン（ＳｉＯ２）から形成されている。他の実施形態では、ゲート絶縁膜１６０は、酸化アルミニウム（Ａｌ２Ｏ３）から形成されてもよい。本実施形態では、ゲート絶縁膜１６０は、原子層堆積法によって形成される。
ゲート電極１７０は、ゲート絶縁膜１６０の上に接して形成されている。本実施形態では、ゲート電極１７０は、窒化チタン（ＴｉＮ）から形成されている。ゲート電極１７０に電圧が印加された場合、ｐ型半導体層１３０に反転層が形成され、この反転層がチャネルとして機能することによって、ソース電極１５２とドレイン電極１５４との間に導通経路が形成される。
本実施形態では、ゲート電極１７０は、結晶配向に（２００）配向を含む窒化チタンから形成されている。窒化チタンの結晶配向は、主に（１１１）配向、（２００）配向および（２２０）配向を示す。ゲート電極１７０を形成する窒化チタンのうち（１１１）配向の結晶は、ゲート絶縁膜１６０の面に対して斜めに成長した結晶である。ゲート電極１７０を形成する窒化チタンのうち（２００）配向および（２２０）配向の結晶は、ゲート絶縁膜１６０の面に対して垂直に成長した結晶である。
本実施形態では、ゲート電極１７０は、反応性スパッタ法によって形成される。図２は、反応性スパッタ法において処理チャンバ内の窒素分圧を種々の条件にして形成されたゲート電極について、Ｘ線回折法による測定を行なった結果を示す説明図である。図２の横軸は、回折角度を示す。図２の縦軸は、回折強度を示す。図２で示される波形は、窒素分圧の各条件において、ゲート絶縁膜１６０に接して形成されたゲート電極を形成する窒化チタンの結晶配向の状態を示す。図２の結果から、処理チャンバ内の窒素分圧０．０４２Ｐａの条件では、ゲート電極を形成する窒化チタンの結晶配向において（１１１）配向が支配的であるが、窒素分圧を高くすることに伴って、ゲート電極を形成する窒化チタンの結晶配向に（１１１）配向が含まれる割合が低くなるとともに（２００）配向が含まれる割合が高くなることが確認された。本実施形態では、ゲート電極１７０は、処理チャンバ内の窒素分圧を０．２７０Ｐａの条件にした反応性スパッタ法により形成させたものである。他の実施形態では、ゲート電極１７０は、処理チャンバ内の窒素分圧を０．２７０Ｐａより高い条件にした反応性スパッタ法により形成させたものであってもよい。
ゲート電極１７０を反応性スパッタ法によって形成する際、結晶の成長速度が早い面が結晶配向の決定において優位になる。処理チャンバ内の窒素分圧が低い場合、（１１１）配向が優位に形成されるが、処理チャンバ内の窒素分圧が０．２７０Ｐａ以上である場合、（２００）配向が形成されるようになる。後述するように、窒化チタンにおいて、（１１１）配向より（２００）配向の方が結晶粒界に沿って窒素を拡散させやすい配向である。
本実施形態では、ゲート電極１７０は、反応性スパッタ法によって形成された後、加熱処理が施される。加熱処理の効果については、図３から図６を用いて説明する。図３から図６は、種々の条件で形成されたゲート電極を含む試料について、バックサイドＳＩＭＳによる測定を行った結果を示す説明図である。図３から図６において測定された試料は、Ｓｉ基板の上に、酸化シリコンから形成されたゲート絶縁膜、窒化チタンから形成されるゲート電極が順に配されたものである。図３から図６において測定された試料の違いは、ゲート電極の結晶配向の状態もしくは反応性スパッタ法の後の加熱処理の有無である。図３から図６の横軸は、Ｓｉ基板表面からの深さを示す。図３から図６の縦軸は、窒素濃度を示す。
図３の結果は、図２で示した処理チャンバ内の窒素分圧を０．０４２Ｐａの条件にして形成させた（１１１）配向が支配的である窒化チタンから形成されたゲート電極であって加熱処理が施されていないものを備える試料の測定結果である。図４の結果は、図２で示した処理チャンバ内の窒素分圧を０．２７０Ｐａの条件にして形成させた（２００）配向を含む窒化チタンから形成されたゲート電極であって加熱処理が施されていないものを備える試料の測定結果である。図５の結果は、図３の試料に加熱処理が施されたものを測定した結果である。図６の結果は、図４の試料に加熱処理が施されたものを測定した結果である。図６で測定された試料中のゲート絶縁膜とゲート電極との組み合わせは、本実施形態における半導体装置１００が備えるゲート絶縁膜１６０とゲート電極１７０との組み合わせと同じである。
図３および図４を比較すると、図３および図４の横軸ＳｉＯ２にて範囲が図示されたゲート絶縁膜中の窒素拡散量について、図４の方が高い濃度であることが確認された。よって、ゲート電極を形成する窒化チタンに（２００）配向が含まれていた方が、ゲート電極によるゲート絶縁膜側への窒素の拡散量を多くできることが確認された。窒化チタンにおいて、（１１１）配向より（２００）配向の方が結晶粒界に沿って窒素を拡散させやすい配向であることが、図３および図４の結果より推察された。
図３および図５、図４および図６を比較すると、ゲート絶縁膜中の窒素拡散量について、図５および図６の方が高い濃度であることが確認された。よって、ゲート電極は、反応性スパッタ法によって形成された後に加熱処理を施された方が、窒素の拡散量を多くできることが確認された。この結果は、ゲート電極を形成する窒化チタンの結晶粒界に存在していた窒素が、加熱処理により結晶粒界から容易に離脱できるようになったためであると考えられる。
図５および図６を比較すると、図３および図４の比較と同様に、ゲート絶縁膜中の窒素拡散量は、図６の方がより高い濃度であることが確認された。よって、ゲート電極は、加熱処理を施された場合でも、ゲート電極を形成する窒化チタンに（２００）配向が含まれていた方が、ゲート電極によるゲート絶縁膜側への窒素の拡散量を多くできることが確認された。
図７、図８、図９および図１０は、半導体装置を構成するｐ型半導体層とゲート絶縁膜との界面を、ＴＥＭ（Transmission Electron Microscope）により観察した画像を示す説明図である。図７および図８は、本実施形態の半導体装置１００とは異なる半導体装置１００ａをＴＥＭにより観察した画像である。半導体装置１００ａは、図２で示した処理チャンバ内の窒素分圧を０．０４２Ｐａの条件にして形成させた（１１１）配向が支配的である窒化チタンからゲート電極が形成されている点を除き、本実施形態の半導体装置１００と同じである。なお、半導体装置１００ａのゲート電極には、加熱処理が施されているものとする。
図７は、半導体装置１００ａを構成するｐ型半導体層１３０のａ面方向から、ｐ型半導体層１３０とゲート絶縁膜１６０との界面を観察した画像である。図８は、半導体装置１００ａを構成するｐ型半導体層１３０のｍ面方向から、ｐ型半導体層１３０とゲート絶縁膜１６０との界面を観察した画像である。
図９および図１０は、本実施形態の半導体装置１００をＴＥＭにより観察した画像である。図９は、半導体装置１００を構成するｐ型半導体層１３０のａ面方向から、ｐ型半導体層１３０とゲート絶縁膜１６０との界面を観察した画像である。図１０は、半導体装置１００を構成するｐ型半導体層１３０のｍ面方向から、ｐ型半導体層１３０とゲート絶縁膜１６０との界面を観察した画像である。
図７および図８では、ｐ型半導体層１３０とゲート絶縁膜１６０との界面に改質層１３５が確認された。改質層１３５は、ｐ型半導体層１３０の上にゲート絶縁膜１６０が形成される際、ｐ型半導体層１３０の表面が酸化されて形成されたガリウムの酸化膜であると推定される。このとき、ｐ型半導体層１３０の表面は、改質層１３５が形成される際に、ｐ型半導体層１３０を形成している窒化ガリウム（ＧａＮ）中のガリウムが酸素と結合することによって、ガリウムと結合していた窒素がｐ型半導体層１３０から抜けている状態であると考えられる。一方、図９および図１０では、ｐ型半導体層１３０とゲート絶縁膜１６０との界面に改質層１３５が確認されなかった。
図１１は、Ｘ線光電子分光（ＸＰＳ：X-ray Photoelectron Spectroscopy）により、ｐ型半導体層１３０とゲート絶縁膜１６０との界面におけるガリウム原子の３ｄ軌道の結合エネルギーを測定した結果を示す説明図である。図１１において、黒塗りの四角は、ゲート電極を形成する窒化チタンの結晶配向において（１１１）配向が支配的である半導体装置１００ａにおけるｐ型半導体層１３０とゲート絶縁膜１６０との界面を測定した結果である。図１１において、白抜きの丸は、ゲート電極１７０を形成する窒化チタンの結晶配向において（２００）配向を含む半導体装置１００におけるｐ型半導体層１３０とゲート絶縁膜１６０との界面を測定した結果である。図１１の横軸は、光電子の脱出角度を示す。図１１の縦軸は、結合エネルギーを示す。図１１の結果より、本実施形態の半導体装置１００では、半導体装置１００ａに比べて、界面におけるガリウム原子の３ｄ軌道の結合エネルギーが低いことが確認された。
窒素とガリウムの結合エネルギーは、酸素とガリウムの結合エネルギーより低いことから、図１１の結果より、半導体装置１００ａに比べて、本実施形態の半導体装置１００では、ｐ型半導体層１３０とゲート絶縁膜１６０との界面に含まれる窒素濃度が高いことが確認された。したがって、半導体装置１００では、ｐ型半導体層１３０の上にゲート絶縁膜１６０が形成される際に改質層１３５が形成されてｐ型半導体層１３０から窒素が抜けたとしても、ゲート電極１７０によるゲート絶縁膜１６０を介したｐ型半導体層１３０への窒素の補填が後に行われることにより、ｐ型半導体層１３０とゲート絶縁膜１６０との界面の状態を、改質層１３５が形成されていない状態に回復させていることが推察された。
図１２は、ソース電極１５２とドレイン電極１５４との間に導通経路を形成するためにゲート電極１７０に印加される電圧であるしきい値電圧について測定した結果を示す説明図である。図１２における実線は、半導体装置１００ａのしきい値電圧について測定した結果である。図１２における破線は、半導体装置１００のしきい値電圧について測定した結果である。図１２の横軸は、ゲート電圧を示す。図１２の縦軸は、ソース電極１５２とドレイン電極１５４との間に流れるドレイン電流を示す。
図１２の結果より、半導体装置１００ａのしきい値電圧は、Ｖ１である。一方、半導体装置１００のしきい値電圧は、Ｖ２（＞Ｖ１）である。したがって、半導体装置１００の方が、半導体装置１００ａより、しきい値電圧が高いことが確認された。
図１３は、ゲートリーク電流を測定した結果を示す説明図である。図１３における実線は、半導体装置１００ａのゲートリーク電流について測定した結果である。図１３における破線は、半導体装置１００のゲートリーク電流について測定した結果である。図１３の横軸は、ゲート電圧を示す。図１３の縦軸は、ゲートリーク電流を示す。
図１３の結果より、半導体装置１００は、半導体装置１００ａと比べて、ゲートリーク電流が抑制されていることが確認された。
図１２および図１３の結果より、半導体装置１００ａでは、ｐ型半導体層１３０において窒素抜けが生じたことにより、ゲート電圧の低下およびゲートリーク電流の増加が起こっていることが確認された。一方、半導体装置１００では、ｐ型半導体層１３０に生じた窒素抜けに対して、ゲート電極１７０からゲート絶縁膜１６０を介してｐ型半導体層１３０への窒素の補填が行われることから、ゲート電圧の低下およびゲートリーク電流の増加が起こることを抑制できていることが確認された。
以上説明した第１実施形態によれば、（２００）配向を含む窒化チタンから形成されるゲート電極１７０は、（１１１）配向のみを含む窒化チタンから形成されるゲート電極と比べて、窒化物半導体層であるｐ型半導体層１３０の窒素抜けに対するゲート絶縁膜１６０を介した窒素の補填をより多く行うことができる。したがって、窒化シリコンから形成される絶縁膜を用いることなく、窒化物半導体層の窒素抜けに対する窒素を補填できる。
また、第１実施形態の半導体装置１００のゲート電極１７０は、処理チャンバ内の窒素分圧が０．２７０Ｐａである条件下において反応性スパッタ法によって形成される。このため、ゲート電極１７０を形成する窒化チタンの結晶配向に（２００）配向がより多く含まれた半導体装置１００を製造できる。
また、第１実施形態の半導体装置１００のゲート電極１７０は、反応性スパッタ法で形成された後、加熱処理が施される。このため、ゲート電極１７０によるｐ型半導体層１３０へのゲート絶縁膜１６０を介した窒素の補填量を増加させることができる。
第１実施形態の反応性スパッタ法によって形成されたゲート電極１７０を構成する窒化チタンでは、窒化チタンにおける窒素とチタンとの結合力が、原子層堆積法や化学気相成長法によって形成された窒化チタンと比べて弱い。よって、窒化チタンの結晶粒が不完全に形成される傾向があることから、窒化チタンの結晶粒界に不安定な窒素を豊富に存在させることができる。したがって、第１実施形態のゲート電極１７０を構成する窒化チタンでは、原子層堆積法や化学気相成長法によって形成された窒化チタンと比べて、窒素の拡散量を多くすることができる。言い換えれば、ゲート電極１７０を形成する方法を変更することによって、ゲート電極１７０からの窒素の拡散量を調整することができる。
Ｂ．第２実施形態：
第２実施形態における半導体装置は、ゲート電極１７０とは異なるゲート電極を備える点を除き、第１実施形態における半導体装置１００と同じ構成である。第２実施形態ゲート電極は、結晶配向に（２００）配向および（２２０）を含む窒化タンタルから形成されている。
第２実施形態のゲート電極は、第１実施形態と同様に、反応性スパッタ法によって形成される。図１４は、反応性スパッタ法において処理チャンバ内の窒素分圧を種々の条件にして形成されたゲート電極について、Ｘ線回折法による測定を行なった結果を示す説明図である。図１４の横軸は、回折角度を示す。図１４の縦軸は、回折強度を示す。図１４で示される波形は、窒素分圧の各条件において、ゲート絶縁膜１６０に接して形成されたゲート電極の結晶配向の状態を示す。図１４の結果から、窒素分圧を高くすることに伴って、ゲート電極を形成する窒化タンタルの結晶配向に（１１１）配向が含まれる割合が低くなるとともに（２００）配向および（２２０）配向が含まれる割合が高くなることが確認された。（２２０）配向の結晶は、（２００）配向の結晶と同様に、ゲート絶縁膜の面に対して垂直に成長した結晶であることから、結晶粒界に沿って窒素を拡散させやすい配向である。第２実施形態のゲート電極は、処理チャンバ内の窒素分圧を０．２５２Ｐａの条件にした反応性スパッタ法により形成させたものである。第２実施形態のゲート電極は、処理チャンバ内の窒素分圧を０．２５２Ｐａより高い条件にした反応性スパッタ法により形成させたものであってもよい。
以上説明した第２実施形態によれば、（２００）配向および（２２０）配向を含む窒化タンタルから形成される第２実施形態のゲート電極は、（１１１）配向のみを含む窒化タンタルから形成されるゲート電極と比べて、窒化物半導体層であるｐ型半導体層１３０の窒素抜けに対するゲート絶縁膜１６０を介した窒素の補填をより多く行うことができる。したがって、窒化シリコンから形成される絶縁膜を用いることなく、窒化物半導体層の窒素抜けに対する窒素を補填できる。
なお、第２実施形態のゲート電極においても、反応性スパッタ法によって形成された後、加熱処理が施すことにより、ゲート電極による窒素の拡散量を多くすることができる。
Ｃ．第３実施形態：
図１５は、第３実施形態における半導体装置２００の構成を模式的に示す断面図である。半導体装置２００は、いわゆる縦型ＭＯＳＦＥＴである。半導体装置２００は、基板２１０と、ｎ型半導体層２２０と、ｐ型半導体層２３０と、ｎ型半導体層２４０と、ソース電極２５２と、ドレイン電極２５４と、ゲート絶縁膜２６０と、ゲート電極２７０とを備える。
基板２１０は、第１実施形態の基板１１０と同じである。ｐ型半導体層２３０は、Ｘ軸方向中央寄りにトレンチ２６５が形成されている点を除き、第１実施形態のｐ型半導体層１３０と同じである。ｎ型半導体層２２０およびｎ型半導体層２４０は、ｎ型の特性を有する半導体であり、ｎ型半導体層２２０はｐ型半導体層２３０の下に位置し、ｎ型半導体層２４０はｐ型半導体層２３０の上に位置する。基板２１０および各半導体層は、窒化ガリウム（ＧａＮ）から形成されている。
ソース電極２５２は、ｎ型半導体層２４０の上に位置する。ソース電極２５２は、ｐ型半導体層２３０の上にもまたがって形成され、ボディ電極としても機能する。ドレイン電極２５４は、基板２１０の下に位置する。
トレンチ２６５は、ｎ型半導体層２４０からｐ型半導体層２３０を貫通してｎ型半導体層２２０の一部を削って窪んだ溝部である。トレンチ２６５は、各半導体層に対するドライエッチングによって形成された構造である。
ゲート絶縁膜２６０は、ｎ型半導体層２４０のうちＸ軸方向中央寄りの一部およびトレンチ２６５の表面を覆う。ゲート絶縁膜２６０は、第１実施形態のゲート絶縁膜１６０と同様に、酸化シリコン（ＳｉＯ２）から形成されているとともに、原子層堆積法によって形成される。
ゲート電極２７０は、ゲート絶縁膜２６０の上に接して形成されている。ゲート電極２７０は、第１実施形態のゲート電極１７０と同様に、結晶配向に（２００）配向を含む窒化チタンから形成されている。また、ゲート電極２７０は、第１実施形態のゲート電極１７０と同様に、反応性スパッタ法によって形成されるとともに、反応性スパッタ法によって形成された後、加熱処理が施される。
以上説明した第３実施形態によれば、（２００）配向を含む窒化チタンから形成されるゲート電極１７０は、（１１１）配向のみを含む窒化チタンから形成されるゲート電極と比べて、窒化物半導体層であるｎ型半導体層２２０、ｐ型半導体層２３０およびｎ型半導体層２４０の窒素抜けに対するゲート絶縁膜２６０を介した窒素の補填をより多く行うことができる。したがって、窒化シリコンから形成される絶縁膜を用いることなく、窒化物半導体層の窒素抜けに対する窒素を補填できる。
半導体装置２００のようなトレンチを含む縦型ＭＯＳＦＥＴの場合、窒化物半導体層の表面に絶縁膜として酸化膜を形成することに加えて、トレンチを形成する際に窒化物半導体層の表面がエッチングされる。すなわち、トレンチを含まない横型ＭＯＳＦＥＴと比べて、窒化物半導体層に一層窒素抜けが生じやすい。このため、上述した各実施形態のようなゲート電極を備えることにより、窒化物半導体層の窒素抜けに対する窒素を補填できる。
Ｄ．他の実施形態：
上述した各実施形態では、ゲート電極の結晶配向は、処理チャンバ内の窒素分圧を高くすることによって（２００）配向が形成されるよう調整されていたが、本発明はこれに限られない。例えば、ゲート電極の結晶配向は、ＲＦスパッタ法において高周波電力を印加する、もしくは、基板バイアス印加を行うことで調整されてもよい。また、ゲート電極の結晶配向は、処理チャンバに流すガスに含まれる窒素量の割合を増加させることによって（２００）配向が形成されるよう調整されてもよい。
第１実施形態では、ゲート電極１７０は、結晶配向に（２００）配向を含む窒化チタンから形成されていたが、本発明はこれに限られない。例えば、ゲート電極１７０は、（２００）配向と同様の結晶構造を有する（２２０）配向を含む窒化チタンから形成されていてもよい。（２００）配向と（２２０）配向とは同様の結晶構造であると考えられるため、結晶配向に（２２０）配向を含む窒化チタンから形成されているゲート電極は、（２００）配向を含む窒化チタンから形成されているゲート電極１７０と同様の効果を有すると推測される。
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
１００…半導体装置
１００ａ…半導体装置
１１０…基板
１２０…ｉ型半導体層
１３０…ｐ型半導体層
１３５…改質層
１４２…ｎ型半導体領域
１４４…ｎ型半導体領域
１５２…ソース電極
１５４…ドレイン電極
１６０…ゲート絶縁膜
１７０…ゲート電極
２００…半導体装置
２１０…基板
２２０…ｎ型半導体層
２３０…ｐ型半導体層
２４０…ｎ型半導体層
２５２…ソース電極
２５４…ドレイン電極
２６０…ゲート絶縁膜
２６５…トレンチ
２７０…ゲート電極

Claims (6)

  1. 半導体装置であって、
    窒化物半導体層と、
    前記窒化物半導体層に接して形成された酸化物絶縁膜と、
    前記酸化物絶縁膜に接して形成され、結晶配向に（２００）配向と（２２０）配向とのうち少なくとも一方を含む窒化金属から形成されるゲート電極と、を備える、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記ゲート電極は、窒化チタンもしくは窒化タンタルから形成される、半導体装置。
  3. 請求項１または請求項２に記載の半導体装置であって、
    前記酸化物絶縁膜は、酸化シリコンから形成される、半導体装置。
  4. 請求項１から請求項３までのいずれか一項に記載の半導体装置であって前記ゲート電極が窒化チタンから形成される前記半導体装置を製造する製造方法であって、
    前記ゲート電極は、処理チャンバ内の窒素分圧が０．２７０Ｐａ以上である条件下において反応性スパッタ法によって形成される、半導体装置を製造する製造方法。
  5. 請求項１から請求項３までのいずれか一項に記載の半導体装置であって前記ゲート電極が窒化タンタルから形成される前記半導体装置を製造する製造方法であって、
    前記ゲート電極は、処理チャンバ内の窒素分圧が０．２５２Ｐａ以上である条件下において反応性スパッタ法によって形成される、半導体装置を製造する製造方法。
  6. 請求項４または請求項５に記載の前記半導体装置を製造する製造方法であって、
    前記ゲート電極は、前記反応性スパッタ法で形成された後、加熱処理が施される、製造方法。
JP2017189645A 2017-09-29 2017-09-29 半導体装置 Active JP6783992B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017189645A JP6783992B2 (ja) 2017-09-29 2017-09-29 半導体装置
US16/135,482 US11355593B2 (en) 2017-09-29 2018-09-19 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017189645A JP6783992B2 (ja) 2017-09-29 2017-09-29 半導体装置

Publications (2)

Publication Number Publication Date
JP2019067847A JP2019067847A (ja) 2019-04-25
JP6783992B2 true JP6783992B2 (ja) 2020-11-11

Family

ID=65896290

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017189645A Active JP6783992B2 (ja) 2017-09-29 2017-09-29 半導体装置

Country Status (2)

Country Link
US (1) US11355593B2 (ja)
JP (1) JP6783992B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7512620B2 (ja) 2019-06-28 2024-07-09 富士電機株式会社 窒化物半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3540613B2 (ja) * 1998-07-24 2004-07-07 株式会社東芝 半導体装置
JP5468301B2 (ja) * 2009-05-18 2014-04-09 シャープ株式会社 窒化物半導体装置および窒化物半導体装置製造方法
JP2012104735A (ja) 2010-11-12 2012-05-31 Panasonic Corp 半導体装置及びその製造方法
JP2015032744A (ja) * 2013-08-05 2015-02-16 株式会社東芝 半導体装置および半導体装置の製造方法
JP2015056486A (ja) * 2013-09-11 2015-03-23 株式会社東芝 半導体装置およびその製造方法
JP2016054250A (ja) * 2014-09-04 2016-04-14 豊田合成株式会社 半導体装置、製造方法、方法
JP6656692B2 (ja) * 2015-10-16 2020-03-04 富士電機株式会社 半導体装置の評価方法および半導体装置の評価装置
JP6834207B2 (ja) * 2016-07-13 2021-02-24 富士電機株式会社 半導体装置の製造方法
US10229833B2 (en) * 2016-11-01 2019-03-12 Asm Ip Holding B.V. Methods for forming a transition metal nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10032673B1 (en) * 2017-05-30 2018-07-24 Vanguard International Semiconductor Corporation Semiconductor devices and methods for manufacturing the same

Also Published As

Publication number Publication date
US11355593B2 (en) 2022-06-07
US20190103464A1 (en) 2019-04-04
JP2019067847A (ja) 2019-04-25

Similar Documents

Publication Publication Date Title
JP6767411B2 (ja) 半導体装置、電源回路、及び、コンピュータ
JP6394545B2 (ja) 半導体装置およびその製造方法ならびに電力変換装置
US10153356B2 (en) Method of manufacturing semiconductor device, and semiconductor device
US20170263701A1 (en) Semiconductor device and manufacturing method of the same
US10256323B2 (en) Method of manufacturing semiconductor device including an n type semiconductor region formed in a p type semiconductor layer
US9548204B2 (en) Semiconductor device, manufacturing method of the same and method of suppressing decrease of flat band voltage
JP6402746B2 (ja) 半導体基板と、その調整方法と、半導体装置
TWI693678B (zh) 半導體元件用基板、半導體元件、及半導體元件的製造方法
JP2008227073A (ja) 窒化物半導体積層構造の形成方法および窒化物半導体素子の製造方法
JP2019062140A (ja) 半導体装置の製造方法
US10497572B2 (en) Method for manufacturing semiconductor device
JP6783992B2 (ja) 半導体装置
JP2009164437A (ja) 窒化物半導体装置の製造方法
JP6485299B2 (ja) 半導体装置およびその製造方法ならびに電力変換装置
JP2018170335A (ja) 半導体装置の製造方法
US10854454B2 (en) Semiconductor device and method for manufacturing the same
US10177234B2 (en) Semiconductor device
US10153352B2 (en) Semiconductor device
TWI578382B (zh) A semiconductor substrate, a semiconductor device, and a semiconductor device
JP2020035928A (ja) 窒化ガリウム系半導体装置および窒化ガリウム系半導体装置の製造方法
TWI730516B (zh) 氮化物半導體基板以及氮化物半導體裝置
JP6327139B2 (ja) 半導体装置およびその製造方法
US20170278719A1 (en) Method of manufacturing semiconductor device
CN111987156A (zh) 氮化镓基晶体管器件外延结构及其制备方法、器件
US9966447B2 (en) Method of manufacturing semiconductor device by plasma treatment and heat treatment, and semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191107

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200827

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200908

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200921

R150 Certificate of patent or registration of utility model

Ref document number: 6783992

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150