JP6834207B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
従来、窒化ガリウム（以下、ＧａＮ）層上にキャップ層を設けた上でアニールしていた（例えば、特許文献１および２、ならびに、非特許文献１、２および３参照）。また、従来、窒化物緩衝層をプラズマ支援型原子層堆積プロセスにより形成することが知られている（例えば、特許文献３）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開平０８−１８６３３２号公報
［特許文献２］ 特許第２５４０７９１号公報
［特許文献３］ 特開２０１３−１４９９７９号公報
［非特許文献］
［非特許文献１］ Ｊ．Ｃ．Ｚｏｌｐｅｒ ｅｔ ａｌ．，"Ｓｐｕｔｔｅｒｅｄ ＡｌＮ ｅｎｃａｐｓｕｌａｎｔ ｆｏｒ ｈｉｇｈ‐ｔｅｍｐｅｒａｔｕｒｅ ａｎｎｅａｌｉｎｇ ｏｆ ＧａＮ"，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，Ｖｏｌｕｍｅ ６９，Ｉｓｓｕｅ ４，５３８，２２ Ｊｕｌｙ １９９６
［非特許文献２］ Ｘ．Ａ．Ｃａｏ ｅｔ ａｌ．，"Ｕｌｔｒａｈｉｇｈ Ｓｉ＋ ｉｍｐｌａｎｔ ａｃｔｉｖａｔｉｏｎ ｅｆｆｉｃｉｅｎｃｙ ｉｎ ＧａＮ ｕｓｉｎｇ ａ ｈｉｇｈ‐ｔｅｍｐｅｒａｔｕｒｅ ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓ ｓｙｓｔｅｍ"，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，Ｖｏｌｕｍｅ ７３，Ｉｓｓｕｅ ２，２２９，１３ Ｊｕｌｙ １９９８
［非特許文献３］ Ｃ．Ｅ．Ｈａｇｅｒ ＩＶ ｅｔ ａｌ．,"Ａｃｔｉｖａｔｉｏｎ ｏｆ ｉｏｎ ｉｍｐｌａｎｔｅｄ Ｓｉ ｉｎ ＧａＮ ｕｓｉｎｇ ａ ｄｕａｌ ＡｌＮ ａｎｎｅａｌｉｎｇ ｃａｐ"，Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，Ｖｏｌｕｍｅ １０５，Ｉｓｓｕｅ ３，０３３７１３，Ｆｅｂｒｕａｒｙ ２００９
１３００℃以上の温度でアニールする場合、キャップ層を設けたとしてもＧａＮ層からの窒素抜けを十分に抑制できない。これにより、ＧａＮ層の表面に荒れが生じていた。
本発明の第１の態様においては、窒化物半導体層を有する半導体装置の製造方法を提供する。半導体装置の製造方法は、窒化物半導体層に対するｎ型またはｐ型不純物を窒化物半導体層の予め定められた領域に注入する段階と、第１の保護膜を原子層堆積法により形成する段階と、窒化物半導体層と第１の保護膜とを１３００℃以上の温度でアニールする段階と、を備えてよい。第１の保護膜は、少なくとも予め定められた領域上に直接接してよい。第１の保護膜は、窒化物であってよい。
第１の保護膜を原子層堆積法により形成する段階においては、アルミニウム原子含有ガスまたはシリコン原子含有ガスと窒素原子含有ガスとを交互に窒化物半導体層上に供給することにより、第１の保護膜を形成してよい。第１の保護膜は、窒化アルミニウムまたは窒化シリコンを有してよい。
第１の保護膜を原子層堆積法により形成する段階において、窒化物半導体層の温度は６００℃以下であってよい。
第１の保護膜を原子層堆積法により形成する段階において、窒化物半導体層の温度は３００℃以上であってよい。
第１の保護膜は、２ｎｍ以上１００ｎｍ以下の厚みを有してよい。
第１の保護膜を原子層堆積法により形成する段階は、（ａ）窒化物半導体層上にトリメチルアルミニウムを供給する段階と、（ｂ）窒化物半導体層が載置された反応チャンバを排気する段階と、（ｃ）窒化物半導体層上に、窒素を有するガスのプラズマを照射する段階と、（ｄ）反応チャンバを排気する段階と、を有し、（ａ）から（ｄ）の１サイクルを複数回繰り返すことにより、第１の保護膜を形成してよい。
半導体装置の製造方法は、第１の保護膜を原子層堆積法により形成する段階の後、かつ、アニールする段階の前において、原子層堆積法とは異なる方法により、第２の保護膜を形成する段階をさらに備えてよい。第２の保護膜は、第１の保護膜上に直接接してよい。第２の保護膜は、第１の保護膜よりも厚くてよい。
窒化物半導体層は、ゲート絶縁膜およびゲート電極が設けられるトレンチを有してよい。第１の保護膜は、トレンチの底部および側部を被覆して設けられてよい。
注入する段階は、第１の保護膜を原子層堆積法により形成する段階の後に、ｐ型不純物を予め定められた領域に注入することを含んでよい。
注入する段階は、ｐ型不純物を予め定められた領域に注入する前に、窒化物半導体層に対するｎ型不純物を窒化物半導体層の予め定められた他の領域に注入することを含んでよい。半導体装置の製造方法は、ｎ型不純物を注入する段階の前に、予め定められた他の領域上に直接接して、シリコンおよび酸素の一種類以上を含む第３の保護膜を形成する段階をさらに備えてよい。第３の保護膜を除去した後に、第１の保護膜を前記原子層堆積法により形成してよい。
本発明の第２の態様においては、窒化物半導体層を有する半導体装置の他の製造方法を提供する。半導体装置の他の製造方法は、窒化物半導体層に対するｎ型またはｐ型不純物を窒化物半導体層の予め定められた領域に注入する段階と、第１の保護膜を第１の方法により形成する段階と、第１の方法とは異なる第２の方法により第２の保護膜を形成する段階と、窒化物半導体層、第１の保護膜および第２の保護膜を１３００℃以上の温度でアニールする段階と、を備えてよい。第１の保護膜は、少なくとも予め定められた領域上に直接接してよい。第１の保護膜は、窒化物であってよい。第２の保護膜は、第１の保護膜上に直接接してよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
第１実施形態におけるＧａＮ層２０にｐ型領域２４を形成する製造方法１００を示す図である。 Ｓ１０〜Ｓ４０は、製造方法１００の各段階を示す図である。 Ｓ２０における原子層堆積法を説明する図である。 第１実験例におけるＭＯＣＶＤ‐ＡｌＮ膜を示す三次元立体図である。 第２実験例におけるＡＬＤ‐ＡｌＮ膜を示す三次元立体図である。 第３実験例におけるＳＰＴ‐ＡｌＮ膜のアニール温度依存性を示す図である。 第２実施形態におけるＧａＮ層２０にｐ型領域２４を形成する製造方法２００を示す図である。 Ｓ１１０〜Ｓ１４０は、製造方法２００の各段階を示す図である。 第２実施形態において、１４００℃でアニールした後におけるＧａＮ層２０上のＡＬＤ‐ＡｌＮ膜およびＳＰＴ‐ＡｌＮ膜の断面を示すＳＥＭ像である。 第２実施形態において、１４００℃でアニールした後に、ＡＬＤ‐ＡｌＮ膜およびＳＰＴ‐ＡｌＮ膜を除去した状態の、ＧａＮ層２０のおもて面１４を示すＡＦＭ像である。 第３実施形態におけるＧａＮ層２０にｐ型領域２４を形成する製造方法３００を示す図である。 Ｓ２２０〜Ｓ２３０は、製造方法３００の各段階を示す図である。 第４実施形態における縦型ＭＯＳＦＥＴ４００を示す概要図である。 Ｓ３１０〜Ｓ３５０は、縦型ＭＯＳＦＥＴ４００の製造方法を示す図である。 Ｓ４０５〜Ｓ４５０は、第５実施形態における縦型ＭＯＳＦＥＴ４００の製造方法を示す図である。 第６実施形態における縦型ＭＯＳＦＥＴ６００を示す概要図である。 Ｓ５１０〜Ｓ５５０は、縦型ＭＯＳＦＥＴ６００の製造方法を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、第１実施形態におけるＧａＮ層２０にｐ型領域２４を形成する製造方法１００を示す図である。窒化物半導体層としてのＧａＮ層２０は、ＭＯＳＦＥＴ（Ｍｅｔａｌ‐Ｏｘｉｄｅ‐Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ‐Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）またはダイオード等の半導体装置に用いられてよい。
本例の製造方法１００は、ｐ型不純物をＧａＮ層２０に注入する段階（Ｓ１０）と、第１の保護膜３０を原子層堆積法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ。以下、ＡＬＤと略記する。）により形成する段階（Ｓ２０）と、ＧａＮ層２０と第１の保護膜３０とを有する被処理積層体４１をアニールする段階（Ｓ３０）と、第１の保護膜３０を除去する段階（Ｓ４０）とを備える。本例では、Ｓ１０からＳ４０の順に、各段階が実行される。
なお、本明細書においては、窒化物半導体の例としてＧａＮのみを記載する。ただし、窒化物半導体層はアルミニウム（Ａｌ）およびインジウム（Ｉｎ）の一以上の元素をさらに含んでもよい。つまり、窒化物半導体は、混晶半導体ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１）であってもよい。
図２のＳ１０〜Ｓ４０は、製造方法１００の各段階を示す図である。Ｓ１０において、マスク９０‐１を介してｎ型のＧａＮ層２０のｎ型領域２２にｐ型不純物をイオン注入する。具体的には、マスク９０‐１の開口９４‐１の形状に対応した予め定められた領域にＭｇをイオン注入する。ｐ型領域２４は、最上部がＧａＮ層２０のおもて面１４に露出し、かつ、おもて面１４から所定の深さ範囲を有する。ｐ型領域２４は、Ｓ３０のアニールを経た後に、正孔が多数キャリアとなる領域である。Ｓ１０およびＳ２０においては十分なｐ型が発現していないが、ｐ型不純物が注入された領域であることを示すために、点線にてｐ型領域２４を示す。なお、ｎ型領域２２は、電子が多数キャリアである領域である。
なお、本例においてはｐ型不純物をイオン注入する例を記載するが、他の例においては、ＧａＮ層２０の予め定められた領域にｎ型不純物をイオン注入してよい。この場合においても、本例の第１の保護膜３０をＡＬＤ形成する段階（Ｓ２０）と、被処理積層体４１とをアニールする段階（Ｓ３０）とを適用してよい。
本例のｐ型不純物は、ＧａＮに対するｐ型不純物である。ＧａＮに対するｐ型不純物は、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｂｅ（ベリリウム）およびＺｎ（亜鉛）の一種類以上の元素であってよい。本例においては、ｐ型不純物としてＭｇを用いる。また、本例のｎ型不純物は、ＧａＮに対するｎ型不純物である。ＧａＮに対するｎ型不純物は、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、およびＯ（酸素）の一種類以上の元素であってよい。本例においては、ｎ型不純物としてＳｉを用いる。
マスク９０の材料は、ＧａＮ層２０に対して選択的に除去可能な二酸化シリコン（ＳｉＯ２）であってよく、フォトリソグラフィープロセスで用いられるフォトレジストであってもよい。マスク９０の開口９４は既知のフォトリソグラフィープロセスにより形成することができる。
Ｓ２０において、ＧａＮ層２０をＡＬＤ装置８０の反応チャンバ内に載置する。その後、少なくともｐ型領域２４上に直接接する第１の保護膜３０をＡＬＤにより形成する。本例においては、おもて面１４の全面に直接接する第１の保護膜３０を形成する。これにより、第１の保護膜３０およびＧａＮ層２０を有する被処理積層体４１を形成する。
第１の保護膜３０は、ＧａＮ層２０から窒素原子が分解して放出されることを抑制する機能を有する。後述の実験例において述べるように、本願の発明者は、第１の保護膜３０とおもて面１４との密着性が低いほどアニール中におもて面１４に荒れが生じやすいことを見出した。これは、第１の保護膜３０とおもて面１４との密着性が低いほど、窒素原子の放出を抑制する保護膜の機能が低下するからであると推測される。
窒素原子が放出されて形成されたＧａＮ層２０の窒素空孔は、ドナー型欠陥（つまり、ドナーとして機能する空孔欠陥）として機能する。ドナー型欠陥は、半導体装置の電気特性に悪影響を与えるだけでなく、正孔を補償する。それゆえ、窒素空孔を低減するべく、第１の保護膜３０とおもて面１４とを密着させることにより、おもて面１４の荒れを低減することは、十分なｐ型特性を発現させるために重要である。
本例においては、第１の保護膜３０をＡＬＤにより形成するので、スパッタリング法（Ｓｐｕｔｔｅｒｉｎｇ。以下、ＳＰＴと略記する。）または有機金属成長法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ。以下、ＭＯＣＶＤと略記する。）に比べて、第１の保護膜３０形成時において、第１の保護膜３０とおもて面１４との界面における密着性を向上させることができる。さらに、第１の保護膜３０をＡＬＤにより形成することにより、後続のアニール段階（Ｓ３０）においても、界面に間隙が少ない良好な密着性を維持することができる。
Ｓ３０においては、被処理積層体４１を１３００℃以上の温度でアニール装置８５においてアニールする。本例では、１４００℃で３０秒間、被処理積層体４１をアニールする。これにより、イオン注入により生じた欠陥を修復することができ、正孔として機能するようｐ型不純物を活性化することができる。それゆえ、Ｓ３０以降ではｐ型領域２４を実線で示す。
Ｓ４０においては、第１の保護膜３０を除去する。本例では、ＧａＮ層２０上に設けた第１の保護膜３０をＧａＮ層２０に対して選択的に全てエッチングにより除去する。これにより、ｐ型領域２４を有するＧａＮ層２０が完成する。
図３は、Ｓ２０における原子層堆積法を説明する図である。第１の保護膜３０は、窒化物であってよい。つまり、第１の保護膜３０は、窒化アルミニウム（以下、ＡｌＮと略記する。）または窒化シリコン（以下、Ｓｉ３Ｎ４と略記する。）であってよい。なお、ＡｌＮは、Ａｌ原子とＮ原子とが完全に１：１でなくてもよい。Ｓｉ３Ｎ４も、Ｓｉ原子とＮ原子とが完全に３：４でなくてもよい。すなわち、ＡｌＮおよびＳｉ３Ｎ４において組成比のずれは許容される。
本例においては、第１の保護膜３０としてＡｌＮを形成するべく、ＡＬＤ装置８０の反応チャンバ内にＧａＮ層２０を載置して、アルミニウム原子含有ガスと窒素原子含有ガスとを交互にＧａＮ層２０上に供給する。この点においてＡＬＤは、材料ガスをＧａＮ層２０上に一斉に供給するＭＯＣＶＤおよび分子線エピタキシー法（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ。以下、ＭＢＥと略記する。）とは異なり、レイヤー・バイ・レイヤー（ｌａｙｅｒ‐ｂｙ‐ｌａｙｅｒ）で第１の保護膜３０を形成することができる。よって、ＧａＮ層２０のおもて面１４に対して密着性の高い膜を形成することができる。
本例のアルミニウム原子含有ガスは、トリメチルアルミニウム（Ｔｒｉｍｅｔｈｙｌａｌｕｍｉｎｉｕｍ。以下、ＴＭＡと略記する。）である。ただし、アルミニウム原子含有ガスは、トリエチルアルミニウム（Ｔｒｉｅｔｈｙｌａｌｕｍｉｎｉｕｍ）等のアルキルアルミニウムであってもよい。また、本例の窒素原子含有ガスは、水素（Ｈ２）および窒素（Ｎ２）を有するガスである。ただし、窒素原子含有ガスは、アンモニア（ＮＨ３）であってもよい。
ＡｌＮをＡＬＤにより形成する段階は、以下の段階（ａ）から段階（ｄ）の１サイクルを複数回繰り返してよい。本例では、２００サイクルから８００サイクル繰り返す。段階（ａ）：ＧａＮ層２０上にＴＭＡを供給する、段階（ｂ）：ＧａＮ層２０が載置された反応チャンバを排気する、段階（ｃ）：ＧａＮ層２０上に、窒素を有するガスのプラズマを照射する、および段階（ｄ）：反応チャンバを排気する。
本例の段階（ａ）においては、圧力１５ｍＴｏｒｒとした反応チャンバ内にＴＭＡのガスを供給する。これにより、ＧａＮ層２０のおもて面１４にＴＭＡ分子を化学吸着させる。
本例の段階（ｂ）においては、反応チャンバ内に不活性の窒素ガス（Ｎ２ガス）を充填することにより、おもて面１４に吸着せず反応チャンバ内に滞留しているＴＭＡガスをパージ（ｐｕｒｇｅ）する。また、パージと共にまたはパージ後に反応チャンバを排気することにより、化学吸着しなかったＴＭＡ分子を反応チャンバから排出する。排気後の反応チャンバの圧力は１０ｍＴｏｒｒとする。
本例の段階（ｃ）においては、ＧａＮ層２０のおもて面１４に水素および窒素を有するガスのプラズマを照射する。プラズマ化した水素は、ＴＭＡにおけるＡｌとメチル基との結合を分離するのに用いられてよい。また、プラズマ化した窒素は、Ａｌと反応することによりＡｌとＮとの結合を形成してよい。これにより、ＡｌＮの一原子層を形成することができる。
本例の段階（ｄ）においては、段階（ｂ）と同様に、窒素ガスを充填することにより、反応チャンバ内の水素および窒素をパージする。また、パージと共にまたはパージ後に反応チャンバを排気することにより、反応チャンバの圧力を１５ｍＴｏｒｒとする。これにより、第１サイクルが終了する。続いて第２サイクルの段階（ａ）を実行する。
なお、第１の保護膜３０としてＳｉ３Ｎ４をＡＬＤにより形成する他の例においては、シリコン原子含有ガスと窒素原子含有ガスとを交互にＧａＮ層２０上に供給する。この場合、段階（ａ）において、ＴＭＡに代えて、Ｓｉを有するトリス（ジメチルアミノ）シラン（Ｔｒｉｓ（ｄｉｍｅｔｈｙｌａｍｉｎｏ）ｓｉｌａｎｅ）を供給する。なお、段階（ｂ）から段階（ｄ）はＡｌＮの例と同じであってよい。
反応チャンバ内に載置されたＧａＮ層２０は、段階（ａ）〜（ｄ）の間、所定の温度になるよう加熱されてよい。ＧａＮ層２０の所定温度は６００℃以下であってよい。ＧａＮ層２０を６００℃よりも高温にすると、ＧａＮ層２０自身が分解し始める。ＧａＮ層２０を６００℃以下とすることにより、ＧａＮ層２０の分解を抑制することができる。
ＧａＮ層２０の所定温度は３００℃以上となるよう加熱されてよい。３００℃以上の温度で第１の保護膜３０を形成することにより、反応チャンバ内に残留している酸素が第１の保護膜３０に取り込まれることを低減することができる。
ＧａＮ層２０の所定温度は、３００℃以上６００℃以下、４００℃以上６００℃以下または５００℃以上６００℃以下としてよく、３００℃以上５００℃以下または３００℃以上４００℃以下としてよく、４００℃以上５００℃以下または５３０℃以上５７０℃以下としてもよい。本例においては、ＧａＮ層２０の温度を５５０℃とする。
第１の保護膜３０は、アニール温度に耐得る程度に耐熱性が高く、熱処理においてＧａＮ層２０と良好な密着性を有し、かつ、第１の保護膜３０からＧａＮ層２０へ不純物が拡散しないことが望ましい。さらに、アニール後に第１の保護膜３０を除去するので、第１の保護膜３０は下地であるＧａＮ層２０に対してエッチング選択性を有することが望ましい。
本例では、上述の様に第１の保護膜３０に取り込まれる酸素が低減されているので、後続のアニール段階において第１の保護膜３０からＧａＮ層２０へｎ型不純物が拡散を低減することができる。なお、第１の保護膜３０からｎ型不純物の拡散を低減するという観点から、ｎ型不純物としてのＳｉを有するＳｉ３Ｎ４よりもＡｌＮの方が第１の保護膜３０として望ましい。
本例の第１の保護膜３０は、２ｎｍ以上１００ｎｍ以下の厚みを有する。厚みの下限値は、後述するように第１の保護膜３０上にさらに第２の保護膜３２を形成する際に、ＧａＮ層２０へのダメージを低減できる最小の厚みであるとしてよい。この観点から、第１の保護膜３０の厚み３０の下限は、５ｎｍとしてよく、１０ｎｍとしてよく、１５ｎｍとしてもよい。
第１の保護膜３０の厚みの上限は、ｐ型領域２４またはこれを有する半導体装置を形成するのに許容される時間に対応する厚みであってよい。本例では、第１の保護膜３０をＡＬＤによりレイヤー・バイ・レイヤーで形成するので、ＳＰＴおよびＭＯＣＶＤ、ＭＢＥと比べて成膜レートが低い。例えば、ＧａＮ層２０を５５０℃としてＡＬＤにより１００ｎｍのＡｌＮを形成する場合、６時間以上もの時間を要する。それゆえ、半導体装置の製造方法において許容される時間を考慮して、第１の保護膜３０を製造する時間（即ち、第１の保護膜３０の厚み）を定めてよい。
Ｓ４０においては、第１の保護膜３０を除去する。第１の保護膜３０がＡｌＮである場合には、水酸化カリウム水溶液（ＫＯＨａｑ）によりＡｌＮをＧａＮ層２０に対して選択的に除去することができる。また、第１の保護膜３０がＳｉ３Ｎ４である場合には、リン酸水溶液（Ｈ３ＰＯ４ａｑ）によりＳｉ３Ｎ４をＧａＮ層２０に対して選択的に除去することができる。
図４Ａは、第１実験例におけるＭＯＣＶＤ‐ＡｌＮ膜を示す三次元立体図である。図４Ａは、ＭＯＣＶＤ‐ＡｌＮ膜の形成時（Ａｓ‐ｄｅｐｏｓｉｔｅｄ）における１０００ｎｍ四方のＭＯＣＶＤ‐ＡｌＮ膜の上面斜視図である。なお、本明細書において、ＭＯＣＶＤ‐ＡｌＮ膜とは、ＭＯＣＶＤにより形成したＡｌＮ膜を意味する。
本例では、ＧａＮ層２０を６００℃とし、反応チャンバ内の圧力を２００Ｔｏｒｒとした。また、ＴＭＡ、アンモニア（ＮＨ３）、水素（Ｈ２）および窒素（Ｎ２）を反応チャンバ内にそれぞれ供給した。当該条件で１０分間ＡｌＮ膜を形成して、１８ｎｍの厚みを有するＡｌＮ膜を形成した。
図４Ｂは、第２実験例におけるＡＬＤ‐ＡｌＮ膜を示す三次元立体図である。図４Ｂは、ＡＬＤ‐ＡｌＮ膜の形成時（Ａｓ‐ｄｅｐｏｓｉｔｅｄ）における１０００ｎｍ四方のＡＬＤ‐ＡｌＮ膜の上面斜視図である。なお、本明細書において、ＡＬＤ‐ＡｌＮ膜とは、ＡＬＤにより形成したＡｌＮ膜を意味する。
本例では、上述の製造方法１００によりＡｌＮ膜を形成した。これにより、１８ｎｍの厚みを有するＡｌＮ膜を形成した。
図４Ａおよび図４Ｂの対比から明らかな様に、図４ＢのＡＬＤ‐ＡｌＮ膜は、ＭＯＣＶＤ‐ＡｌＮ膜と比べて凹凸が少ない。つまり、ＡＬＤ‐ＡｌＮ膜の方がＭＯＣＶＤ‐ＡｌＮ膜よりも平坦である。ＡＬＤ‐ＡｌＮ膜およびＭＯＣＶＤ‐ＡｌＮ膜は共に厚みが１８ｎｍであるから、平坦なＡＬＤ‐ＡｌＮ膜の方がＭＯＣＶＤ‐ＡｌＮ膜よりもＧａＮ層２０との接触面積が多いと言える。つまり、ＡＬＤ‐ＡｌＮ膜の方が、ＭＯＣＶＤ‐ＡｌＮ膜よりもＧａＮ層２０のおもて面１４との密着性が高い。したがって、密着性の高いＡＬＤ‐ＡｌＮ膜の方が、ＭＯＣＶＤ‐ＡｌＮ膜よりも窒素原子の放出を抑制する保護膜の機能が優れていると言える。
図５は、第３実験例におけるＳＰＴ‐ＡｌＮ膜のアニール温度依存性を示す図である。本明細書において、ＳＰＴ‐ＡｌＮ膜とは、ＳＰＴにより形成したＡｌＮ膜を意味する。図５上部の４つの像は、第１の保護膜３０としてのＳＰＴ‐ＡｌＮ膜およびＧａＮ層２０の断面を示すＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）像である。これに対して、下部の４つの像は、対応する上部のＳＰＴ‐ＡｌＮ膜を除去した後におけるＧａＮ層２０のおもて面１４を示すＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）像である。
最も左側のＳＥＭ像およびＡＦＭ像は、アニールする前（即ち、ＳＰＴ‐ＡｌＮ膜形成時（Ａｓ‐ｄｅｐｏｓｉｔｅｄ））の像である。その右隣のＳＥＭ像およびＡＦＭ像は、１３００℃で３０秒間アニールした後の像である。最も右側の左隣のＳＥＭ像およびＡＦＭ像は、１３５０℃で３０秒間アニールした後の像である。最も右側のＳＥＭ像およびＡＦＭ像は、１４００℃で３０秒間アニールした後の像である。
アニール温度が１３５０℃および１４００℃のＳＥＭ像から視認できる様に、アニール温度が１３５０℃以上である場合には、ＳＰＴ‐ＡｌＮ膜の結晶化が顕著になる。特に、ＳＰＴ‐ＡｌＮ膜中の結晶粒が、ＧａＮ層２０からＳＰＴ‐ＡｌＮ膜に向かう方向と平行な方向において、柱状に成長する。
結晶粒が柱状に成長することにより、ＧａＮ層２０のおもて面１４とＳＰＴ‐ＡｌＮ膜との間に空隙が発生することが視認できる。このように、第１の保護膜３０をＳＰＴにより形成する場合、アニール時に形成される空隙に起因して、第１の保護膜３０とＧａＮ層２０との間の良好な密着性を維持することができない。
各ＡＦＭ像のおもて面１４のラフネス（Ｒｒｍｓ）を１０００ｎｍ角のＡＦＭ像から得られた高さ分布の二乗平均平方根（ｒｏｏｔ ｍｅａｎ ｓｑｕａｒｅ）により示す。Ａｓ−ｄｅｐｏｓｉｔｅｄのＲｒｍｓは０．１３８ｎｍである。アニール温度１３００℃のＲｒｍｓは、０．２２６ｎｍである。これに対して、アニール温度１３５０℃においては、第１の保護膜３０とおもて面１４との間の間隙の発生に起因して、Ｒｒｍｓが３．１１６ｎｍと、著しく高くなった。アニール温度１４００℃においてはアニール温度１３５０℃よりも低くなったが、それでもアニール温度１４００℃のＲｒｍｓは１．２９１ｎｍであった。アニール温度１４００℃においてアニール温度１３５０℃よりもＲｒｍｓが低下したのは、高温においてより分解が促進されたことにより、凹凸構造がエッチングされたからと考えられる。
図６は、第２実施形態におけるＧａＮ層２０にｐ型領域２４を形成する製造方法２００を示す図である。本例の製造方法２００は、ｐ型不純物をＧａＮ層２０に注入する段階（Ｓ１１０）と、第１の保護膜３０をＡＬＤにより形成する段階（Ｓ１２０）と、第２の保護膜３２を形成する段階（Ｓ１２５）と、ＧａＮ層２０、第１の保護膜３０および第２の保護膜３２を有する被処理積層体４２を１３００℃以上の温度でアニールする段階（Ｓ１３０）と、第１の保護膜３０および第２の保護膜３２を除去する段階（Ｓ１４０）とを備える。本例では、Ｓ１１０からＳ１４０の順に、各段階が実行される。
第２の保護膜３２は、第１の保護膜３０を形成する第１の方法とは異なる方法により、第１の保護膜３０上に直接接して設けられてよい。本例において、第１の方法はＡＬＤであり、第２の方法はＳＰＴである。
本例において、第１の保護膜３０はＡＬＤ‐ＡｌＮ膜であり、第２の保護膜３２はＳＰＴ‐ＡｌＮ膜である。ただし、第１の保護膜３０と第２の保護膜３２とは、互いに異なる材料で材料であってもよい。つまり、構成元素が異なってもよい。第１の保護膜３０がＡＬＤ‐ＡｌＮ膜である場合に、第２の保護膜３２はＳＰＴで成膜された窒化シリコン膜であってよい。
第２の保護膜３２としては、第１の保護膜３０と同程度の熱膨張率αを有し、且つ、第１の保護膜３０と同程度の耐熱性を有していればよい。同程度の熱膨張率とは、熱膨張率の差異が±５０％以内であることを意味してよい。また、同程度の耐熱性とは、被処理積層体４２をアニールする段階（Ｓ１４０）で溶融しないことを意味してよい。
第２の保護膜３２は、第１の保護膜３０よりも厚くてよい。本例において、第２の保護膜３２の厚みは２００ｎｍであり、第１の保護膜３０の厚みは７０ｎｍである。結晶性の低い第２の保護膜３２を第１の保護膜３０よりも厚くすることで、第１の保護膜３０にクラック（ｃｒａｃｋ）が生じることを防ぐことができる。また、第１の保護膜３０単体の場合と比較して保護膜の物理的強度を向上させることができる。
また、第２の保護膜３２により第１の保護膜３０を押え付けることにより、第１の保護膜３０単体の場合と比較して第１の保護膜３０とおもて面１４との密着性を向上させることができる。さらに、第１の保護膜３０よりも耐熱性の高い材料を第２の保護膜３２に用いれば、第１の保護膜３０単体の場合と比較して保護膜の耐熱性を向上させることもできる。
なお、本例においてはｐ型不純物をイオン注入する例を記載するが、他の例においては、ＧａＮ層２０の予め定められた領域にｎ型不純物をイオン注入してよい。この場合においても、本例の第１の保護膜３０をＡＬＤにより形成する段階（Ｓ１２０）と、第２の保護膜３２を形成する段階（Ｓ１２５）と、被処理積層体４２を１３００℃以上の温度でアニールする段階（Ｓ１３０）とを適用してよい。
図７のＳ１１０〜Ｓ１４０は、製造方法２００の各段階を示す図である。Ｓ１１０、Ｓ１２０およびＳ１３０は、第１実施形態と同様であるので、説明を省略する。本例のＳ１２５においては、第１の保護膜３０上に直接接して、第１の保護膜３０の全面に第２の保護膜３２を設ける。第２の保護膜３２は、スパッタリング装置（ＳＰＴ装置８２と略記する。）を用いて形成してよい。また、本例のＳ１４０において、第１の保護膜３０はＡＬＤ‐ＡｌＮ膜であり、第２の保護膜３２はＳＰＴ‐ＡｌＮ膜であるので、両者ともにＫＯＨａｑにより除去する。
図８Ａは、第２実施形態において、１４００℃でアニールした後におけるＧａＮ層２０上のＡＬＤ‐ＡｌＮ膜およびＳＰＴ‐ＡｌＮ膜の断面を示すＳＥＭ像である。図８Ａから明らかな様に、１４００℃でのアニール後においても、第１の保護膜３０としてのＡＬＤ‐ＡｌＮ膜とＧａＮ層２０のおもて面１４との間には間隙が無く、良好な密着性を維持している。
図８Ｂは、第２実施形態において、１４００℃でアニールした後に、ＡＬＤ‐ＡｌＮ膜およびＳＰＴ‐ＡｌＮ膜を除去した状態の、ＧａＮ層２０のおもて面１４を示すＡＦＭ像である。おもて面１４のラフネス Ｒｒｍｓは、０．２３３ｎｍとなった。当該Ｒｒｍｓの値は、図５の第３実験例におけるアニール温度１４００℃の場合（間隙が生じた例）と比較すると、約１／６である。以上により、ＳＰＴ‐ＡｌＮ膜のみを設ける第３実験例と比較して、保護膜として第１の保護膜３０および第２の保護膜３２の積層を設ける優位性が明らかとなった。
図９は、第３実施形態におけるＧａＮ層２０にｐ型領域２４を形成する製造方法３００を示す図である。本例においては、第１の保護膜３０をＡＬＤにより形成する段階（Ｓ２２０）の後に、ｐ型不純物を予め定められた領域にイオン注入する。つまり、本例では第１の保護膜３０を介してＧａＮ層２０にｐ型不純物をスルードーピング（ｔｈｒｏｕｇｈ ｄｏｐｉｎｇ）する。なお、本明細書において、また、ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。
製造方法３００は、第１の保護膜３０を形成する段階（Ｓ２２０）と、第１の保護膜３０を介してｐ型不純物を注入する段階（Ｓ２２２）と、第１の保護膜３０およびＧａＮ層２０を有する被処理積層体４３をアニールする段階（Ｓ２３０）とを備える。本例では、Ｓ２２０、Ｓ２２２およびＳ２３０の順に各段階が実行される。なお、Ｓ２２０およびＳ２３０は、第２実施形態におけるＳ１２０およびＳ１３０と同じであるので説明を省略する。
図１０のＳ２２０〜Ｓ２３０は、製造方法３００の各段階を示す図である。Ｓ２２２においては、マスク９０‐３および第１の保護膜３０を介してＧａＮ層２０のｎ型領域２２にｐ型不純物をイオン注入する。これにより、ｐ型領域２４を形成する。なお、第２実施形態と同様に、第１の保護膜３０はＡＬＤ‐ＡｌＮ膜である。
イオン注入によりＡｌＮ膜中のＡｌまたはＮがはじき出されてＧａＮ層２０中に注入されたとしても、ＧａＮ層２０のｐ型またはｎ型特性に影響を与えない。また、第１の保護膜３０をスルー膜とすることにより、イオン注入時のおもて面１４のダメージを低減することができる。スルー膜として用いた第１の保護膜３０の上面（おもて面１４と接触する面とは反対側の面）は多少荒れるが、第１の保護膜３０をそのままアニール段階（Ｓ２３０）において利用しても保護膜として機能し得る。
本例の変形例として、Ｓ２２２とＳ２３０との間に、第２の保護膜３２を形成する段階（Ｓ２２５）をさらに設けてもよい。Ｓ２２５は、第２実施形態のＳ１２５と同じであってよい。これにより、第２の保護膜３２を設けることの利益を享受できる。
図１１は、第４実施形態における縦型ＭＯＳＦＥＴ４００を示す概要図である。本例は第１の保護膜３０を利用して、縦型ＭＯＳＦＥＴ４００を形成する例である。縦型ＭＯＳＦＥＴ４００は、電流の導通および非導通をスイッチングする機能を有してよい。
本例の縦型ＭＯＳＦＥＴ４００は、ｎ＋型のＧａＮ基板１０、ＧａＮ層２０、ゲート絶縁膜５２、ゲート電極５４、ソース電極６４およびドレイン電極７４を有する。ＧａＮ層２０は、ＧａＮ基板１０上に直接接して設けられたホモエピタキシャル層である。上述の実施形態と同様に、おもて面１４とは、ＧａＮ層２０の一主面である。また、裏面１６とは、ＧａＮ層２０と接しないＧａＮ基板１０の主面である。ＧａＮ基板１０とＧａＮ層２０との境界を境界１２とする。
本例において「上」とは、ＧａＮ基板１０の裏面１６からＧａＮ層２０のおもて面１４に向かう方向を意味する。また、「下」とは、当該「上」と逆方向を意味する。「上」および「下」は、必ずしも地面に対する鉛直方向を意味しない。「上」および「下」は、層および膜等の相対的な位置関係を特定する便宜的な表現に過ぎない。本例の「上」および「下」を第１から第３実施形態に類推適用してもよい。
ＧａＮ層２０は、ｎ型領域２２、ｐ型領域２４、ｎ＋型領域２６およびｐ＋型領域２８を有する。おもて面１４の少なくとも一部には、ＧａＮ層２０に不純物が注入された領域が露出してよい。本例において、不純物が注入された領域とは、おもて面１４から所定の深さ範囲に形成されたｐ型領域２４、ｎ＋型領域２６およびｐ＋型領域２８である。
ｎ型領域２２は、縦型ＭＯＳＦＥＴ４００のドリフト層として機能する。ｐ型領域２４において、ゲート絶縁膜５２の直下であってｎ型領域２２とｎ＋型領域２６との間における部分は、チャネル形成領域２５として機能する。ｎ＋型領域２６は、ソース領域として機能する。ｎ＋型領域２６は、電子の通過経路を提供する機能を有する。ｐ＋型領域２８は、ソース電極６４との接触抵抗を低減する機能、および、オフ時の正孔引き抜き経路を提供する機能を有する。
ゲート絶縁膜５２は、少なくともｐ型領域２４およびｎ型領域２２の上部に直接接して設けられる。ゲート電極５４は、ゲート絶縁膜５２上に直接接して設けられる。ソース電極６４は、ｎ＋型領域２６およびｐ＋型領域２８に電気的に接続して設けられる。また、ドレイン電極７４は、ＧａＮ基板１０の裏面１６と直接接して設けられる。
ゲート端子５０、ソース端子６０およびドレイン端子７０を、それぞれ円中にＧ、ＤおよびＳを付けて示す。例えば、ドレイン電極７４が所定の高電位を有し、かつ、ソース電極６４が接地電位を有する場合に、ゲート端子５０からゲート電極５４に閾値電圧以上の電位が与えられると、チャネル形成領域２５に電荷反転層が形成され、ドレイン端子７０からソース端子６０へ電流が流れる。また、ゲート電極５４に閾値電圧よりも低い電位が与えられるとチャネル形成領域２５における電荷反転層が消滅し、電流が遮断される。
図１２のＳ３１０〜Ｓ３５０は、縦型ＭＯＳＦＥＴ４００の製造方法を示す図である。Ｓ３１０は、ＧａＮ基板１０上にエピタキシャル形成されたＧａＮ層２０にｎ型およびｐ型不純物をイオン注入する段階を示す。Ｓ３２０は、ＧａＮ層２０のおもて面１４上に第１の保護膜３０を形成する段階を示す。Ｓ３３０は、ＧａＮ基板１０、ＧａＮ層２０および第１の保護膜３０を有する被処理積層体４４をアニールする段階を示す。Ｓ３４０は、第１の保護膜３０を除去する段階を示す。Ｓ３５０は、ゲート絶縁膜５２、ゲート電極５４、ソース電極６４およびドレイン電極７４を形成する段階を示す。
ＧａＮ層２０は、１０７ｃｍ−２以下の貫通転位密度を有する自立型のＧａＮ基板１０上にＭＯＣＶＤによりエピタキシャル形成されてよい。Ｓ３１０においては、Ｓ１０およびＳ１１０と同様にマスク９０を用いてｎ型およびｐ型不純物をイオン注入してよい。本例のＳ３２０は、第１の保護膜３０のみを用いるが、第２実施形態と同様に、第１の保護膜３０および第２の保護膜３２を積層した保護膜としてもよい。Ｓ３３０は、Ｓ３０、Ｓ１３０およびＳ２３０と同じである。Ｓ３４０は、Ｓ４０、Ｓ１４０およびＳ２４０と同じである。
Ｓ３５０において、ゲート絶縁膜５２としてのＳｉＯ２膜であってよく、ゲート電極５４として多結晶シリコンであってよい。ソース電極６４は、おもて面１４と直接接する下層のＴｉ（チタン）層と上層のＡｌ層とを有する積層体であってよい。ドレイン電極７４は、ＧａＮ基板１０の裏面１６と直接接する上層のＴｉ層と下層のＡｌ層とを有する積層体であってよい。Ｓ３５０の後、ゲート端子５０、ソース端子６０およびドレイン端子７０と、ゲート電極５４、ソース電極６４およびドレイン電極７４とを配線によりそれぞれ接続する。これにより、縦型ＭＯＳＦＥＴ４００が完成する。
図１３のＳ４０５〜Ｓ４５０は、第５実施形態における縦型ＭＯＳＦＥＴ４００の製造方法を示す図である。本例は、第３の保護膜３４を介してスルードーピングを行う点において第４実施形態と異なる。他の点は、第４実施形態と同じであってよい。本例においては、Ｓ４０５からＳ４５０の順に、各段階が実行される。
Ｓ４０５は、ＧａＮ層２０のおもて面１４上に直接接して第３の保護膜３４を形成する段階を示す。第３の保護膜３４は、シリコン（Ｓｉ）および酸素（Ｏ）の一種類以上を含んでよい。本例の第３の保護膜３４は、二酸化シリコン（ＳｉＯ２）である。本例の第３の保護膜３４は、おもて面１４の全面に直接接して設けられる。ただし、第３の保護膜３４は、少なくともｎ＋型領域２６上に直接接して設けられればよい。
第３の保護膜３４は、第１の保護膜３０および第２の保護膜３２とは異なる目的で設けられる。本例においては、イオン注入時のおもて面１４のダメージを低減するべく、第３の保護膜３４を設ける。それゆえ、アニール時においては、第３の保護膜３４は、除去する。第３の保護膜３４は、数ｎｍ以上１μｍ未満の厚みを有してよい。本例の第３の保護膜３４は、２０ｎｍの厚みを有する。
Ｓ４１０は、マスク９０‐４および第３の保護膜３４を介してｎ型不純物をイオン注入する段階を示す。これにより、開口９４‐４の形状に対応した予め定められた他の領域にｎ＋型領域２６を形成する。
Ｓ４１４は、第３の保護膜３４を除去する段階を示す。Ｓ４２０は、第１の保護膜３０をＡＬＤにより形成する段階を示す。これにより、ＧａＮ基板１０、ＧａＮ層２０および第１の保護膜３０を有する被処理積層体４５を形成する。
Ｓ４２２は、第３実施形態のＳ３２２と同様に、第１の保護膜３０をスルー膜として用いることにより、ＧａＮ層２０にｐ型不純物をイオン注入して、ｐ型領域２４を形成する段階を示す。Ｓ４２４は、第１の保護膜３０をスルー膜として用いることにより、ＧａＮ層２０にｐ型不純物をイオン注入して、ｐ＋型領域２８を形成する段階を示す。
Ｓ４２４の後に、マスク９０‐６を除去する。その後、Ｓ４３０において被処理積層体４５をアニールする。被処理積層体４５のアニールは、Ｓ３０、Ｓ１３０、Ｓ２３０およびＳ３３０と同様である。なお、マスク９０‐６の除去の後、かつ、被処理積層体４５をアニールする前に、第１の保護膜３０上に第２の保護膜３２をさらに設けてもよい。つまり、第２実施形態のＳ１２５を適用してもよい。これにより、本例においても、第２の保護膜３２を設けることの利益を享受してよい。
Ｓ４３０の後に、Ｓ４４０において第１の保護膜３０を除去する。Ｓ４４０は、Ｓ３４０と同様である。Ｓ４５０においてゲート絶縁膜５２等を形成する。Ｓ４５０は、Ｓ３５０と同様である。なお、Ｓ４３０、Ｓ４４０およびＳ４５０の図示は省略する。
図１４は、第６実施形態における縦型ＭＯＳＦＥＴ６００を示す概要図である。本例の縦型ＭＯＳＦＥＴ６００のＧａＮ層２０は、ゲート絶縁膜５２およびゲート電極５４が設けられるトレンチ５５を有する。また、トレンチ５５の底部５６にイオン注入によりｐ型領域５９を設ける。係る点が、第４および第５実施形態における縦型ＭＯＳＦＥＴ４００と異なる。
図１５のＳ５１０〜Ｓ５５０は、縦型ＭＯＳＦＥＴ６００の製造方法を示す図である。本例は、トレンチ５５の底部５６にイオン注入によりｐ型領域５９を設ける点、および、第１の保護膜３０をトレンチ５５に設ける点において第４および第５実施形態と異なる。他の点は、第４および第５実施形態と同じであってよい。本例においては、Ｓ５１０からＳ５５０の順に、各段階が実行される。
Ｓ５１０は、ｐ型領域２４、ｎ＋型領域２６およびｐ＋型領域２８をイオン注入により形成する段階を示す。Ｓ５１０においては、第３実施形態のＳ２２２および第５実施形態のＳ４２２と同様に、第１の保護膜３０を介したスルードーピングを適用してよい。また、Ｓ５１０においては、第５実施形態のＳ４１０と同様に、第３の保護膜３４を介したスルードーピングを適用してもよい。Ｓ５１８は、ＧａＮ層２０を異方性ドライエッチングすることにより、ｐ型領域２４を貫通するトレンチ５５を形成する段階を示す図である。
Ｓ５１９は、トレンチ５５の底部５６にイオン注入によりｐ型領域５９を設ける段階を示す。ｐ型領域５９は、アニールする段階（Ｓ５３０）において活性化される。これにより、ｐ型領域５９は、トレンチ５５の底部５６の角部（つまり、底部５６と側部５８との境界部）における電界集中を抑制する機能を有する。これにより、ゲート絶縁膜５２の劣化を抑制することができる。
Ｓ５２０は、おもて面１４と、トレンチ５５の底部５６および側部５８とを被覆するように第１の保護膜３０を設ける段階を示す。これにより、ＧａＮ基板１０、ＧａＮ層２０および第１の保護膜３０を有する被処理積層体４６を形成する。本例の第１の保護膜３０も、ＡＬＤ‐ＡｌＮ膜であるので、ＳＰＴおよびＭＯＣＶＤと比べてトレンチ５５を確実に被覆することができる。なお、第１の保護膜３０上に第２の保護膜３２をさらに設けてもよい。つまり、第２実施形態のＳ１２５を適用してもよい。これにより、本例においても、第２の保護膜３２を設けることの利益を享受してよい。
Ｓ５３０は、被処理積層体４６をアニールする段階を示す。Ｓ５４０は、第１の保護膜３０を除去する段階を示す。Ｓ５５０は、ゲート絶縁膜５２等を形成する段階を示す。これらは、第４実施形態のＳ３３０、Ｓ３４０およびＳ３５０とそれぞれ同じであるので、説明を省略する。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１０・・ＧａＮ基板、１２・・境界、１４・・おもて面、１６・・裏面、２０・・ＧａＮ層、２２・・ｎ型領域、２４・・ｐ型領域、２５・・チャネル形成領域、２６・・ｎ＋型領域、２８・・ｐ＋型領域、３０・・第１の保護膜、３２・・第２の保護膜、３４・・第３の保護膜、４１・・被処理積層体、４２・・被処理積層体、４３・・被処理積層体、４４・・被処理積層体、４５・・被処理積層体、４６・・被処理積層体、５０・・ゲート端子、５２・・ゲート絶縁膜、５４・・ゲート電極、５５・・トレンチ、５６・・底部、５８・・側部、５９・・ｐ型領域、６０・・ソース端子、６４・・ソース電極、７０・・ドレイン端子、７４・・ドレイン電極、８０・・ＡＬＤ装置、８２・・ＳＰＴ装置、８５・・アニール装置、９０・・マスク、９４・・開口、１００・・製造方法、２００・・製造方法、３００・・製造方法、４００・・縦型ＭＯＳＦＥＴ、６００・・縦型ＭＯＳＦＥＴ

Claims (11)

  1. 窒化物半導体層を有する半導体装置の製造方法であって、
    前記窒化物半導体層に対するｎ型またはｐ型不純物を前記窒化物半導体層の予め定められた領域に注入する段階と、
    少なくとも前記予め定められた領域上に直接接する窒化物の第１の保護膜を原子層堆積法により形成する段階と、
    前記原子層堆積法とは異なる方法により、前記第１の保護膜上に直接接し、前記第１の保護膜よりも厚い第２の保護膜を形成する段階と、
    前記窒化物半導体層、前記第１の保護膜および前記第２の保護膜を１３００℃以上の温度でアニールする段階と
    を備え、
    前記第２の保護膜は、スパッタリング法で成膜される、
    半導体装置の製造方法。
  2. 前記第１の保護膜を前記原子層堆積法により形成する段階においては、
    アルミニウム原子含有ガスまたはシリコン原子含有ガスと窒素原子含有ガスとを交互に前記窒化物半導体層上に供給することにより、窒化アルミニウムまたは窒化シリコンを有する前記第１の保護膜を形成する
    請求項１に記載の半導体装置の製造方法。
  3. 前記第１の保護膜を前記原子層堆積法により形成する段階において、前記窒化物半導体層の温度は６００℃以下である
    請求項１または２に記載の半導体装置の製造方法。
  4. 前記第１の保護膜を前記原子層堆積法により形成する段階において、前記窒化物半導体層の温度は３００℃以上である
    請求項１から３のいずれか一項に記載の半導体装置の製造方法。
  5. 前記第１の保護膜は、２ｎｍ以上１００ｎｍ以下の厚みを有する
    請求項１から４のいずれか一項に記載の半導体装置の製造方法。
  6. 前記第１の保護膜を前記原子層堆積法により形成する段階は、
    （ａ）前記窒化物半導体層上にトリメチルアルミニウムを供給する段階と、
    （ｂ）前記窒化物半導体層が載置された反応チャンバを排気する段階と、
    （ｃ）前記窒化物半導体層上に、窒素を有するガスのプラズマを照射する段階と、
    （ｄ）前記反応チャンバを排気する段階と
    を有し、
    （ａ）から（ｄ）の１サイクルを複数回繰り返すことにより、前記第１の保護膜を形成する
    請求項１から５のいずれか一項に記載の半導体装置の製造方法。
  7. 前記窒化物半導体層は、ゲート絶縁膜およびゲート電極が設けられるトレンチを有し、
    前記第１の保護膜は、前記トレンチの底部および側部を被覆して設けられる
    請求項１から６のいずれか一項に記載の半導体装置の製造方法。
  8. 前記注入する段階は、前記第１の保護膜を前記原子層堆積法により形成する段階の後に、前記ｐ型不純物を前記予め定められた領域に注入することを含む
    請求項１から７のいずれか一項に記載の半導体装置の製造方法。
  9. 前記注入する段階は、前記ｐ型不純物を前記予め定められた領域に注入する前に、前記窒化物半導体層に対するｎ型不純物を前記窒化物半導体層の予め定められた他の領域に注入することを含み、
    前記ｎ型不純物を注入する段階の前に、前記予め定められた他の領域上に直接接して、シリコンおよび酸素の一種類以上を含む第３の保護膜を形成する段階をさらに備え、
    前記第３の保護膜を除去した後に、前記第１の保護膜を前記原子層堆積法により形成する
    請求項８に記載の半導体装置の製造方法。
  10. 前記第２の保護膜は、前記第１の保護膜よりも耐熱性の高い材料を有する、請求項１から９のいずれか一項に記載の半導体装置の製造方法。
  11. 前記第１の保護膜を前記原子層堆積法により形成する段階において、反応チャンバに残留する酸素との反応を低減すべく、前記窒化物半導体層の温度は３００℃以上に加熱される、請求項１から１０のいずれか一項に記載の半導体装置の製造方法。
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