JP7107106B2 - 窒化ガリウム系半導体装置および窒化ガリウム系半導体装置の製造方法 - Google Patents

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特許法第３０条第２項適用 平成３０年３月５日に、高島信也、田中亮、上野勝典、松山秀昭、江戸雅晴、小島一信、秩父重英、上殿明良、中川清和が、第６５回「応用物理学会 春季学術講演会」予稿集、第１２－３９４頁にて、高島信也、田中亮、上野勝典が発明した、チャネル特性を向上させたＭｇイオン注入ＧａＮ ＭＯＳＦＥＴについて公開した。 平成３０年３月１９日に、高島信也が、第６５回「応用物理学会 春季学術講演会」、早稲田大学 西早稲田キャンパスにて、高島信也、田中亮、上野勝典が発明した、チャネル特性を向上させたＭｇイオン注入ＧａＮ ＭＯＳＦＥＴについて公開した。

本発明は、窒化ガリウム系半導体装置および窒化ガリウム系半導体装置の製造方法に関する。

従来、窒化ガリウム系半導体にＭｇ（マグネシウム）をイオン注入し、アニールによりＭｇを活性化させてｐ型化させることが知られている。（例えば、特許文献１および２参照）。
特許文献１ 特開２０１８－１０９７０号公報
特許文献２ 特開２００７－２５８５７８号公報

窒化ガリウム系半導体層の表面粗さと、窒化ガリウム系半導体層と絶縁層との間に形成される遷移層の厚さと、遷移層直下における窒化ガリウム系半導体層のチャネル特性との関係は、明らかにされていなかった。

本発明の第１の態様においては、窒化ガリウム系半導体装置を提供する。窒化ガリウム系半導体装置は、第１導電型の窒化ガリウム系半導体層と、窒化ガリウム系半導体層の内部に、窒化ガリウム系半導体層の上面から予め定められた深さまで設けられた第２導電型のイオン注入領域と、上面視において、イオン注入領域の少なくとも一部と重なって設けられ、イオン注入領域の上方に設けられた絶縁層と、上面視において、イオン注入領域の少なくとも一部と重なって設けられ、窒化ガリウム系半導体層の深さ方向にイオン注入領域と絶縁層とに挟まれて設けられ、イオン注入領域と絶縁層とに共に接し、ガリウムの酸化物を含む遷移層と、を備える。イオン注入領域と遷移層との界面におけるイオン注入領域の表面粗さは、０．６ｎｍ以下である。遷移層の厚さは、１．０ｎｍ以下である。

イオン注入領域と遷移層との界面におけるイオン注入領域の表面粗さは、０．３ｎｍ以下であってよい。

遷移層の厚さは、０．５ｎｍ以下であってよい。

本発明の第２の態様においては、窒化ガリウム系半導体装置の製造方法を提供する。窒化ガリウム系半導体装置の製造方法は、第１導電型の窒化ガリウム系半導体層における予め定められた領域に、第２導電型の不純物をイオン注入してイオン注入領域を形成する段階と、少なくとも予め定められた領域上に、原子層堆積法（ＡＬＤ）により保護膜を形成する段階と、窒化ガリウム系半導体層と保護膜とをアニールし、イオン注入領域を活性化する段階と、保護膜を除去する段階と、保護膜を除去した前記イオン注入領域上に、オルトケイ酸テトラエチル（ＴＥＯＳ）またはモノシランおよび酸素ガスまたは水を導入して、プラズマＣＶＤ法または原子層堆積法（ＡＬＤ）により絶縁層を形成する段階と、を備える。アニールは１３００℃で５分間実施してよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の一つの実施形態に係る横型ＭＯＳＦＥＴ１００の断面図である。 図１におけるｐ型不純物の注入プロファイルの一例を示す図である。 ｐ型ＧａＮ層３０のおもて面９５のＡＦＭ像である。 ｐ型ＧａＮ層３０のおもて面９５のＡＦＭ像である。 ｐ型ＧａＮ層３０、遷移層４２およびゲート絶縁層４４に含まれる各元素の、ｐ型ＧａＮ層３０、遷移層４２およびゲート絶縁層４４にわたるＺ軸方向の分布を示す模式図である。 サンプルＮｏ．１、サンプルＮｏ．２およびサンプルＮｏ．３の断面を、高解像度の透過電子顕微鏡で観察したＳＴＥＭ－ＨＡＡＤＦ像である。 サンプルＮｏ．４の断面を、高解像度の透過電子顕微鏡で観察したＳＴＥＭ－ＨＡＡＤＦ像である。 サンプルＮｏ．１～サンプルＮｏ．４のＭＯＳチャネルの伝達特性の評価結果を示す図である。 サンプルＮｏ．１～サンプルＮｏ．４のＭＯＳチャネルの電界効果移動度の評価結果を示す図である。 横型ＭＯＳＦＥＴ１００の製造方法を示すフローチャートである。 横型ＭＯＳＦＥＴ１００の製造方法の各工程を示す図である。 横型ＭＯＳＦＥＴ１００の製造方法の各工程を示す図である。 本発明の他の実施形態に係る縦型ＭＯＳＦＥＴ２００の断面図である。 縦型ＭＯＳＦＥＴ２００の製造方法の各工程を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。

本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の深さ方向をＺ軸とする。

各実施例においては、第１導電型をｎ型、第２導電型をｐ型とした例を示しているが、第１導電型をｐ型、第２導電型をｎ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。本明細書において、ｐ＋型（またはｎ＋型）と記載した場合、ｐ型（またはｎ型）よりもドーピング濃度が高いことを意味する。また、本明細書において、ｐ－型（またはｎ－型）と記載した場合、ｐ型（またはｎ型）よりもドーピング濃度が低いことを意味する。

図１は、本発明の一つの実施形態に係る横型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１００の断面図である。窒化ガリウム（ＧａＮ）系半導体９０のおもて面９５および裏面９２は、Ｘ‐Ｙ平面に平行であってよい。図１は、横型ＭＯＳＦＥＴ１００の一部をＸ‐Ｚ平面で切断した断面である。本例において、Ｘ軸方向とＹ軸方向とは互いに垂直な方向であり、Ｚ軸方向はＸ‐Ｙ平面に垂直な方向である。Ｘ、ＹおよびＺ軸は、いわゆる右手系を成す。

本例の横型ＭＯＳＦＥＴ１００は、ＧａＮ系半導体装置の一例である。図１に示す構造は、横型ＭＯＳＦＥＴ１００の単位構造であってよい。当該単位構造は、Ｙ軸方向に延在し、かつ、Ｘ軸方向に繰り返し設けられてよい。複数の単位構造は、Ｘ‐Ｙ平面視において略矩形形状を構成するように配置されてよい。複数の単位構造が設けられた領域を活性領域と称する場合もある。

本例において、ＧａＮ系半導体９０を構成する基板および層の各々は、ＧａＮ半導体である。当該基板および当該層の各々は、アルミニウム（Ａｌ）元素およびインジウム（Ｉｎ）元素の一以上の元素をさらに含んでもよい。ＧａＮ系半導体９０を構成する基板および層の各々は、Ａｌ元素およびＩｎ元素を微量に含んだ混晶半導体、即ちＡｌ_ｘＩｎ_ｙＧａ_{１－ｘ－ｙ}Ｎ（０≦ｘ＜１、０≦ｙ＜１）であってもよい。本例におけるＧａＮ系半導体９０を構成する基板および層の各々は、Ａｌ_ｘＩｎ_ｙＧａ_{１－ｘ－ｙ}Ｎにおいてｘ＝ｙ＝０としたＧａＮ半導体である。

本例のＧａＮ系半導体９０は、ＧａＮ基板１０と、ｎ型ＧａＮ層２０とを含む。ＧａＮ基板１０は、いわゆるｃ面ＧａＮ基板であってよい。ＧａＮ基板１０のｃ軸方向は、Ｚ軸方向と平行であってよい。また、ＧａＮ基板１０は、貫通転位密度が１Ｅ＋７ｃｍ^－２未満の低転位自立基板であってよい。なお、Ｅは１０の冪を意味し、例えば１Ｅ＋７は１０^７を意味する。本例のＧａＮ基板１０は、ｎ^＋型の基板である。本例では、ＧａＮ基板１０の下面をＧａＮ系半導体９０の裏面９２と称する。

ｎ型ＧａＮ層２０は、ＧａＮ基板１０上にエピタキシャル形成されてよい。ｎ型ＧａＮ層２０は、第１導電型の窒化ガリウム系半導体層の一例である。本例のｎ型ＧａＮ層２０は、ｎ型不純物として２Ｅ＋１６ｃｍ^－３のＳｉ元素を含む。

ｐ型ＧａＮ層３０は、ｎ型ＧａＮ層２０にイオン注入することにより形成される。ｐ型ＧａＮ層３０は、第２導電型のイオン注入領域の一例である。本例のｐ型ＧａＮ層３０は、ｐ型不純物として１Ｅ＋１８ｃｍ^－３のＭｇを含む。

ｎ型ＧａＮ層２０は、ｎ型ＧａＮ層２３およびｐ型ＧａＮ層３０を含む。本例においては、ｎ型ＧａＮ層２０の全面に第２導電型のイオンがイオン注入される。このため、ｐ型ＧａＮ層３０がおもて面９５に露出している。ｎ型ＧａＮ層２３は、ｎ型ＧａＮ層２０のうちｐ型ＧａＮ層３０を形成後に残存した領域であってよい。

本例においては、ｐ型ＧａＮ層３０の上面をＧａＮ系半導体９０のおもて面９５と称する。ｐ型ＧａＮ層３０は、ｎ型ＧａＮ層２０の内部に、おもて面９５から予め定められた深さまで設けられてよい。ｐ型ＧａＮ層３０は、ｎ型ＧａＮ層２０の底部よりも浅い深さ位置まで設けられてよい。本例のｎ型ＧａＮ層２０およびｐ型ＧａＮ層３０は、それぞれ４０００ｎｍおよび８００ｎｍの厚さを有する。即ち、本例のｐ型ＧａＮ層３０は、４０００ｎｍの厚さを有するｎ型ＧａＮ層２０に、ｐ型不純物をイオン注入することにより形成される。ｐ型ＧａＮ層３０は、このイオン注入によりアクセプタ濃度＞ドナー濃度となる領域である。この領域の深さが、おもて面９５から８００ｎｍの厚さとなる。

ＧａＮ半導体に対するｐ型不純物は、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｂｅ（ベリリウム）およびＺｎ（亜鉛）の一種類以上の元素であってよい。本例においては、ｐ型不純物としてＭｇ元素を用いる。また、ＧａＮ半導体に対するｎ型不純物は、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、およびＯ（酸素）の一種類以上の元素であってよい。本例においては、ｎ型不純物としてＳｉ元素を用いる。

本例の横型ＭＯＳＦＥＴ１００において、ｐ型ＧａＮ層３０の内部には、Ｘ軸方向において互いに離間する一対のｎ^＋型ＧａＮ領域３２が設けられる。本例において、ｎ^＋型ＧａＮ領域３２の上面は、おもて面９５に露出する。ｎ^＋型ＧａＮ領域３２は、ｐ型ＧａＮ層３０の底部よりも浅い所定の深さ位置まで設けられてよい。本例のｎ^＋型ＧａＮ領域３２は、おもて面９５から１００ｎｍの深さ位置まで設けられる。

Ｘ軸方向において、一対のｎ^＋型ＧａＮ領域３２の間には、それぞれのｎ^＋型ＧａＮ領域３２に隣接してチャネル形成領域３４が設けられる。チャネル形成領域３４は、ｐ型ＧａＮ層３０において、おもて面９５に隣接し、且つ、一対のｎ^＋型ＧａＮ領域３２の間に設けられる領域である。チャネル形成領域３４は、横型ＭＯＳＦＥＴ１００の動作時において、一方のｎ^＋型ＧａＮ領域３２から他方のｎ^＋型ＧａＮ領域３２にキャリアが移動する場合に、当該キャリアの通路となる領域である。

長さＬｃｈは、チャネル形成領域３４のＸ軸方向における長さである。本例において、長さＬｃｈは１００μｍである。

本例の横型ＭＯＳＦＥＴ１００において、ｐ型ＧａＮ層３０の上方には、上面視でｐ型ＧａＮ層３０の少なくとも一部と重なってゲート絶縁層４４が設けられる。ゲート絶縁層４４は、一対のｎ^＋型ＧａＮ領域３２の間に位置するチャネル形成領域３４の上部と、チャネル形成領域３４に隣接するｎ^＋型ＧａＮ領域３２の少なくとも一部の上部とに設けられる。ゲート絶縁層４４は、絶縁層の一例である。ゲート絶縁層４４は、一例として酸化シリコン（ＳｉＯ_２）である。

また、ｐ型ＧａＮ層３０の上方には、ｐ型ＧａＮ層３０とゲート絶縁層４４に挟まれて、ガリウムの酸化物を含む遷移層４２が設けられる。遷移層４２は、ｐ型ＧａＮ層３０とゲート絶縁層４４とに共に接して設けられる。遷移層４２は、上面視において、ｐ型ＧａＮ層３０の少なくとも一部と重なって設けられる。遷移層４２は、ｐ型ＧａＮ層３０上へのゲート絶縁層４４の形成に伴って、ｐ型ＧａＮ層３０の上面に生成されるガリウムの酸化物であってよい。

本例の横型ＭＯＳＦＥＴ１００において、ゲート絶縁層４４の上方にはゲート電極４０が設けられる。ゲート電極４０、ゲート絶縁層４４、遷移層４２およびｐ型ＧａＮ層３０は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を構成してよい。

本例の横型ＭＯＳＦＥＴ１００において、Ｘ軸方向におけるゲート電極４０の一方側および他方側には、それぞれソース電極４６およびドレイン電極４８が設けられる。ソース電極４６は、一方のｎ^＋型ＧａＮ領域３２に接して設けられてよい。ドレイン電極４８は、他方のｎ^＋型ＧａＮ領域３２に接して設けられてよい。ソース電極４６は、ゲート絶縁層４４の一方側および遷移層４２の一方側において、ゲート絶縁層４４および遷移層４２に接して設けられてよい。ドレイン電極４８は、ゲート絶縁層４４の他方側および遷移層４２の他方側において、ゲート絶縁層４４および遷移層４２に接して設けられてよい。

本例の横型ＭＯＳＦＥＴ１００において、ｐ型ＧａＮ層３０と遷移層４２との界面は、おもて面９５である。本例の横型ＭＯＳＦＥＴ１００において、ｐ型ＧａＮ層３０と遷移層４２との界面におけるｐ型ＧａＮ層３０のおもて面９５の表面粗さＲｒｍｓは、０．６ｎｍ以下である。表面粗さＲｒｍｓは、より好ましくは０．４ｎｍ以下である。表面粗さＲｒｍｓは、さらに好ましくは０．２ｎｍ以下である。

表面粗さＲｒｍｓとは、ＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）により測定した、被測定表面の凹凸形状分布の二乗平均平方根（ｒｏｏｔ ｍｅａｎ ｓｑｕａｒｅ）である。Ｒｒｍｓは、被測定表面の粗さの指標である。Ｒｒｍｓが大きいほど表面粗さは大きく、小さいほど表面粗さは小さい。

図２は、図１におけるｐ型不純物（本例においてはＭｇ（マグネシウム））の注入プロファイルの一例を示す図である。横軸は、おもて面９５からの深さである。横軸において、深さ０ｎｍの位置が、おもて面９５の深さ方向（Ｚ軸方向）における位置である。縦軸は、注入されたＭｇ（マグネシウム）の濃度である。

図２に示す通り、本例のｐ型不純物であるＭｇ（マグネシウム）は、ｎ型ＧａＮ層２０に、おもて面９５から５００ｎｍの深さまで、Ｍｇ（マグネシウム）濃度が１Ｅ＋１８ｃｍ^－３にて注入されている。Ｍｇ（マグネシウム）の濃度は、おもて面９５から５００ｎｍの深さから、１００ｎｍ以上の深さにわたって減少していてよい。Ｍｇ（マグネシウム）の濃度は、おもて面９５から５００ｎｍの深さから、２００ｎｍ以上の深さにわたって減少していてもよい。本例においては、Ｍｇ（マグネシウム）の濃度は、おもて面９５から５００ｎｍの深さから８００ｎｍの深さまで、３００ｎｍの深さにわたって減少している。

本例の横型ＭＯＳＦＥＴにおいて、おもて面９５から５００ｎｍの深さまでのｐ型不純物（本例においてはＭｇ（マグネシウム））の濃度は、おもて面９５から５００ｎｍ以上の深さにおけるｐ型不純物濃度よりも高い。本例において、おもて面９５から５００ｎｍの深さまでのｐ型不純物濃度は、１Ｅ＋１８ｃｍ^－３である。本例において、ｐ型不純物濃度が１Ｅ＋１８ｃｍ^－３からＺ軸負方向にゼロまで減少する領域（本例においては、おもて面９５から５００ｎｍの深さから９００ｎｍの深さまでの領域）においては、当該ｐ型不純物以外の不純物（例えば、ｎ型ＧａＮ層２３の不純物等）の濃度は、ピークを有さない。

図３は、ｐ型ＧａＮ層３０のおもて面９５のＡＦＭ像である。図３は、ｎ型ＧａＮ層２０の上面の全面にＭｇ（マグネシウム）をイオン注入した後、ｎ型ＧａＮ層２０の上面に窒化アルミニウム（ＡｌＮ）の保護膜を原子層堆積法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ。以下「ＡＬＤ」と略記する。）により形成し、アニールした場合におけるＡＦＭ像である。本例においては、当該アニールを１３００℃で５分間アニール実施してＭｇ（マグネシウム）を活性化処理し、当該保護膜を除去してＡＦＭ像を観測している。

図４は、ｐ型ＧａＮ層３０のおもて面９５のＡＦＭ像である。図４は、ｎ型ＧａＮ層２０の上面の全面にＭｇ（マグネシウム）をイオン注入した後、ｎ型ＧａＮ層２０の上面に窒化アルミニウム（ＡｌＮ）の保護膜をスパッタリング法（Ｓｐｕｔｔｅｒｉｎｇ。以下「ＳＰＴ」と略記する。）により形成し、アニールした場合におけるＡＦＭ像である。本例においては、図３の場合と同様に、当該アニールを１３００℃で５分間アニール実施してＭｇ（マグネシウム）を活性化処理し、当該保護膜を除去してＡＦＭ像を観測している。

図３および図４より、ＡＬＤ法により保護膜を形成した場合のおもて面９５は、ＳＰＴ法により保護膜を形成した場合のおもて面９５よりも、表面荒れが抑制されていることが分かる。図３におけるおもて面９５の表面粗さＲｒｍｓは、０．２５ｎｍであった。図４におけるおもて面９５の表面粗さＲｒｍｓは、０．６６ｎｍであった。後述するように、本願の発明者は、おもて面９５の表面粗さＲｒｍｓを０．６ｎｍ以下に抑制するとともに、ゲート絶縁層４４の成膜を所定条件下で実施することにより、ＭＯＳチャネルの伝達特性および電界効果移動度を改善できることを見出した。

図５は、ｐ型ＧａＮ層３０、遷移層４２およびゲート絶縁層４４に含まれる各元素の、ｐ型ＧａＮ層３０、遷移層４２およびゲート絶縁層４４にわたるＺ軸方向の分布を示す模式図である。本例は、ゲート絶縁層４４がＳｉＯ_２（酸化シリコン）であり、遷移層４２がＧａ（ガリウム）の酸化物である場合における、シリコン（Ｓｉ）、酸素（Ｏ）、ガリウム（Ｇａ）および窒素（Ｎ）の各元素の分布である。横軸は、Ｘ軸方向における一対のｎ^＋型ＧａＮ領域３２の間において、ゲート絶縁層４４からｐ型ＧａＮ層３０に至るＺ軸方向の距離である。縦軸は、原子組成である。原子組成は、ＥＤＸ（Ｅｎｅｒｇｙ ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｍｅｔｒｙ）測定において元素／原子のエネルギー強度を反映して得られる値を用いることができる。

ゲート絶縁層４４においては、図５に示す通り、遷移層４２から＋Ｚ軸方向に離れるほどシリコン（Ｓｉ）および酸素（Ｏ）の組成が増加し、ガリウム（Ｇａ）と窒素（Ｎ）の組成が減少する。ゲート絶縁層４４における各元素の組成は、遷移層４２から＋Ｚ軸方向に所定距離離れると飽和する。図３においては、シリコン（Ｓｉ）および酸素（Ｏ）の組成を、ゲート絶縁層４４においてシリコン（Ｓｉ）および酸素（Ｏ）の組成がそれぞれ飽和する位置における原子組成で規格化して示している。

ｐ型ＧａＮ層３０においては、遷移層４２から－Ｚ軸方向に離れるほどガリウム（Ｇａ）と窒素（Ｎ）の組成が増加し、シリコン（Ｓｉ）および酸素（Ｏ）の組成が減少する。ｐ型ＧａＮ層３０における各元素の組成は、遷移層４２から－Ｚ軸方向に所定距離離れると飽和する。図３においては、ガリウム（Ｇａ）と窒素（Ｎ）の組成は、ｐ型ＧａＮ層３０においてガリウム（Ｇａ）と窒素（Ｎ）の組成がそれぞれ飽和する位置における原子組成で規格化して示している。

ゲート絶縁層４４において、シリコン（Ｓｉ）の組成が飽和する原子組成の１／２の原子組成となる深さ位置を、位置Ｘｍとする。また、ｐ型ＧａＮ層３０において、窒素（Ｎ）の組成が飽和する原子組成の１／２の原子組成となる深さ位置を、位置Ｘｎとする。遷移層４２の厚さＷｔは、位置Ｘｍと位置Ｘｎとの間のＺ軸方向における幅（距離）であってよい。

本例において、厚さＷｔは１．０ｎｍ以下である。厚さＷｔは、より好ましくは０．５ｎｍ以下である。後述するように、本願の発明者は、おもて面９５の表面粗さを抑制するとともに、ゲート絶縁層４４の成膜を所定条件下で実施し、遷移層４２の厚さＷｔを１．０ｎｍ以下とすることにより、ＭＯＳチャネルの伝達特性および電界効果移動度を改善できることを見出した。

表１は、ＭＯＳチャネルの伝達特性および電界効果移動度の実験に用いた４つのサンプルについて、Ｍｇ（マグネシウム）の活性化処理前にｎ型ＧａＮ層２０の上面に形成する保護膜の形成条件、および、ゲート絶縁層４４の成膜条件をまとめて示している。表１に示す通り、２種類の保護膜形成条件のそれぞれについて、ゲート絶縁層４４の２種類の成膜条件をそれぞれ実施し、合計４つのサンプルを作成した。

［サンプルＮｏ．１］
サンプルＮｏ．１は、ｎ型ＧａＮ層２０の上面に窒化アルミニウム（ＡｌＮ）の保護膜をＳＰＴにより形成し、１３００℃で５分間アニールしてＭｇ（マグネシウム）を活性化処理したサンプルである。サンプルＮｏ．１は、さらに当該保護膜を除去した後、Ｏ_２（酸素）を導入して放電し、その後にオルトケイ酸テトラエチル（ＴＥＯＳ）をさらに導入して、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により１００ｎｍ厚のゲート絶縁層４４を形成したサンプルである。ゲート絶縁層４４の当該成膜条件を、条件１とする。

［サンプルＮｏ．２］
サンプルＮｏ．２は、ｎ型ＧａＮ層２０の上面に窒化アルミニウム（ＡｌＮ）の保護膜をＡＬＤにより形成し、１３００℃で５分間アニールしてＭｇ（マグネシウム）を活性化処理したサンプルである。サンプルＮｏ．２は、さらに当該保護膜を除去した後、上記条件１によりゲート絶縁層４４を形成したサンプルである。

［サンプルＮｏ．３］
サンプルＮｏ．３は、ｎ型ＧａＮ層２０の上面に窒化アルミニウム（ＡｌＮ）の保護膜をＳＰＴにより形成し、１３００℃で５分間アニールしてＭｇ（マグネシウム）を活性化処理したサンプルである。サンプルＮｏ．３は、さらに当該保護膜を除去した後、オルトケイ酸テトラエチル（ＴＥＯＳ）およびＯ_２（酸素）を導入して２０秒放置後に、プラズマＣＶＤ法により１００ｎｍ厚のゲート絶縁層４４を形成したサンプルである。ゲート絶縁層４４の当該成膜条件を、条件２とする。

［サンプルＮｏ．４］
サンプルＮｏ．４は、ｎ型ＧａＮ層２０の上面に窒化アルミニウム（ＡｌＮ）の保護膜をＡＬＤにより形成し、１３００℃で５分間アニールしてＭｇ（マグネシウム）を活性化処理したサンプルである。サンプルＮｏ．４は、さらに当該保護膜を除去した後、上記条件２によりゲート絶縁層４４を形成したサンプルである。

図６は、サンプルＮｏ．１、サンプルＮｏ．２およびサンプルＮｏ．３の断面を、高解像度の透過電子顕微鏡で観察したＳＴＥＭ－ＨＡＡＤＦ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ－Ｈｉｇｈ Ａｎｇｌｅ Ａｎｎｕｌａｒ Ｄａｒｋ Ｆｉｅｌｄ）像である。図６においては、ｐ型ＧａＮ層３０、遷移層４２およびゲート絶縁層４４にわたるＺ軸方向の断面を示している。

図７は、サンプルＮｏ．４の断面を、高解像度の透過電子顕微鏡で観察したＳＴＥＭ－ＨＡＡＤＦ像である。図７においては、ｐ型ＧａＮ層３０、遷移層４２およびゲート絶縁層４４にわたるＺ軸方向の断面を示している。

サンプルＮｏ．１からＮｏ．４においては、透過電子顕微鏡法により観察した像としてＨＡＡＤＦ像を用いた。本明細書においては、このＨＡＡＤＦ像をＳＴＥＭ‐ＨＡＡＤＦ像または透過電子顕微鏡像と表現する場合がある。なお、本明細書において、透過電子顕微鏡法とＳＴＥＭ‐ＨＡＡＤＦとは等価な表現である。各断面はａ面（即ち、（１１－２０）面）を示し、各断面の上下方向はｃ軸方向（即ち、＜０００１＞方向）を示す。

ＳＴＥＭ‐ＨＡＡＤＦ像では、相対的に重い原子が明るく表示され、相対的に軽い原子が暗く表示される傾向にある。図６および図７においては、規則的に並んだ白丸のドットがＧａである。図６および図７より、ｐ型ＧａＮ層３０は結晶相であることが分かる。図６および図７より、ゲート絶縁層４４（本例においてはＳｉＯ_２層）においては結晶構造が観測されていない。即ち、ゲート絶縁層４４はアモルファス相であることが分かる。

遷移層４２は、ＳＴＥＭ‐ＨＡＡＤＦ像におけるｐ型ＧａＮ層３０およびゲート絶縁層４４の両方と共に異なる明暗のコントラストを示す層である。図６および図７において、当該コントラストは白黒により表示されている。

サンプルＮｏ．１～サンプルＮｏ．３、およびサンプルＮｏ．４においては、遷移層４２においてｐ型ＧａＮ層３０よりも乱れたＧａ原子の配列が観察できる。遷移層４２の厚さＷｔは、図５の説明において述べた定義にしたがって決定できる。本例においては、遷移層４２とｐ型ＧａＮ層３０との境界は、規則正しいＧａ原子の配列の深さ位置として定めてもよい。また、遷移層４２とゲート絶縁層４４（ＳｉＯ_２層）との境界は、Ｇａ原子の有無から定めてもよい。サンプルＮｏ．１～サンプルＮｏ．３における遷移層４２の厚さＷｔは、１．１ｎｍであった。サンプルＮｏ．４における遷移層４２の厚さＷｔは、０．２ｎｍであった。

表２は、ＡＦＭにより測定したサンプルＮｏ．１～サンプルＮｏ．４のおもて面９５の表面粗さＲｒｍｓ、および、ＨＡＡＤＦ像により測定した遷移層４２の厚さＷｔをまとめて示している。

図８は、サンプルＮｏ．１～サンプルＮｏ．４のＭＯＳチャネルの伝達特性の評価結果を示す図である。本例のサンプルＮｏ．１～サンプルＮｏ．４のチャネル長Ｌｃｈは、１００μｍである。伝達特性の評価においては、ドレイン電圧Ｖｄ＝０．５Ｖの条件で、ゲート電圧Ｖｇを－１０Ｖから３０Ｖまで増加させた後、３０Ｖから－１０Ｖまで減少させた場合におけるドレイン電流Ｉｄの変化を測定した。

図８から分かるとおり、サンプルＮｏ．４の伝達特性は、サンプルＮｏ．１～サンプルＮｏ．３の伝達特性と比較して顕著に改善している。サンプルＮｏ．４のドレイン電流Ｉｄは、サンプルＮｏ．１～サンプルＮｏ．３のドレイン電流と比較して、同じゲート電圧Ｖｇに対して顕著に高い値を示している。ゲート電圧Ｖｇ＝２０Ｖの場合を例に取ると、サンプルＮｏ．１～サンプルＮｏ．３のドレイン電流Ｉｄは約４０～８０μＡ／ｍｍであるのに対し、サンプルＮｏ．４のドレイン電流Ｉｄは約３００μＡ／ｍｍである。即ち、サンプルＮｏ．４のドレイン電流Ｉｄは、サンプルＮｏ．１～サンプルＮｏ．３のドレイン電流Ｉｄの約４～７倍の値を示している。

表２から分かるとおり、サンプルＮｏ．２の保護膜の形成条件は、サンプルＮｏ．４の保護膜の形成条件と等しい。また、サンプルＮｏ．３のゲート絶縁層４４の形成条件は、サンプルＮｏ．４のゲート絶縁層４４の形成条件と等しい。しかしながら、サンプルＮｏ．４のドレイン電流Ｉｄは、サンプルＮｏ．２のドレイン電流ＩｄとサンプルＮｏ．３のドレイン電流Ｉｄとの和よりも顕著に高くなっている。

図９は、サンプルＮｏ．１～サンプルＮｏ．４のＭＯＳチャネルの電界効果移動度の評価結果を示す図である。電界効果移動度の評価においては、ドレイン電圧Ｖｄ＝０．５Ｖの条件で、ゲート電圧Ｖｇを－１０Ｖから３０Ｖまで増加させた場合における電界効果移動度の変化を測定した。

図９から分かるとおり、サンプルＮｏ．４の電界効果移動度は、サンプルＮｏ．１～サンプルＮｏ．３の電界効果移動度と比較して顕著に改善している。サンプルＮｏ．１～サンプルＮｏ．３の電界効果移動度の極大値は、約３５～４５ｃｍ^２／Ｖｓであるのに対し、サンプルＮｏ．４の電界効果移動度の極大値は、約１１０ｃｍ^２／Ｖｓである。即ち、サンプルＮｏ．４の電界効果移動度は、サンプルＮｏ．１～サンプルＮｏ．３の電界効果移動度の約２．４倍～約３．１倍の値を示している。

表２から分かるとおり、サンプルＮｏ．２の保護膜の形成条件は、サンプルＮｏ．４の保護膜の形成条件と等しい。また、サンプルＮｏ．３のゲート絶縁層４４の形成条件は、サンプルＮｏ．４のゲート絶縁層４４の形成条件と等しい。しかしながら、サンプルＮｏ．４の電界効果移動度は、サンプルＮｏ．２の電界効果移動度とサンプルＮｏ．３の電界効果移動度との和よりも顕著に高くなっている。

表１、並びに図８および図９より、ＭＯＳチャネルの伝達特性および電界効果移動度は、遷移層４２の厚さＷｔを小さくすることにより、改善できることが分かる。遷移層４２の厚さＷｔが０．２ｎｍのサンプルＮｏ．４は、厚さＷｔが１．１ｎｍのサンプルＮｏ．１～サンプルＮｏ．３と比較して、ＭＯＳチャネルの伝達特性および電界効果移動度が顕著に改善している。このことから、遷移層４２の厚さＷｔを１．０ｎｍ以下とすることにより、ＭＯＳチャネルの伝達特性および電界効果移動度を改善できる。

サンプルＮｏ．１とサンプルＮｏ．２、または、サンプルＮｏ．３とサンプルＮｏ．４を比較すると、窒化アルミニウム（ＡｌＮ）保護膜の形成をＡＬＤにて実施することにより、おもて面９５の表面粗さＲｒｍｓを改善できることが分かる。しかしながら、サンプルＮｏ．２とサンプルＮｏ．４を比較すると、おもて面９５の表面粗さＲｒｍｓが改善されていても、ゲート絶縁層４４の成膜条件を条件１で実施すると、遷移層４２の厚さＷｔを改善できないことが分かる。

また、サンプルＮｏ．３とサンプルＮｏ．４を比較すると、おもて面９５の表面粗さＲｒｍｓが改善されていないと、ゲート絶縁層４４の成膜条件を条件２で実施しても、遷移層４２の厚さＷｔを改善できないことが分かる。サンプルＮｏ．３は、保護膜５０をＳＰＴにより形成してＭｇ（マグネシウム）を活性化しているので、おもて面９５の表面分解が進みやいと考えられる。このため、サンプルＮｏ．３は、ｎ型ＧａＮ層２０から窒素が抜けていると考えられる。このため、サンプルＮｏ．３のおもて面９５は、ガリウムリッチの状態になっていると考えられる。このため、サンプルＮｏ．３のおもて面９５には、ゲート絶縁層４４の成膜時に酸化ガリウム（ＧａＯ）が生成し易いと考えられる。

以上より、本願の発明者は、遷移層４２の厚さＷｔを改善するためには、おもて面９５の表面粗さＲｒｍｓを改善し、且つ、ゲート絶縁層４４の成膜条件を条件２にて実施する必要があることを見出した。サンプルＮｏ．１～サンプルＮｏ．４の評価結果から、おもて面９５の表面粗さＲｒｍｓが０．６ｎｍ以下、且つ、遷移層４２の厚さＷｔが１．０ｎｍ以下の場合に、ＭＯＳチャネルの伝達特性および電界効果移動度を顕著に改善できる。

表面粗さＲｒｍｓは、０．３ｎｍ以下であることがさらに好ましい。厚さＷｔは、０．５ｎｍ以下であることがさらに好ましい。

図１０は、横型ＭＯＳＦＥＴ１００の製造方法を示すフローチャートである。本例においては、Ｓ１００からＳ１８０の順に各段階を実行する。本例においては、上述のサンプルＮｏ．４に対応する横型ＭＯＳＦＥＴ１００の製造方法を主として説明する。

図１１は、横型ＭＯＳＦＥＴ１００の製造方法の各工程を示す図である。図１１においては、Ｓ１００～Ｓ１３０までの４つの段階を示している。Ｓ１００は、ｃ面ＧａＮ基板１０上にエピタキシャル形成されたｎ型ＧａＮ層２０の全面にｐ型不純物をイオン注入する段階である。ｐ型不純物は、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｂｅ（ベリリウム）およびＺｎ（亜鉛）の一種類以上の元素であってよい。本例においては、ｐ型不純物としてＭｇ（マグネシウム）を用いる。

Ｓ１００により、ｎ型ＧａＮ層２０にｐ型ＧａＮ層３０が形成される。ｐ型ＧａＮ層３０は、イオン注入領域の一例である。なお、図１１および後の図１２においては、後のアニールにより不純物が活性化される前の各不純物領域の境界を破線にて示している。また、アニールにより不純物が活性化された後の各不純物領域の境界を実線にて示している。

Ｓ１１０は、ｎ型ＧａＮ層２０のおもて面９５上に保護膜５０を形成する段階である。Ｓ１１０において、ｎ型ＧａＮ層２０にＭｇ（マグネシウム）がイオン注入されたＧａＮ基板１０をＡＬＤ装置８０の反応チャンバ内に載置する。その後、おもて面９５の全面に保護膜５０をＡＬＤにより形成する。

保護膜５０は、窒化物であってよい。保護膜５０は、窒化アルミニウム（ＡｌＮ）または窒化シリコン（Ｓｉ_３Ｎ_４）であってよい。窒化アルミニウム（ＡｌＮ）のＡｌ原子とＮ原子の組成は、完全に１：１でなくてもよい。窒化シリコン（Ｓｉ_３Ｎ_４）のＳｉ原子とＮ原子の組成は、完全に３：４でなくてもよい。本例においては、保護膜５０として窒化アルミニウム（ＡｌＮ）を用いる。また、保護膜５０は、ＡＬＤにより成膜された膜と、ＡＬＤとは別の成膜方法により成膜された膜との積層膜であってもよい。

Ｓ１２０は、ｎ型ＧａＮ層２０に注入されたｐ型不純物をアニールしてｐ型ＧａＮ層３０を活性化する段階である。Ｓ１２０において、おもて面９５に保護膜５０が形成されたＧａＮ基板１０をアニール装置８５内に載置する。その後、当該ＧａＮ基板１０を１３００℃で５分間アニールする。当該アニールにより、ｐ型不純物（本例においてはＭｇ（マグネシウム））を活性化する。

Ｓ１２０において、アニール温度は１２００℃以上１５００℃以下、好ましくは１２５０℃以上１４００℃以下であってよい。アニール時間は、３０秒以上１５分以下であってよい。また、アニール温度が最高温度に到達する前に、当該最高温度よりも低い温度で、アニール温度を一定に保持する時間を設けてもよい。また、段階Ｓ１２０は、アニール温度が最高温度に到達するまでの昇温速度が異なる、複数の段階を有してもよい。本例では、アニール温度は１２５０℃以上１３５０℃以下とし、且つ、アニール時間を３分以上７分以下とすることで、おもて面９５の表面粗さＲｒｍｓを０．６ｎｍ以下にできる。

Ｓ１３０は、おもて面９５上に形成された保護膜５０を除去する段階である。本例においては、保護膜５０をｐ型ＧａＮ層３０に対して選択的にエッチングして除去する。保護膜５０を除去することにより、おもて面９５にｐ型ＧａＮ層３０が露出する。

図１２は、横型ＭＯＳＦＥＴ１００の製造方法の各工程を示す図である。図１２においては、図１１の各工程に続くＳ１４０～Ｓ１８０までの５つの段階を示している。Ｓ１４０は、おもて面９５にレジストマスク６０を形成し、ｐ型ＧａＮ層３０におもて面９５からｎ型不純物を注入する段階である。ｎ型不純物は、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、およびＯ（酸素）の一種類以上の元素であってよい。本例においては、ｎ型不純物としてＳｉ（シリコン）を用いる。

Ｓ１４０においては、後のＳ１５０においてｎ^＋型ＧａＮ領域３２となる領域に開口を有するレジストマスク６０を、おもて面９５に配置する。その後、レジストマスク６０を介して、ｐ型ＧａＮ層３０にドーズ量６Ｅ＋１５［ｃｍ^－２］で、おもて面９５から深さ約１００ｎｍの範囲にＳｉ（シリコン）イオンを注入し、ｎ^＋型ＧａＮ領域３２を形成する。Ｓｉ（シリコン）イオンのドーズ量は、５Ｅ＋１５［ｃｍ^－２］以上７Ｅ＋１５［ｃｍ^－２］以下であってよい。その後、レジストマスク６０を除去する。

Ｓ１５０は、ｐ型ＧａＮ層３０に注入されたｎ^＋型ＧａＮ領域３２をアニールして活性化させる段階である。Ｓ１５０において、ｎ^＋型ＧａＮ領域３２が形成されたＧａＮ基板１０をアニール装置８５内に載置する。その後、当該ＧａＮ基板１０を１１００℃で５分間アニールする。当該アニールにより、ｎ型不純物（本例においてはＳｉ（シリコン））を活性化する。

Ｓ１５０において、アニール温度は１０５０℃以上１１５０℃以下であってよい。アニール時間は、３分以上７分以下であってよい。

なお、本例では、ｐ型ＧａＮ層３０の形成とｎ^＋型ＧａＮ領域３２の形成とを別々の工程で行ったが、別の実施の方法においては、Ｓ１００でのｐ型不純物の注入の後にＳ１４０でのｎ型不純物の注入を行い、その後にＳ１１０とＳ１２０とによる活性化処理を同時に行ってもよい。

Ｓ１６０は、ｐ型ＧａＮ層３０のおもて面９５に遷移層４２およびゲート絶縁層４４を形成する段階である。Ｓ１６０において、ｎ^＋型ＧａＮ領域３２が形成されたＧａＮ基板１０を成膜装置８７のチャンバ内に載置する。その後、おもて面９５の全面にゲート絶縁層４４を形成する。

Ｓ１６０においては、成膜装置８７のチャンバ内にＳｉまたはＡｌを含む原料ガスと酸素を含むプラズマあるいは水を導入して、プラズマＣＶＤ法または原子層堆積法（ＡＬＤ）によりゲート絶縁層４４を形成してよい。本例においては、成膜装置８７のチャンバ内にオルトケイ酸テトラエチル（ＴＥＯＳ）および酸素ガスを導入して２０秒間放置した後、プラズマＣＶＤ法によりＳｉＯ_２を成膜しゲート絶縁層４４を形成する。このゲート絶縁層４４の形成に伴って、ｐ型ＧａＮ層３０の上面にＧａ（ガリウム）の酸化物である遷移層４２が形成される。

本例においては、成膜装置８７のチャンバ内にオルトケイ酸テトラエチル（ＴＥＯＳ）および酸素ガスを共に導入した状態で２０秒間放置した後、プラズマＣＶＤ法によりゲート絶縁層４４を形成しているので、遷移層４２の厚さＷｔ（図５参照）を１．０ｎｍ以下にできる。成膜装置８７のチャンバ内にオルトケイ酸テトラエチル（ＴＥＯＳ）および酸素ガスを共に導入した状態で放置する時間は、１５秒以上２５秒以下であってよい。

Ｓ１７０は、遷移層４２およびゲート絶縁層４４の積層を部分的に削除する段階である。Ｓ１７０においては、ソース電極４６、ドレイン電極４８およびボディ電極５２に対応する領域に開口を有するレジストマスクを用いて、遷移層４２およびゲート絶縁層４４をエッチングにより部分的に除去する。

Ｓ１８０は、ゲート電極４０、ソース電極４６、ドレイン電極４８およびボディ電極５２を形成する段階である。本例においては、２００ｎｍの厚さを有するＡｌ電極を蒸着する、次いで、適宜エッチングすることにより各電極を形成する。なお、ボディ電極５２は形成しなくてもよい。Ｓ１８０により、サンプルＮｏ．４が完成する。

図１３は、本発明の他の実施形態に係る縦型ＭＯＳＦＥＴ２００の断面図である。本例のＧａＮ系半導体９０は、ＧａＮ基板１０と、ｎ型ＧａＮ層２０とを含む。ＧａＮ基板１０のｃ軸方向は、Ｚ軸方向と平行であってよい。また、ＧａＮ基板１０は、貫通転位密度が１Ｅ＋７ｃｍ^－２未満の低転位自立基板であってよい。本例のＧａＮ基板１０は、ｎ^＋型の基板である。

ｎ型ＧａＮ層２０は、ｎ型ＧａＮ領域２２、ｐ型ＧａＮ領域３６、ｎ^＋型ＧａＮ領域３２およびｐ^＋型ＧａＮ領域２８を含む。本例においては、おもて面９５の少なくとも一部に、ｎ型ＧａＮ層２０に不純物が注入された領域が露出している。本例において、不純物が注入された領域とは、おもて面から所定の深さまで形成されたｐ型ＧａＮ領域３６、ｎ^＋型ＧａＮ領域３２およびｐ^＋型ＧａＮ領域２８である。

ｎ型ＧａＮ領域２２は、縦型ＭＯＳＦＥＴ２００のドリフト層として機能する。ｐ型ＧａＮ領域３６において、遷移層４２の直下であってｎ型ＧａＮ領域２２とｎ^＋型ＧａＮ領域３２との間における部分は、チャネル形成領域３４として機能する。ｎ^＋型ＧａＮ領域３２は、ソース領域として機能する。ｎ^＋型ＧａＮ領域３２は、電子の通過経路を提供する機能を有する。ｐ^＋型ＧａＮ領域２８は、ソース電極４６との接触抵抗を低減する機能、および、オフ時の正孔引き抜き経路を提供する機能を有する。

本例の縦型ＭＯＳＦＥＴにおいては、Ｘ軸方向またはＹ軸方向におけるｎ型ＧａＮ領域２２とｐ型ＧａＮ領域３６のいずれの境界領域においても、当該ｐ型不純物以外の不純物（例えば、ｎ型ＧａＮ層２２の不純物等）の濃度は、ピークを有さない。

遷移層４２は、少なくともｐ型ＧａＮ領域３６およびｎ型ＧａＮ領域２２の上部に接して設けられる。遷移層４２上にはゲート絶縁層４４が設けられる。ゲート電極４０は、ゲート絶縁層４４上に設けられる。ソース電極４６は、ｎ^＋型ＧａＮ領域３２およびｐ^＋型ＧａＮ領域２８に電気的に接続して設けられる。また、ドレイン電極４８は、ＧａＮ基板１０の裏面９２に接して設けられる。

ドレイン電極４８が所定の高電位とされ、且つ、ソース電極４６が接地された場合に、ゲート電極４０に閾値電圧以上の電位が与えられると、チャネル形成領域３４に電荷反転層が形成される。当該電荷反転層が形成されると、ドレイン電極４８からソース電極４６へ電流が流れる。また、ゲート電極４０に閾値電圧よりも低い電位が与えられると、チャネル形成領域３４における電荷反転層が消滅する。当該電荷反転層が消滅すると、ドレイン電極４８からソース電極４６への電流が遮断される。

本例の縦型ＭＯＳＦＥＴ２００においては、ドレイン電極４８からソース電極４６へ流れる電流はＺ軸方向に流れる。図１の横型ＭＯＳＦＥＴ１００においては、ドレイン電極４８からソース電極４６へ流れる電流はＸ軸方向に流れる。

図１４は、縦型ＭＯＳＦＥＴ２００の製造方法の各工程を示す図である。Ｓ２００は、ｃ面ＧａＮ基板１０上にエピタキシャル形成されたｎ型ＧａＮ層２０にｎ型不純物およびｐ型不純物をイオン注入する段階である。

ｎ型不純物は、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、およびＯ（酸素）の一種類以上の元素であってよい。本例においては、ｎ型不純物としてＳｉ（シリコン）を用いる。ｐ型不純物は、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｂｅ（ベリリウム）およびＺｎ（亜鉛）の一種類以上の元素であってよい。本例においては、ｐ型不純物としてＭｇ（マグネシウム）を用いる。

Ｓ２００においては、ｎ型ＧａＮ層２０にｎ型不純物およびｐ型不純物をイオン注入してｐ型ＧａＮ領域３６、ｎ^＋型ＧａＮ領域３２およびｐ^＋型ＧａＮ領域２８を形成する。Ｓ２００においては、ｐ型ＧａＮ領域３６をおもて面９５から所定の深さまで形成した後、ｐ^＋型ＧａＮ領域２８をおもて面９５から所定の深さまで形成する。本実施例では、ｐ型ＧａＮ領域３６よりも、おもて面９５から浅い位置まで形成した構造を図示しているが、別の例では、ｐ型ＧａＮ領域３６よりも深い位置までｐ^＋ＧａＮ領域２８を形成してもよい。その後、ｎ^＋型ＧａＮ領域３２をｐ型ＧａＮ領域３６よりも、おもて面９５から浅い位置まで形成する。なお、図１４においては、後のアニールにより不純物が活性化される前の各不純物領域の境界を破線にて示している。また、アニールにより不純物が活性化された後の各不純物領域の境界を実線にて示している。

ｎ型ＧａＮ領域２２は、ｎ型ＧａＮ層２０のうちｐ型ＧａＮ領域３６、ｎ^＋型ＧａＮ領域３２およびｐ^＋型ＧａＮ領域２８を形成後に残存した領域であってよい。ｐ型ＧａＮ領域３６およびｐ^＋型ＧａＮ領域２８は、イオン注入領域の一例である。

Ｓ２１０は、ｎ型ＧａＮ層２０のおもて面９５上に保護膜５０を形成する段階である。Ｓ２１０において、ｎ型ＧａＮ層２０にＭｇ（マグネシウム）がイオン注入されたＧａＮ基板１０をＡＬＤ装置８０の反応チャンバ内に載置する。その後、おもて面９５の全面に保護膜５０をＡＬＤにより形成する。

保護膜５０は、窒化物であってよい。保護膜５０は、窒化アルミニウム（ＡｌＮ）または窒化シリコン（Ｓｉ_３Ｎ_４）であってよい。窒化アルミニウム（ＡｌＮ）のＡｌ原子とＮ原子の組成は、完全に１：１でなくてもよい。窒化シリコン（Ｓｉ_３Ｎ_４）のＳｉ原子とＮ原子の組成は、完全に３：４でなくてもよい。本例においては、保護膜５０として窒化アルミニウム（ＡｌＮ）を用いる。また、保護膜５０は、ＡＬＤにより成膜された膜と、ＡＬＤとは別の成膜方法により成膜された膜との積層膜であってもよい。

Ｓ２２０は、ｎ型ＧａＮ層２０に注入されたｎ型不純物およびｐ型不純物をアニールして、ｐ型ＧａＮ領域３６、ｎ^＋型ＧａＮ領域３２およびｐ^＋型ＧａＮ領域２８を活性化する段階である。Ｓ２２０において、おもて面９５に保護膜５０が形成されたＧａＮ基板１０をアニール装置８５内に載置する。その後、当該ＧａＮ基板１０を１３００℃で５分間アニールする。当該アニールにより、ｎ型不純物（本例においてはＳｉ（シリコン））およびｐ型不純物（本例においてはＭｇ（マグネシウム））を活性化する。

Ｓ２２０において、アニール温度は１２００℃以上１５００℃以下、好ましくは１２５０℃以上１４００℃以下であってよい。アニール時間は、３０秒以上１５分以下であってよい。また、アニール温度が最高温度に到達する前に、当該最高温度よりも低い温度で、アニール温度を一定に保持する時間を設けてもよい。また、段階Ｓ２２０は、アニール温度が最高温度に到達するまでの昇温速度が異なる、複数の段階を有してもよい。本例では、アニール温度は１２５０℃以上１３５０℃以下とし、且つ、アニール時間を３分以上７分以下とすることで、おもて面９５の表面粗さＲｒｍｓを０．６ｎｍ以下にできる。

Ｓ２３０は、おもて面９５上に形成された保護膜５０を除去する段階である。本例においては、保護膜５０をｎ型ＧａＮ層２０に対して選択的にエッチングして除去する。保護膜５０を除去することにより、おもて面９５にｎ型ＧａＮ領域２２、ｐ型ＧａＮ領域３６、ｎ^＋型ＧａＮ領域３２およびｐ^＋型ＧａＮ領域２８が露出する。

Ｓ２４０は、おもて面９５に遷移層４２およびゲート絶縁層４４を形成する段階である。Ｓ２４０において、ｎ型ＧａＮ領域２２、ｐ型ＧａＮ領域３６、ｎ^＋型ＧａＮ領域３２およびｐ^＋型ＧａＮ領域２８が形成されたＧａＮ基板１０を成膜装置８７のチャンバ内に載置する。その後、おもて面９５の全面にゲート絶縁層４４を形成する。

Ｓ２４０においては、成膜装置８７のチャンバ内にＳｉまたはＡｌを含む原料ガスと酸素を含むプラズマあるいは水を導入して、プラズマＣＶＤ法または原子層堆積法（ＡＬＤ）によりゲート絶縁層４４を形成してよい。本例においては、成膜装置８７のチャンバ内にオルトケイ酸テトラエチル（ＴＥＯＳ）および酸素ガスを導入して２０秒間放置した後、プラズマＣＶＤ法によりＳｉＯ^２を成膜しゲート絶縁層４４を形成する。このゲート絶縁層４４の形成に伴って、おもて面９５にＧａ（ガリウム）の酸化物である遷移層４２が形成される。

本例においては、成膜装置８７のチャンバ内にオルトケイ酸テトラエチル（ＴＥＯＳ）および酸素ガスを共に導入した状態で２０秒間放置した後、プラズマＣＶＤ法によりゲート絶縁層４４を形成しているので、遷移層４２の厚さＷｔ（図５参照）を１．０ｎｍ以下にできる。成膜装置８７のチャンバ内にオルトケイ酸テトラエチル（ＴＥＯＳ）および酸素ガスを共に導入した状態で放置する時間は、１５秒以上２５秒以下であってよい。

Ｓ２５０は、ゲート電極４０、ソース電極４６およびドレイン電極４８を形成する段階である。本例においては、ゲート電極４０は多結晶シリコンで形成されてよい。ソース電極４６の形成においては、ソース電極４６に対応する領域に開口を有するレジストマスクを用いて、遷移層４２およびゲート絶縁層４４をエッチングにより部分的に除去する。その後、おもて面９５と直接接する下層のＴｉ（チタン）層と上層のＡｌ層とを有する積層体を形成してよい。ドレイン電極４８は、ＧａＮ基板１０の裏面９２と直接接する上層のＴｉ層と下層のＡｌ層とを有する積層体であってよい。これにより、縦型ＭＯＳＦＥＴ２００が完成する。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
［項目１］
第１導電型の窒化ガリウム系半導体層と、
前記窒化ガリウム系半導体層の内部に、前記窒化ガリウム系半導体層の上面から予め定められた深さまで設けられた第２導電型のイオン注入領域と、
上面視において、前記イオン注入領域の少なくとも一部と重なって設けられ、前記イオン注入領域の上方に設けられた絶縁層と、
上面視において、前記イオン注入領域の少なくとも一部と重なって設けられ、前記窒化ガリウム系半導体層の深さ方向に前記イオン注入領域と前記絶縁層とに挟まれて設けられ、前記イオン注入領域と前記絶縁層とに共に接し、ガリウムの酸化物を含む遷移層と、
を備え、
前記イオン注入領域と前記遷移層との界面における前記イオン注入領域の表面粗さが０．６ｎｍ以下であり、
前記遷移層の厚さが１．０ｎｍ以下である、
窒化ガリウム系半導体装置。
［項目２］
前記表面粗さが０．３ｎｍ以下である、項目１に記載の窒化ガリウム系半導体装置。
［項目３］
前記遷移層の厚さが０．５ｎｍ以下である、項目１または２に記載の窒化ガリウム系半導体装置。
［項目４］
第１導電型の窒化ガリウム系半導体層における予め定められた領域に、第２導電型の不純物をイオン注入してイオン注入領域を形成する段階と、
少なくとも前記予め定められた領域上に、原子層堆積法（ＡＬＤ）により保護膜を形成する段階と、
前記窒化ガリウム系半導体層と前記保護膜とをアニールし、前記イオン注入領域を活性化する段階と、
前記保護膜を除去する段階と、
前記保護膜を除去した前記イオン注入領域上に、オルトケイ酸テトラエチル（ＴＥＯＳ）またはモノシランおよび酸素ガスまたは水を導入して、プラズマＣＶＤ法または原子層堆積法（ＡＬＤ）により絶縁層を形成する段階と、
を備える、窒化ガリウム系半導体装置の製造方法。
［項目５］
前記アニールを１３００℃で５分間実施する、項目４に記載の窒化ガリウム系半導体装置の製造方法。

１０・・・ＧａＮ基板、２０・・・ｎ型ＧａＮ層、２２・・・ｎ型ＧａＮ領域、２３・・・ｎ型ＧａＮ層、２８・・・ｐ^＋型ＧａＮ領域、３０・・・ｐ型ＧａＮ層、３２・・・ｎ^＋型ＧａＮ領域、３４・・・チャネル形成領域、３６・・・ｐ型ＧａＮ領域、４０・・・ゲート電極、４２・・・遷移層、４４・・・ゲート絶縁層、４６・・・ソース電極、４８・・・ドレイン電極、５０・・・保護膜、５２・・・ボディ電極、６０・・・レジストマスク、８０・・・ＡＬＤ装置、８５・・・アニール装置、８７・・・成膜装置、９０・・・ＧａＮ系半導体、９２・・・裏面、９５・・・おもて面、１００・・・横型ＭＯＳＦＥＴ、２００・・・縦型ＭＯＳＦＥＴ

Claims (5)

1. ｎ 型の窒化ガリウム系半導体層と、
   前記窒化ガリウム系半導体層の内部に、前記窒化ガリウム系半導体層の上面から予め定められた深さまで設けられた、マグネシウムをイオン注入して形成されたｐ型のイオン注入領域と、
   上面視において、前記イオン注入領域の少なくとも一部と重なって設けられ、前記イオン注入領域の上方に設けられた絶縁層と、
   上面視において、前記イオン注入領域の少なくとも一部と重なって設けられ、前記窒化ガリウム系半導体層の深さ方向に前記イオン注入領域と前記絶縁層とに挟まれて設けられ、前記イオン注入領域と前記絶縁層とに共に接し、ガリウムの酸化物を含む遷移層と、
   を備え、
   前記イオン注入領域と前記遷移層との界面における前記イオン注入領域の表面粗さが０．６ｎｍ以下であり、
   前記遷移層の厚さが１．０ｎｍ以下である、
   窒化ガリウム系半導体装置。
2. 前記表面粗さが０．３ｎｍ以下である、請求項１に記載の窒化ガリウム系半導体装置。
3. 前記遷移層の厚さが０．５ｎｍ以下である、請求項１または２に記載の窒化ガリウム系半導体装置。
4. ｎ 型の窒化ガリウム系半導体層における予め定められた領域に、マグネシウムをイオン注入してｐ型のイオン注入領域を形成する段階と、
   少なくとも前記予め定められた領域上に、原子層堆積法（ＡＬＤ）により保護膜を形成する段階と、
   前記窒化ガリウム系半導体層と前記保護膜とをアニールし、前記イオン注入領域を活性化する段階と、
   前記保護膜を除去する段階と、
   前記保護膜を除去した前記イオン注入領域上に、オルトケイ酸テトラエチル（ＴＥＯＳ）またはモノシランおよび酸素ガスまたは水を導入して、プラズマＣＶＤ法または原子層堆積法（ＡＬＤ）により絶縁層を形成する段階と、
   を備え、
   絶縁層を形成する前記段階により、上面視において、前記イオン注入領域の少なくとも一部と重なって設けられ、前記窒化ガリウム系半導体層の深さ方向に前記イオン注入領域と前記絶縁層とに挟まれて設けられ、前記イオン注入領域と前記絶縁層とに共に接し、ガリウムの酸化物を含む遷移層が形成され、
   前記イオン注入領域と前記遷移層との界面における前記イオン注入領域の表面粗さが０．６ｎｍ以下であり、
   前記遷移層の厚さが１．０ｎｍ以下である、
   窒化ガリウム系半導体装置の製造方法。
5. 前記アニールを１３００℃で５分間実施する、請求項４に記載の窒化ガリウム系半導体装置の製造方法。

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