JPH04255232A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04255232A JPH04255232A JP1623191A JP1623191A JPH04255232A JP H04255232 A JPH04255232 A JP H04255232A JP 1623191 A JP1623191 A JP 1623191A JP 1623191 A JP1623191 A JP 1623191A JP H04255232 A JPH04255232 A JP H04255232A
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- JP
- Japan
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- oxide film
- gate electrode
- melting point
- layer
- high melting
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- Pending
Links
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ ）
構造のＭＯＳＦＥＴを含む半導体装置に関するものであ
る。
ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ ）
構造のＭＯＳＦＥＴを含む半導体装置に関するものであ
る。
【０００２】
【従来の技術】従来技術によるＬＤＤ構造のＭＯＳＦＥ
Ｔについて、図５を参照して説明する。
Ｔについて、図５を参照して説明する。
【０００３】（ａ）Ｎ型半導体基板１の上に厚さ８００
０Ａのフィールド酸化膜２および薄いゲート酸化膜３を
形成する。
０Ａのフィールド酸化膜２および薄いゲート酸化膜３を
形成する。
【０００４】（ｂ）厚さ５０００Ａのポリシリコンを成
長させて不純物をドープしたのち、選択エッチングして
ゲート電極４を形成する。
長させて不純物をドープしたのち、選択エッチングして
ゲート電極４を形成する。
【０００５】（ｃ）Ｐ型不純物をイオン注入して、Ｐ−
型拡散層５を形成する。
型拡散層５を形成する。
【０００６】（ｄ）ＣＶＤ法により厚さ２０００Ａの酸
化シリコン膜を成長してから異方性エッチングによりエ
ッチバックしてサイドウォール１３を形成する。
化シリコン膜を成長してから異方性エッチングによりエ
ッチバックしてサイドウォール１３を形成する。
【０００７】（ｅ）Ｐ型不純物をイオン注入して、Ｐ＋
型拡散層７を形成する。
型拡散層７を形成する。
【０００８】（ｆ）全面にチタンなどの高融点金属を堆
積し、熱処理してゲート電極４上およびソース・ドレイ
ン上のみシリサイド化したのち、ウェットエッチングし
て未反応の高融点金属を除去することにより、高融点シ
リサイド層９（例えばチタンシリサイド層）を形成する
。
積し、熱処理してゲート電極４上およびソース・ドレイ
ン上のみシリサイド化したのち、ウェットエッチングし
て未反応の高融点金属を除去することにより、高融点シ
リサイド層９（例えばチタンシリサイド層）を形成する
。
【０００９】
【発明が解決しようとする課題】従来技術によってソー
ス・ドレイン上に高融点金属シリサイド層が形成された
ＬＤＤ構造のＭＯＳＦＥＴにおいては、ソース・ドレイ
ンの高濃度層とその上の高融点シリサイド層とがゲート
電極のサイドウォール端部でほとんど接してしまう。
ス・ドレイン上に高融点金属シリサイド層が形成された
ＬＤＤ構造のＭＯＳＦＥＴにおいては、ソース・ドレイ
ンの高濃度層とその上の高融点シリサイド層とがゲート
電極のサイドウォール端部でほとんど接してしまう。
【００１０】そのため熱処理によってソース・ドレイン
の不純物が高濃度層からシリサイド層に取り込まれるた
め、サイドウォール端部で不純物濃度が低い部分が生じ
て、寄生抵抗となりＭＯＳＦＥＴの動作電流が減少する
という問題があった。
の不純物が高濃度層からシリサイド層に取り込まれるた
め、サイドウォール端部で不純物濃度が低い部分が生じ
て、寄生抵抗となりＭＯＳＦＥＴの動作電流が減少する
という問題があった。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
第１導電型半導体基板の表面に形成された高濃度第２導
電型ソース・ドレイン層および低濃度第２導電型ソース
・ドレイン層を備えたＬＤＤ構造のＭＯＳＦＥＴを有し
、前記高濃度第２導電型ソース・ドレイン層上に、ゲー
ト電極から所定の間隔を隔てて高融点シリサイド層が形
成されているものである。
第１導電型半導体基板の表面に形成された高濃度第２導
電型ソース・ドレイン層および低濃度第２導電型ソース
・ドレイン層を備えたＬＤＤ構造のＭＯＳＦＥＴを有し
、前記高濃度第２導電型ソース・ドレイン層上に、ゲー
ト電極から所定の間隔を隔てて高融点シリサイド層が形
成されているものである。
【００１２】
【実施例】本発明の第１の実施例について、第１図を参
照して説明する。
照して説明する。
【００１３】（ａ）Ｎ型半導体基板１の上に厚さ５００
０Ａのフィールド酸化膜および薄いゲート酸化膜３を形
成する。
０Ａのフィールド酸化膜および薄いゲート酸化膜３を形
成する。
【００１４】（ｂ）厚さ５０００Ａのポリシリコンを成
長させて不純物をドープしたのち、選択エッチングして
ゲート電極４を形成する。
長させて不純物をドープしたのち、選択エッチングして
ゲート電極４を形成する。
【００１５】（ｃ）Ｐ型不純物をイオン注入してＰ−
型拡散層５を形成する。
型拡散層５を形成する。
【００１６】（ｄ）ＣＶＤ法により厚さ１５００Ａの酸
化シリコン膜を成長してから異方性エッチングして、第
１サイドウォール６を形成する。
化シリコン膜を成長してから異方性エッチングして、第
１サイドウォール６を形成する。
【００１７】（ｅ）Ｐ型不純物をイオン注入してＰ＋
型拡散層５を形成する。
型拡散層５を形成する。
【００１８】（ｆ）再びＣＶＤ法により厚さ１０００Ａ
の酸化シリコン膜を成長してから異方性エッチングする
ことにより、第２サイドウォール８を形成する。
の酸化シリコン膜を成長してから異方性エッチングする
ことにより、第２サイドウォール８を形成する。
【００１９】（ｇ）全面に高融点金属（例えばチタン）
を堆積し、熱処理してゲート電極４上およびソース・ド
レイン上のみをシリサイド化する。
を堆積し、熱処理してゲート電極４上およびソース・ド
レイン上のみをシリサイド化する。
【００２０】（ｈ）ウェットエッチングして未反応のチ
タンを除去することにより、高融点シリサイド層９（こ
こではチタンシリサイド層）の形成する。
タンを除去することにより、高融点シリサイド層９（こ
こではチタンシリサイド層）の形成する。
【００２１】つぎに本発明の第２の実施例について、図
２〜図４を参照して説明する。
２〜図４を参照して説明する。
【００２２】（ａ）図２に示すように、Ｎ型半導体基板
１の上に厚さ８０００Ａのフィールド酸化膜２および薄
いゲート酸化膜３を形成する。
１の上に厚さ８０００Ａのフィールド酸化膜２および薄
いゲート酸化膜３を形成する。
【００２３】（ｂ）厚さ５０００Ａのポリシリコンを成
長させて不純物をドープしたのち、厚さ５００Ａの酸化
シリコン膜９を成長させ、この酸化シリコン膜およびポ
リシリコンを同時にエッチングしてゲート電極４および
マスク酸化膜１０を形成する。
長させて不純物をドープしたのち、厚さ５００Ａの酸化
シリコン膜９を成長させ、この酸化シリコン膜およびポ
リシリコンを同時にエッチングしてゲート電極４および
マスク酸化膜１０を形成する。
【００２４】（ｃ）Ｐ型不純物をイオン注入してＰ−
型拡散層５を形成する。
型拡散層５を形成する。
【００２５】（ｄ）高融点金属をスパッタしてから、エ
ッチバックすることにより高融点金属層１１を形成する
。
ッチバックすることにより高融点金属層１１を形成する
。
【００２６】（ｅ）Ｐ型不純物をイオン注入してＰ＋
型拡散層７を形成する。
型拡散層７を形成する。
【００２７】（ｆ）ＣＶＤ法により全面に厚さ１０００
Ａの酸化シリコン膜１２を成長させる。
Ａの酸化シリコン膜１２を成長させる。
【００２８】（ｇ）図３に示すように、異方性エッチン
グにより酸化シリコン膜１２をエッチバックすることに
より、サイドウォール１３を形成する。同時にマスク酸
化膜１０が除去される。
グにより酸化シリコン膜１２をエッチバックすることに
より、サイドウォール１３を形成する。同時にマスク酸
化膜１０が除去される。
【００２９】（ｈ）全面に高融点金属１４（チタン）を
堆積させる。
堆積させる。
【００３０】（ｉ）図４に示すように、熱処理してから
ウェットエッチングして未反応のチタンを除去して、高
融点シリサイド層９（チタンシリサイド層）を形成する
。
ウェットエッチングして未反応のチタンを除去して、高
融点シリサイド層９（チタンシリサイド層）を形成する
。
【００３１】
【発明の効果】ＬＤＤ構造のＭＯＳＦＥＴにおいて、高
濃度ソース・ドレイン層上に、ゲート電極から所定の間
隔を隔ててシリサイド層が形成されている。
濃度ソース・ドレイン層上に、ゲート電極から所定の間
隔を隔ててシリサイド層が形成されている。
【００３２】その結果シリサイド層形成時および形成後
の熱処理により不純物がシリサイド層に取り込まれ易い
ボロンの場合でも、高濃度ソース・ドレイン層のゲート
電極界面における不純物濃度不足を抑えることができた
。
の熱処理により不純物がシリサイド層に取り込まれ易い
ボロンの場合でも、高濃度ソース・ドレイン層のゲート
電極界面における不純物濃度不足を抑えることができた
。
【図１】本発明の第１の実施例を示す断面図である。
【図２】本発明の第２の実施例を示す断面図である。
【図３】本発明の第２の実施例を示す断面図である。
【図４】本発明の第２の実施例を示す断面図である。
【図５】従来技術によるＬＤＤ構造のＭＯＳＦＥＴを示
す断面図である。
す断面図である。
１ Ｎ型半導体基板
２ フィールド酸化膜
３ ゲート酸化膜
４ ゲート電極
５ Ｐ− 型拡散層
６ 第１サイドウォール
７ Ｐ＋ 型拡散層
８ 第２サイドウォール
９ 高融点金属シリサイド層
１０ マスク酸化膜
１１ 高融点金属層
１２ 酸化シリコン膜
１３ サイドウォール
１４ 高融点金属
Claims (1)
- 【請求項１】 第１導電型半導体基板の表面に形成さ
れた高濃度第２導電型ソース・ドレイン層および低濃度
第２導電型ソース・ドレイン層を備えたＬＤＤ構造のＭ
ＯＳＦＥＴを有する半導体装置において、前記高濃度第
２導電型ソース・ドレイン層上に、ゲート電極から所定
の間隔を隔てて高融点シリサイド層が形成されているこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1623191A JPH04255232A (ja) | 1991-02-07 | 1991-02-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1623191A JPH04255232A (ja) | 1991-02-07 | 1991-02-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04255232A true JPH04255232A (ja) | 1992-09-10 |
Family
ID=11910780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1623191A Pending JPH04255232A (ja) | 1991-02-07 | 1991-02-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04255232A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0896365A1 (en) * | 1997-08-07 | 1999-02-10 | Lucent Technologies Inc. | Method of manufactruing MOSFETs with self-aligned silicide contacts |
| KR100341182B1 (ko) * | 1999-11-30 | 2002-06-20 | 윤종용 | 반도체소자의 모스 트랜지스터 형성방법 |
-
1991
- 1991-02-07 JP JP1623191A patent/JPH04255232A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0896365A1 (en) * | 1997-08-07 | 1999-02-10 | Lucent Technologies Inc. | Method of manufactruing MOSFETs with self-aligned silicide contacts |
| KR100341182B1 (ko) * | 1999-11-30 | 2002-06-20 | 윤종용 | 반도체소자의 모스 트랜지스터 형성방법 |
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