JP6226004B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置および半導体装置の製造方法に関する。
従来、熱酸化法により二酸化シリコンのゲート絶縁膜を形成していた（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２０１５−１６２５７８号公報
ＴＥＯＳ（オルトケイ酸テトラエチル：Ｓｉ（ＯＣ２Ｈ５）４）を用いて半導体基板上に二酸化シリコン（ＳｉＯ２）膜を形成する場合、当該二酸化シリコン膜に炭素（Ｃ）が混入する場合がある。二酸化シリコン膜において、炭素は固定電荷として機能し得る。例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のゲート絶縁膜として二酸化シリコン膜を用いる場合、二酸化シリコン膜中の炭素に起因してゲート閾値電圧（Ｖｔｈ）が変動する問題がある。
本発明の第１の態様においては、窒化ガリウム半導体層を用いた半導体装置を提供する。窒化ガリウム半導体層は、二酸化シリコン膜を備えてよい。二酸化シリコン膜は、少なくとも一部が窒化ガリウム半導体層に直接接して設けられてよい。二酸化シリコン膜は、不純物原子を有してよい。二酸化シリコン膜における不純物原子は、２Ｅ＋１８ｃｍ−３未満の濃度の炭素を含んでよい。
二酸化シリコン膜における不純物原子は、１Ｅ＋１７ｃｍ−３以下の濃度のガリウムを含んでよい。
不純物原子の濃度は、窒化ガリウム半導体層のおもて面から１０ｎｍ以上上方の位置における濃度であってよい。
半導体装置は、ゲート電極をさらに備えてよい。ゲート電極は、二酸化シリコン膜上に直接接して設けられてよい。窒化ガリウム半導体層は、二酸化シリコン膜が設けられたおもて面側にｐ型ウェル領域を有してよい。ｐ型ウェル領域は、窒化ガリウム半導体層に対するｐ型不純物を有してよい。二酸化シリコン膜は、ゲート絶縁膜であってよい。ゲート絶縁膜は、ゲート電極とｐ型ウェル領域との間に設けられてよい。
二酸化シリコン膜は、層間絶縁膜であってよい。層間絶縁膜は、窒化ガリウム半導体層上に設けられてよい。
本発明の第２の態様においては、窒化ガリウム半導体層を有する半導体装置の製造方法を提供する。半導体装置の製造方法は、二酸化シリコン膜を形成する段階を備えてよい。二酸化シリコン膜は、不純物原子を有してよい。シリコン酸化の少なくとも一部は、窒化ガリウム半導体層に直接接するように形成されてよい。二酸化シリコン膜における不純物原子は、２Ｅ＋１８ｃｍ−３未満の濃度の炭素を含んでよい。
二酸化シリコン膜を形成する段階は、シリコンの原料としてＴＥＯＳガスを供給する段階を含んでよい。
二酸化シリコン膜を形成する段階は、酸素の原料として酸素ガスを供給し、プラズマＣＶＤにより二酸化シリコン膜を形成する段階を含んでよい。
二酸化シリコン膜を形成する段階において、窒化ガリウム半導体層上に二酸化シリコン膜を５ｎｍ／ｍｉｎ以下の成膜レートで形成してよい。
二酸化シリコン膜を形成する段階において、窒化ガリウム半導体層を３００℃以上４００℃以下の温度で加熱してよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
第１実施形態の縦型ＭＯＳＦＥＴ１００における単位構造の断面を示す図である。 第１実施形態の縦型ＭＯＳＦＥＴ１００の製造フロー２００を示す図である。 二酸化シリコン膜を形成する製造装置３００の概要を示す図である。 製造装置３００における酸素プラズマ処理期間と二酸化シリコン膜形成期間とを説明する図である。 ＴＥＯＳガスの流量［ｓｃｃｍ］（横軸）に対する二酸化シリコン膜の成膜レート［ｎｍ／ｍｉｎ］（縦軸）を示す図である。 フラットバンド電圧を測定した素子４００の概要を示す図である。 ＴＥＯＳガスの流量［ｓｃｃｍ］（横軸）に対するフラットバンド電圧Ｖｆｂ［Ｖ］（縦軸）を示す図である。 二酸化シリコン膜３６における炭素濃度［ｃｍ−３］を示す図である。 二酸化シリコン膜３６におけるガリウム濃度［ｃｍ−３］を示す図である。 第２実施形態の縦型ＭＯＳＦＥＴ５００における単位構造の断面を示す図である。 第２実施形態の縦型ＭＯＳＦＥＴ５００の製造フロー６００を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、第１実施形態の縦型ＭＯＳＦＥＴ１００における単位構造断面を示す図である。本例の半導体装置は、窒化ガリウムを用いたプレーナーゲート型の縦型ＭＯＳＦＥＴ１００である。なお、以下において、窒化ガリウムをＧａＮと略記する。本例の縦型ＭＯＳＦＥＴ１００は、ＧａＮのｎ＋型基板１０と、ＧａＮ半導体層としてのエピタキシャル層２０と、ゲート絶縁膜３２および層間絶縁膜３４と、ゲート電極４２と、ソース電極５２と、ドレイン電極６２とを備える。
本例において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。また、本例において、Ｅは１０のべき乗を意味し、例えば１Ｅ＋１６は、１×１０１６を意味する。
本例のｎ＋型基板１０は、ＧａＮの自立基板である。ＧａＮの自立基板とは、サファイア基板等の上に支持されたＧａＮ層を有する基板ではなく、ＧａＮのみを用いて形成した基板を意味してよい。ただし、ＧａＮの自立基板は、ＧａＮとは異なる元素の不純物を有してもよい。
本例のｎ＋型基板１０は、ＧａＮに対するｎ型不純物であるシリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）の一種類以上を含む。なお、ＧａＮに対するｐ型不純物は、例えば、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ベリリウム（Ｂｅ）および亜鉛（Ｚｎ）である。本例においては、ｐ型不純物としてマグネシウム（Ｍｇ）を用いる。
エピタキシャル層２０は、ｎ＋型基板１０上にエピタキシャル形成されたＧａＮ層である。本例においては、ｎ＋型基板１０からエピタキシャル層２０に向かう方向を「上」または「上方」と称し、当該方向とは反対の方向を「下」または「下方」と称する。また、本例では、領域または構成物において、「上」または「上方」に位置する部分を「頂部」と称する場合がある。また、領域または構成物において、「下」または「下方」に位置する部分を「底部」と称する場合がある。例えば、ｎ−型ドリフト領域２２の頂部は、ｎ−型ドリフト領域２２におけるｎ−型ドリフト領域２２とゲート絶縁膜３２との界面近傍である。また、ｎ−型ドリフト領域２２の底部は、ｎ−型ドリフト領域２２におけるｎ＋型基板１０とｎ−型ドリフト領域２２との界面近傍である。
なお、本例においては、説明の便宜上、ｎ＋型基板１０とエピタキシャル層２０とを別個の構成物として記載する。しかしながら、他の例においては、ｎ＋型基板１０とエピタキシャル層２０とを合わせた構成を、ＧａＮ基板と称してもよい。当該他の例において、ＧａＮ基板の頂部は、本例のおもて面２１近傍に対応する。また、ＧａＮ基板の底部は、本例のうら面１１近傍に対応する。
本例のエピタキシャル層２０は、おもて面２１側にｎ−型ドリフト領域２２と、ｎ＋型ソース領域２４と、ｐ＋型コンタクト領域２６と、ｐ型ウェル領域２８とを有する。ｎ−型ドリフト領域２２は、ｎ−型の領域である。ｐ型ウェル領域２８は、少なくとも一部がエピタキシャル層２０のおもて面２１に露出してよい。本例において、おもて面２１に露出したｐ型ウェル領域２８上には、ゲート絶縁膜３２が設けられる。おもて面２１に露出したｐ型ウェル領域２８の近傍は、チャネル形成領域２９として機能してよい。
ｐ＋型コンタクト領域２６は、ｐ型ウェル領域２８よりも浅い位置に設けられる。本例において、ｐ型ウェル領域２８よりも浅いとは、ｐ＋型コンタクト領域２６の底部がｐ型ウェル領域２８の底部よりも上方に位置することを意味する。ｐ＋型コンタクト領域２６は、エピタキシャル層２０とソース電極５２とのコンタクト抵抗を下げる機能を有してよい。ｐ＋型コンタクト領域２６とソース電極５２との界面付近においては、ＧａＮとソース電極５２の金属との合金が形成されてよい。
ｎ＋型ソース領域２４は、ｐ＋型コンタクト領域２６およびｐ型ウェル領域２８よりも浅い位置に設けられる。本例において、ｐ＋型コンタクト領域２６およびｐ型ウェル領域２８よりも浅いとは、ｎ＋型ソース領域２４の底部が、ｐ＋型コンタクト領域２６およびｐ型ウェル領域２８の底部よりも上方に位置することを意味する。また、本例において、ｎ＋型ソース領域２４の側部は、ｐ＋型コンタクト領域２６およびｐ型ウェル領域２８に接する。ｎ＋型ソース領域２４は、チャネル形成時に電子がチャネル形成領域２９からソース電極５２に至る経路を提供してよい。
本例のゲート絶縁膜３２は、二酸化シリコン膜である。本例のゲート絶縁膜３２は、底部全体がエピタキシャル層２０のおもて面２１に直接接して設けられる。本例のゲート絶縁膜３２は、ゲート電極４２とｐ型ウェル領域２８との間に設けられる。本例のゲート絶縁膜３２は、ＴＥＯＳガスと酸素とを反応させて形成した二酸化シリコン膜（ＳｉＯ２）である。本例の二酸化シリコン膜は、不純物原子を有する。具体的には、本例の二酸化シリコン膜は、２Ｅ＋１８［ｃｍ−３］未満の濃度の炭素を含む。
炭素は、酸素と結びつくことにより、二酸化シリコン膜中において負の固定電荷として機能する場合がある。ゲート絶縁膜３２中の固定電荷はゲート閾値電圧（Ｖｔｈ）を設計値から変動させる。それゆえ、ゲート絶縁膜３２中の固定電荷はできるだけ抑制することが望ましい。本例では、二酸化シリコン膜中の炭素の濃度を２Ｅ＋１８［ｃｍ−３］未満、さらに望ましくは、１Ｅ＋１８［ｃｍ−３］以下とする。これにより、ゲート閾値電圧（Ｖｔｈ）の設計値からのずれを抑制することができる。また、異なるチャネル形成領域２９毎にゲート閾値電圧（Ｖｔｈ）がばらつくことを防ぐことができる。
ゲート電極４２は、ゲート絶縁膜３２上に直接接して設けられる。本例のゲート電極４２は、紙面奥または手前方向に延伸して、ゲート端子４０に電気的に接続する。ゲート端子４０には、チャネル形成領域２９においてチャネルを生成するオン信号またはチャネルを消滅させるオフ信号のゲート信号が入力されてよい。
層間絶縁膜３４は、ゲート電極４２およびエピタキシャル層２０上に設けられる。層間絶縁膜３４は、ゲート電極４２とソース電極５２とを電気的に絶縁してよい。本例の層間絶縁膜３４は、ゲート電極４２の頂部と、ゲート電極４２およびゲート絶縁膜３２の側部とを覆う。本例の層間絶縁膜３４の底部は、エピタキシャル層２０のおもて面２１に直接接する。
層間絶縁膜３４は、酸化シリコン膜、窒化シリコン膜および樹脂膜のいずれかであってよい。本例の層間絶縁膜３４は、ゲート絶縁膜３２と同じ手法で形成された二酸化シリコン膜である。
ソース電極５２は、おもて面２１および層間絶縁膜３４上に設けられる。本例のソース電極５２の底部は、ｎ＋型ソース領域２４およびｐ＋型コンタクト領域２６に直接接する。本例のソース電極５２は、ソース端子５０に電気的に接続する。ソース端子５０は、接地電位を有してよい。ドレイン電極６２は、ｎ＋型基板１０のうら面１１下に直接接して設けられる。本例のドレイン電極６２は、ドレイン端子６０に電気的に接続する。ドレイン端子６０には、縦型ＭＯＳＦＥＴ１００の通電電流に応じた電圧が印加されてよい。
図２は、第１実施形態の縦型ＭＯＳＦＥＴ１００の製造フロー２００を示す図である。本例の製造方法において、段階Ｓ１０から段階Ｓ６０はこの順に行われる。
段階Ｓ１０は、ｎ＋型基板１０上にエピタキシャル層２０を形成する段階である。ｎ＋型基板１０のｎ型不純物濃度は、１Ｅ＋１９［ｃｍ−３］以上１Ｅ＋２０［ｃｍ−３］以下であってよい。エピタキシャル層２０のｎ型不純物濃度は、１Ｅ＋１６［ｃｍ−３］程度であってよい。エピタキシャル層２０は、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成されてよい。例えば、エピタキシャル層２０は、トリメチルガリウム（ＴＭＧ）、アンモニア（ＮＨ３）および適切なキャリアガスを用いて、ＭＯＣＶＤにより形成される。縦型ＭＯＳＦＥＴ１００が１２００Ｖの耐圧を有する場合、ｎ＋型基板１０の厚みは１００［μｍ］〜３００［μｍ］とし、エピタキシャル層２０の厚みは１０［μｍ］としてよい。
段階Ｓ２０は、ｎ＋型ソース領域２４、ｐ＋型コンタクト領域２６およびｐ型ウェル領域２８を形成する段階である。段階Ｓ２０では、エピタキシャル層２０にｐ型およびｎ型不純物をドーピングし、その後、エピタキシャル層２０をアニールする。これにより、ｎ＋型ソース領域２４、ｐ＋型コンタクト領域２６およびｐ型ウェル領域２８を形成する。
本例では、ｐ型ウェル領域２８を形成するべく、１８０［ｋｅＶ］で加速したＭｇイオンを２Ｅ＋１４［ｃｍ−２］の濃度で注入する。また、ｐ＋型コンタクト領域２６を形成するべく、４５［ｋｅＶ］で加速したＭｇイオンを２Ｅ＋１５［ｃｍ−２］の濃度で注入する。さらに、ｎ＋型ソース領域２４を形成するべく、４５［ｋｅＶ］で加速したＳｉイオンを５Ｅ＋１５［ｃｍ−２］の濃度で注入する。なお、イオン注入に際しては、所定の開口パターンを有するフォトレジストマスクを用いてよい。
イオン注入後に、おもて面２１にキャップ層を設ける。キャップ層は、二酸化シリコンであってよい。その後、エピタキシャル層２０をアニールする。これにより、ｎ型不純物濃度が１Ｅ＋２０［ｃｍ−３］のｎ＋型ソース領域２４、ｐ型不純物濃度が４Ｅ＋１９［ｃｍ−３］のｐ＋型コンタクト領域２６、および、ｐ型不純物濃度が１Ｅ＋１７［ｃｍ−３］のｐ型ウェル領域２８を形成してよい。なお、アニール後においてキャップ層は除去してよい。
段階Ｓ３０は、ゲート絶縁膜３２を形成する段階である。上述の様に、本例のゲート絶縁膜３２は、二酸化シリコン膜である。二酸化シリコン膜は、成膜後において、ゲート絶縁膜３２の形状にパターニングする。
本例において、二酸化シリコン膜を形成する段階は、シリコンの原料としてＴＥＯＳガスを供給する段階を含む。本例のエピタキシャル層２０は、ＧａＮ材料からなる。それゆえ、エピタキシャル層２０を熱酸化することによりエピタキシャル層２０上にゲート絶縁膜３２（二酸化シリコン膜）を形成することはできない。
本例において、二酸化シリコン膜を形成する段階は、酸素の原料として酸素ガスを供給し、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により二酸化シリコン膜を形成する段階をさらに含む。すなわち、本例においては、シリコンの原料としてＴＥＯＳガスを用い、かつ、酸素の原料として酸素（Ｏ２）ガスを用いて、プラズマＣＶＤにより二酸化シリコン膜を形成する。
ただし、本例の二酸化シリコン成膜においては、エピタキシャル層２０のガリウムが二酸化シリコン膜中に取り込まれる。二酸化シリコン膜中において、ガリウムは正電荷として機能する。本例では、後述のように成膜レートを工夫することにより、二酸化シリコン膜中のガリウムの濃度を減少させることができる。これにより、ゲート閾値電圧（Ｖｔｈ）の設計値からのずれを抑制することができる。なお、本例の二酸化シリコン膜の形成については、図３から図５において詳しく述べる。
段階Ｓ４０は、ゲート電極４２を形成する段階である。ゲート電極４２はポリシリコンであってよい。ゲート絶縁膜３２上にポリシリコンを成膜した後に、ゲート電極４２の形状にパターニングしてよい。
段階Ｓ５０は、層間絶縁膜３４を形成する段階である。本例の層間絶縁膜３４は、ゲート絶縁膜３２と同じプラズマＣＶＤにより形成された二酸化シリコン膜である。ゲート電極４２上に層間絶縁膜３４を成膜した後、ゲート電極４２の頂部とゲート電極４２およびゲート絶縁膜３２の側部とに残るように、層間絶縁膜３４をパターニングしてよい。
段階Ｓ６０は、ソース電極５２およびドレイン電極６２を形成する段階である。本例のソース電極５２およびドレイン電極６２は、Ｔｉ（チタン）層およびＡｌ（アルミニウム）層の積層体であってよい。ソース電極５２においては、Ｔｉ層がおもて面２１に直接接して設けられ、Ａｌ層が当該Ｔｉ層の上に設けられてよい。また、ドレイン電極６２においては、Ｔｉ層がうら面１１に直接接して設けられ、Ａｌ層が当該Ｔｉ層の下に設けられてよい。これにより、縦型ＭＯＳＦＥＴ１００が完成する。
図３は、二酸化シリコン膜を形成する製造装置３００の概要を示す図である。本例の製造装置３００は、反応チャンバ３１１、温度調節部３３０、真空装置３４０、マイクロ波発生器３５０、導波路３５２およびプラズマ発生チャンバ３５４を有する。
反応チャンバ３１１は、内部にＡｌからなるペデスタル３１２を有する。ワーク（ｗｏｒｋ）３１０は、ペデスタル３１２上において静電吸着を利用して固定されてよい。ワーク３１０は、ｎ＋型基板１０およびエピタキシャル層２０を含む。ペデスタル３１２内部にはヒータ３２０が設けられる。
温度調節部３３０はヒータ３２０の温度を１００［℃］から４５０［℃］の範囲で制御することができる。ペデスタル３１２は熱伝導性が非常に優れているので、ヒータ３２０の温度はワーク３１０の温度と見なすことができる。本例の温度調節部３３０は、ゲート絶縁膜３２および層間絶縁膜３４としての二酸化シリコン膜を形成する段階において、ワーク３１０を３００［℃］以上４００［℃］以下の温度で加熱する。真空装置３４０は、反応チャンバ３１１内の気体を排気口３１４から吸引する。真空装置３４０は、反応チャンバ３１１内の気圧を２００［Ｐａ］から３００［Ｐａ］に制御してよい。
マイクロ波発生器３５０は、導波路３５２を介してプラズマ発生チャンバ３５４に接続している。マイクロ波発生器３５０は、導入口３５６からプラズマ発生チャンバ３５４に導入される酸素（Ｏ２）をプラズマ化する。プラズマ化された酸素は反応チャンバ３１１内部へ進む。プラズマ化された酸素を、反応チャンバ３１１内においてラジカル酸素として示す。
導入口３１６から反応チャンバ３１１へは、ＴＥＯＳガスが導入される。反応チャンバ３１１内において、ＴＥＯＳはラジカル酸素と反応する。これにより、エピタキシャル層２０のおもて面２１において二酸化シリコン膜が堆積する。
図４は、製造装置３００における酸素プラズマ処理期間と二酸化シリコン膜形成期間とを説明する図である。横軸は時間を示し、縦軸はガスの種類を示す。本例では、時刻Ｔ１から時刻Ｔ３まで連続的に反応チャンバ３１１に流量９０［ｓｃｃｍ］で酸素ガスを供給する。本例において、時刻Ｔ１から時刻Ｔ２までは酸素プラズマ処理期間である。また、時刻Ｔ２から時刻Ｔ３まで、流量０．２５［ｓｃｃｍ］から２［ｓｃｃｍ］で反応チャンバ３１１にＴＥＯＳガスを供給する。本例において、時刻Ｔ２から時刻Ｔ３までは二酸化シリコン膜形成期間である。
図５は、ＴＥＯＳガスの流量［ｓｃｃｍ］（横軸）に対する二酸化シリコン膜の成膜レート［ｎｍ／ｍｉｎ］（縦軸）を示す図である。四角のプロットで示す上側のグラフは、ワーク３１０を３００［℃］で加熱した場合の結果である。また、ひし形のプロットで示す下側のグラフは、ワーク３１０を４００［℃］で加熱した場合の結果である。
ＴＥＯＳガスの流量と、エピタキシャル層２０のおもて面２１への単位時間当たりの吸着率とには、正の相関がある。それゆえ、ＴＥＯＳガスの流量が高いほど、成膜レートは高くなる。また、ワーク３１０の温度と、エピタキシャル層２０のおもて面２１への単位時間当たりの吸着率とには、負の相関がある。それゆえ、ワーク３１０の温度が高いほど、成膜レートは低くなる。図５から明らかなように、４００［℃］の成膜レートが３００［℃］の成膜レートよりも低い。
Ｓｉ基板を用いたＭＯＳＦＥＴにおいては、プラズマＣＶＤにおいてＴＥＯＳガスを用いて層間絶縁膜としての二酸化シリコン膜を作成する場合がある。当該二酸化シリコン膜は、熱酸化膜と比べて低温で形成することができる。また、当該二酸化シリコン膜は、形成成膜面およびこれよりも以下に位置する構造物に対して低ダメージで形成することができる。しかしながら、上述の様にプラズマＣＶＤにおいてＴＥＯＳガスを用いて形成する二酸化シリコン膜は、炭素等の固定電荷を取り込む問題がある。それゆえ、プラズマＣＶＤにおいてＴＥＯＳガスを用いて形成する二酸化シリコン膜は、層間絶縁膜に用いられるものの、ゲート絶縁膜には用いられなかった。
本願の発明者の実験結果によれば、二酸化シリコンの成膜レートが高いほど、ＴＥＯＳガス中の炭素は二酸化シリコン膜中に取り込まれやすいことが判明した。それゆえ、本例では、成膜レートを考慮してＴＥＯＳガスの流量とワーク３１０の温度とを制御する。これにより、二酸化シリコン中の炭素濃度を制御した。
また、本願の発明者の実験結果によれば、二酸化シリコンの成膜レートが高いほど、ガリウムは二酸化シリコン膜中に取り込まれやすいことが判明した。なお、二酸化シリコン膜へのガリウムの混入は、ＧａＮ層上に二酸化シリコン膜を形成する場合に固有の課題である。つまり、二酸化シリコン膜へのガリウムの混入は、Ｓｉ基板のＭＯＳＦＥＴおよびＳｉＣ基板のＭＯＳＦＥＴ等では生じない。
そこで、本例においては、二酸化シリコン膜を形成する段階において、エピタキシャル層２０上に二酸化シリコン膜を５［ｎｍ／ｍｉｎ］以下の成膜レートで形成する。具体的には、成膜レートを、５［ｎｍ／ｍｉｎ］、２．５［ｎｍ／ｍｉｎ］または１［ｎｍ／ｍｉｎ］としてよい。本願の発明者は、後述するように、ワーク３１０の温度が３００［℃］である場合、ＴＥＯＳガスの流量は、０．５［ｓｃｃｍ］以下とすると、固定電荷が許容可能な量にまで低減することを見出した。具体的には、膜中の電荷量等を評価する指標であるフラットバンド電圧Ｖｆｂを、１［Ｖ］以下とすることができた。
本実験結果によれは、５［ｎｍ／ｍｉｎ］の成膜レートを実現するべく、ワーク３１０の温度が４００［℃］である場合、ＴＥＯＳガスの流量は、０．２５［ｓｃｃｍ］以上１［ｓｃｃｍ］以下としてよい。また、ワーク３１０の温度が３００［℃］である場合、ＴＥＯＳガスの流量は、０．２５［ｓｃｃｍ］以上０．５［ｓｃｃｍ］以下としてよい。本実験結果を考慮すると、ワーク３１０の温度が３００［℃］以上４００［℃］以下において、ＴＥＯＳガスの流量の最大値は０．５［ｓｃｃｍ］以上１［ｓｃｃｍ］以下としてよいと言え、ＴＥＯＳガスの流量の最小値は、０．２５［ｓｃｃｍ］としてよいと言える。
図６Ａは、フラットバンド電圧を測定した素子４００の概要を示す図である。本実験においては、ＧａＮのｎ＋型基板１０上にｎ−型ＧａＮのエピタキシャル層２０を設けた。なお、エピタキシャル層２０に、ｎ＋型ソース領域２４、ｐ＋型コンタクト領域２６およびｐ型ウェル領域２８は設けていない。さらに、当該エピタキシャル層２０上に上述の手法で二酸化シリコン膜３６を成膜した。なお、二酸化シリコン膜３６の成膜時におけるワーク３１０の温度は、３００［℃］とした。加えて、二酸化シリコン膜３６上にＡｌの金属層４４を設けた。
金属層４４とｎ＋型基板１０との間に可変電圧を印加して、ＭＯＳキャパシタとしての素子４００の容量‐電圧（Ｃ‐Ｖ）特性を評価した。素子４００は、ＴＥＯＳガスの流量を２［ｓｃｃｍ］、１［ｓｃｃｍ］および０．５［ｓｃｃｍ］とした３種類の素子４００を準備した。最初に、３種類の素子４００のＣ‐Ｖ特性を評価した。次に、当該３種類の素子４００を、４００［℃］でアニールした。なお、アニール時の雰囲気ガスは、１０［ｖｏｌ％］の水素（Ｈ２）および９０［ｖｏｌ％］の窒素（Ｎ２）を用いた。また、雰囲気圧力は１気圧とした。そして、アニール後の３種類の素子４００のＣ‐Ｖ特性を評価した。
上述のように、二酸化シリコン膜３６中の炭素は負電荷として機能すると考えられている。これに対して、二酸化シリコン膜３６中において、炭素と水素とが結合した場合に、炭素は正電荷として機能すると考えられている。また、上術のように二酸化シリコン膜３６中のガリウムは負電荷として機能すると考えられている。
図６Ｂは、ＴＥＯＳガスの流量［ｓｃｃｍ］（横軸）に対するフラットバンド電圧Ｖｆｂ［Ｖ］（縦軸）を示す図である。上述の様に、本実験においては、ＴＥＯＳガスの流量を２［ｓｃｃｍ］、１［ｓｃｃｍ］および０．５［ｓｃｃｍ］として、それぞれアニール前およびアニール後のＶｆｂを測定した。ひし形のプロットで示す上側のグラフが、アニール前のＶｆｂである。また、四角のプロットで示す下側のグラフが、アニール後のＶｆｂである。
Ｖｆｂが正である場合、二酸化シリコン膜３６において負電荷が正電荷よりも多いことを意味する。つまり、Ｖｆｂが正のとき、二酸化シリコン膜３６中の主要な固定電荷は負電荷である。また、Ｖｆｂが負である場合、二酸化シリコン膜３６において正電荷が負電荷よりも多いことを意味する。つまり、Ｖｆｂが負のとき、二酸化シリコン膜３６中の主要な固定電荷は正電荷である。
Ｖｆｂの絶対値が小さいほど、二酸化シリコン膜３６中には固定電荷が少ない。本例においては、ＴＥＯＳガスの流量が０．５［ｓｃｃｍ］の場合に、他の流量の例と比較してＶｆｂが最も小さくなった。具体的には、アニール前における０．５［ｓｃｃｍ］の条件でＶｆｂが１［Ｖ］となった。また、アニール後における０．５［ｓｃｃｍ］の条件でＶｆｂが−１．２［Ｖ］となった。
縦型ＭＯＳＦＥＴ１００の製造においては水素雰囲気下でのアニールは行われない。それゆえ、縦型ＭＯＳＦＥＴ１００におけるゲート絶縁膜３２としての二酸化シリコン膜のＶｆｂの絶対値は１［Ｖ］であると見なしてよい。加えて、実験結果から明らかなように、ＴＥＯＳガスの流量が２［ｓｃｃｍ］から０．５［ｓｃｃｍ］と減少するにつれてＶｆｂの絶対値も減少するので、ＴＥＯＳガスの流量が０．５［ｓｃｃｍ］以下においてＶｆｂの絶対値は１［Ｖ］以下であると言うことができる。それゆえ、ＴＥＯＳガスの流量が０．２５［ｓｃｃｍ］で形成された二酸化シリコン膜３６も、Ｖｆｂの絶対値は１［Ｖ］以下であると言える。
図７は、二酸化シリコン膜３６における炭素濃度［ｃｍ−３］を示す図である。横軸は、二酸化シリコン膜３６の上面からの深さ［ｎｍ］を示す。縦軸は、炭素濃度［ｃｍ−３］を示す。炭素濃度は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により評価した。二酸化シリコン膜３６成膜時のワーク３１０の温度は、３００［℃］とした。図６Ａと同様に、ＴＥＯＳガスの流量を２［ｓｃｃｍ］、０．５［ｓｃｃｍ］および０．２５［ｓｃｃｍ］とした３種類の素子４００を準備した。２［ｓｃｃｍ］および０．５［ｓｃｃｍ］のデータを細線で示し、０．２５［ｓｃｃｍ］のデータを太線で示した。
図７の横軸において、二酸化シリコン膜３６とエピタキシャル層２０との界面の位置は、ＴＥＯＳガスの流量に応じて異なる。２［ｓｃｃｍ］における当該界面の位置は、深さ１４４［ｎｍ］の位置である。０．５［ｓｃｃｍ］における当該界面の位置は、深さ１１１［ｎｍ］の位置である。また、０．２５［ｓｃｃｍ］における当該界面の位置は、深さ９４［ｎｍ］の位置である。
本実験において、炭素の検出限界は５Ｅ＋１７［ｃｍ−３］であった。なお、本実験では検出限界以下の不純物濃度も検出されているが、検出限界以下の不純物濃度は信頼性のある正確な濃度ではない。また、横軸の０［ｎｍ］以上３０［ｎｍ］以下の領域では、表面汚染の影響で正常なデータが得られなかった。それゆえ、当該領域の数値は、考慮に入れないものとする。
本実験結果から明らかなように、ＴＥＯＳガスの流量が多いほど、二酸化シリコン膜３６中に炭素が取り込まれやすいと言える。本実験において、０．２５［ｓｃｃｍ］の場合に、二酸化シリコン膜３６における炭素は、２Ｅ＋１８［ｃｍ−３］未満となった。なお、実験では、ノイズおよび異常値も取得した上でデータがプロットされている。それゆえ、ノイズおよび異常値の影響を排除した数値で炭素濃度を評価してもよい。例えば、二酸化シリコン膜３６において界面から所定の長さ上の位置までにおける炭素濃度の算術平均または対数平均が、二酸化シリコン膜３６の炭素濃度であるとしてよい。例えば、界面から５０［ｎｍ］上の位置までの算術平均で評価するならば、０．２５［ｓｃｃｍ］の場合の炭素濃度は、１Ｅ＋１８［ｃｍ−３］以下であると言える。ＴＥＯＳガスの流量が０．５［ｓｃｃｍ］の場合においても、ノイズおよび異常値が取得されていることを考慮すれば、二酸化シリコン膜３６における炭素濃度は１Ｅ＋１８［ｃｍ−３］以下であると評価することができる。
図８は、二酸化シリコン膜３６におけるガリウム濃度［ｃｍ−３］を示す図である。横軸は、二酸化シリコン膜３６の上面からの深さ［ｎｍ］を示す。縦軸は、ガリウム濃度［ｃｍ−３］を示す。ガリウム濃度は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により評価した。二酸化シリコン膜３６成膜時のワーク３１０の温度は、３００［℃］とした。図６Ａと同様に、ＴＥＯＳガスの流量を２［ｓｃｃｍ］、０．５［ｓｃｃｍ］および０．２５［ｓｃｃｍ］とした３種類の素子４００を準備した。２［ｓｃｃｍ］および０．５［ｓｃｃｍ］のデータを細線で示し、０．２５［ｓｃｃｍ］のデータを太線で示した。
本実験において、ガリウムの検出限界は８Ｅ＋１５［ｃｍ−３］であった。なお、図８においては、二酸化シリコン膜３６とエピタキシャル層２０との界面を、２［ｓｃｃｍ］、０．５［ｓｃｃｍ］および０．２５［ｓｃｃｍ］において一致させている。横軸右方向において、グラフを外挿すると、ガリウム濃度はピークから減衰して一定値に漸近する。本実験においては、ガリウム濃度の当該一定値を横軸左方向に外挿した場合のグラフとの交点が、二酸化シリコン膜３６とエピタキシャル層２０との界面である。界面は、横軸の１２８［ｎｍ］の位置に相当する。なお、横軸の０［ｎｍ］以上６０［ｎｍ］以下の領域では、表面汚染の影響で正常なデータが得られなかった。それゆえ、当該領域の数値は、考慮に入れないものとする。
本実験結果から明らかなように、ＴＥＯＳガスの流量が多いほど、二酸化シリコン膜３６中にガリウムが取り込まれやすいと言える。本実験において、０．２５［ｓｃｃｍ］の場合に、ＧａＮのエピタキシャル層２０のおもて面２１から１０［ｎｍ］以上上方の位置において、二酸化シリコン膜３６におけるガリウム濃度が１Ｅ＋１７［ｃｍ−３］以下となった。なお、二酸化シリコン膜３６とＧａＮエピタキシャル層２０との界面近傍ではガリウムの濃度が高すぎるので、本実験例では界面から１０［ｎｍ］離れた深さ１１８［ｎｍ］の位置を選択した。
すなわち、０．２５［ｓｃｃｍ］の場合に、深さ１１８［ｎｍ］の位置から深さ６０［ｎｍ］の位置までの範囲におけるガリウム濃度が１Ｅ＋１７［ｃｍ−３］以下となった。本実験結果によれば、０．２５［ｓｃｃｍ］の場合に、当該範囲におけるガリウム濃度は、３Ｅ＋１６［ｃｍ−３］以下であるとも言える。さらに、ノイズおよび異常値を考慮すれば、０．２５［ｓｃｃｍ］の場合に、当該範囲におけるガリウム濃度は、２Ｅ＋１６［ｃｍ−３］以下でもあるとも言える。
図９は、第２実施形態の縦型ＭＯＳＦＥＴ５００における単位構造断面を示す図である。本例の半導体装置は、ＧａＮを用いたトレンチゲート型の縦型ＭＯＳＦＥＴ５００である。本例においては、エピタキシャル層２０中にトレンチ部７０が設けられる。二酸化シリコン膜であるゲート絶縁膜３２は、トレンチ部７０の底部および側部に直接接して設けられる。ゲート電極４２は、ゲート絶縁膜３２に接して、トレンチ部７０の内部に設けられる。トレンチ部７０の側部におけるゲート絶縁膜３２は、ゲート電極４２の側部とｎ＋型ソース領域２４およびｐ型ウェル領域２８との間に位置する。チャネル形成領域２９は、トレンチ部７０の側部におけるｐ型ウェル領域２８に位置する。層間絶縁膜３４は、トレンチ部７０上に設けられる。本例の層間絶縁膜３４は、ゲート絶縁膜３２およびゲート電極４２の上部と、ｎ＋型ソース領域２４の上部とに直接接する。係る点が、第１実施形態と異なる。他の点は、第１実施形態と同じであってよい。ゲート絶縁膜３２および層間絶縁膜３４としての二酸化シリコン膜は、第１実施形態の二酸化シリコン膜であってよい。
図１０は、第２実施形態の縦型ＭＯＳＦＥＴ５００の製造フロー６００を示す図である。本例は、段階Ｓ１０と段階Ｓ３０との間にトレンチ部７０を形成する段階Ｓ１２を有する。また、本例において、ｎ＋型ソース領域２４、ｐ＋型コンタクト領域２６およびｐ型ウェル領域２８を形成する段階Ｓ４２（製造フロー２００における段階Ｓ２０に相当する）は、ゲート電極４２を形成する段階Ｓ４０と層間絶縁膜３４を形成する段階Ｓ５０との間に位置する。係る点が、第１実施形態と異なる。他の点は、第１実施形態と同じであってよい。本例においても、第１実施形態と同様の効果を得ることができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１０・・ｎ＋型基板、１１・・うら面、２０・・エピタキシャル層、２１・・おもて面、２２・・ｎ−型ドリフト領域、２４・・ｎ＋型ソース領域、２６・・ｐ＋型コンタクト領域、２８・・ｐ型ウェル領域、２９・・チャネル形成領域、３２・・ゲート絶縁膜、３４・・層間絶縁膜、３６・・二酸化シリコン膜、４０・・ゲート端子、４２・・ゲート電極、４４・・金属層、５０・・ソース端子、５２・・ソース電極、６０・・ドレイン端子、６２・・ドレイン電極、７０・・トレンチ部、１００・・縦型ＭＯＳＦＥＴ、２００・・製造フロー、３００・・製造装置、３１０・・ワーク、３１１・・反応チャンバ、３１２・・ペデスタル、３１４・・排気口、３１６・・導入口、３２０・・ヒータ、３３０・・温度調節部、３４０・・真空装置、３５０・・マイクロ波発生器、３５２・・導波路、３５４・・プラズマ発生チャンバ、３５６・・導入口、４００・・素子、５００・・縦型ＭＯＳＦＥＴ、６００・・製造フロー

Claims (7)

  1. 窒化ガリウム半導体層を用いた半導体装置であって、
    少なくとも一部が前記窒化ガリウム半導体層に直接接して設けられ、不純物原子を有する二酸化シリコン膜を備え、
    前記二酸化シリコン膜は、前記不純物原子として、
    前記窒化ガリウム半導体層のおもて面から６４ｎｍ未満である上方の任意の位置において、５Ｅ＋１７ｃｍ−３より大きく２Ｅ＋１８ｃｍ−３未満の濃度の炭素と、
    １Ｅ＋１７ｃｍ−３以下の濃度のガリウムと
    を含み、
    前記二酸化シリコン膜は、前記二酸化シリコン膜に直接接して設けられたアルミニウム金属層と前記窒化ガリウム半導体層との間に位置し、
    前記アルミニウム金属層、前記二酸化シリコン膜および前記窒化ガリウム半導体層からなるＭＯＳ構造におけるフラットバンド電圧の絶対値は、１Ｖ以下である
    半導体装置。
  2. 前記二酸化シリコン膜上に直接接して設けられたゲート電極をさらに備え、
    前記ゲート電極は前記アルミニウム金属層であり、
    前記窒化ガリウム半導体層は、前記二酸化シリコン膜が設けられたおもて面側に、前記窒化ガリウム半導体層に対するｐ型不純物を有するｐ型ウェル領域を有し、
    前記二酸化シリコン膜は、前記ゲート電極と前記ｐ型ウェル領域との間に設けられるゲート絶縁膜である
    請求項１に記載の半導体装置。
  3. 前記二酸化シリコン膜は、前記窒化ガリウム半導体層上に設けられる層間絶縁膜である
    請求項１に記載の半導体装置。
  4. 窒化ガリウム半導体層を有する半導体装置の製造方法であって、
    不純物原子を有する二酸化シリコン膜を、前記二酸化シリコン膜の少なくとも一部が前記窒化ガリウム半導体層に直接接するように形成する段階を備え、
    前記二酸化シリコン膜を形成する段階は、シリコンの原料としてＴＥＯＳガスを供給する段階を含み、
    前記二酸化シリコン膜は、前記不純物原子として２Ｅ＋１８ｃｍ−３未満の濃度の炭素と、１Ｅ＋１７ｃｍ−３以下の濃度のガリウムとを含む
    半導体装置の製造方法。
  5. 前記二酸化シリコン膜を形成する段階は、酸素の原料として酸素ガスを供給し、プラズマＣＶＤにより前記二酸化シリコン膜を形成する段階を含む
    請求項４に記載の半導体装置の製造方法。
  6. 前記二酸化シリコン膜を形成する段階において、前記窒化ガリウム半導体層上に前記二酸化シリコン膜を５ｎｍ／ｍｉｎ以下の成膜レートで形成する
    請求項４または５に記載の半導体装置の製造方法。
  7. 前記二酸化シリコン膜を形成する段階において、前記窒化ガリウム半導体層を３００℃以上４００℃以下の温度で加熱する
    請求項４から６のいずれか一項に記載の半導体装置の製造方法。
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