JP4455381B2 - 半導体装置およびその製造方法、容量素子およびその製造方法、並びにｍｉｓ型半導体装置およびその製造方法。 - Google Patents

半導体装置およびその製造方法、容量素子およびその製造方法、並びにｍｉｓ型半導体装置およびその製造方法。 Download PDF

Info

Publication number
JP4455381B2
JP4455381B2 JP2005093275A JP2005093275A JP4455381B2 JP 4455381 B2 JP4455381 B2 JP 4455381B2 JP 2005093275 A JP2005093275 A JP 2005093275A JP 2005093275 A JP2005093275 A JP 2005093275A JP 4455381 B2 JP4455381 B2 JP 4455381B2
Authority
JP
Japan
Prior art keywords
silicon nitride
nitride film
gas
flow rate
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005093275A
Other languages
English (en)
Other versions
JP2006278580A (ja
Inventor
哲一 岩上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Device Innovations Inc
Original Assignee
Sumitomo Electric Device Innovations Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Device Innovations Inc filed Critical Sumitomo Electric Device Innovations Inc
Priority to JP2005093275A priority Critical patent/JP4455381B2/ja
Priority to US11/389,139 priority patent/US20060214270A1/en
Publication of JP2006278580A publication Critical patent/JP2006278580A/ja
Priority to US12/631,217 priority patent/US8216950B2/en
Application granted granted Critical
Publication of JP4455381B2 publication Critical patent/JP4455381B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C23C16/345—Silicon nitride
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/909—Controlled atmosphere
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/31504—Composite [nonstructural laminate]
    • Y10T428/31678—Of metal

Description

本発明は窒化珪素膜を備えた半導体装置およびその製造方法、容量素子およびその製造方法、並びにＭＩＳ型半導体装置およびその製造方法に関し、より詳細には、高耐圧な窒化珪素膜を有する半導体装置およびその製造方法、容量素子およびその製造方法、並びにＭＩＳ型半導体装置およびその製造方法に関する。
半導体装置のキャパシタ絶縁膜、パッシベーション膜、ゲート絶縁膜および選択処理工程のマスク膜には窒化珪素膜が多く用いられる。このような窒化珪素膜のシリコン供給源としてはモノシランガス（ＳｉＨ４）などが、窒素供給源としてはアンモニアガス（ＮＨ３）や窒素ガス（Ｎ２）などが用いられる。そして、これらのガスを適当な比率で含有する混合ガスを用いて気相成長される。特に、混合ガスをプラズマ状態にし、気相成長するプラズマＣＶＤ(Chemical Vapor Deposition)装置を用いた成長法（プラズマＣＶＤ法）が一般的に用いられる。
このような窒化珪素膜のキャパシタ絶縁膜やパッシベーション膜、ゲート絶縁膜および選択処理工程のマスク膜は、半導体装置（特にパワーデバイス）の信頼性を確保するために、高耐圧性のものであることが求められる。また、パワーデバイスに適している化合物半導体装置においては、耐熱性のない電極を使用しているため、窒化珪素膜の成膜は低温にて行うことが求められる。
図１は、従来法で成長させた窒化珪素膜をキャパシタ絶縁膜として用いた場合のキャパシタの耐圧と容量の膜厚依存性を説明するための図である。この図に示すように、キャパシタの耐圧は窒化珪素膜の膜厚におよそ比例し高くなるものの、キャパシタの容量は窒化珪素膜の膜厚に伴って急激に減少してしまう。すなわち、キャパシタの耐圧と容量の窒化珪素膜厚依存性はトレードオフの関係にある。
従来の手法により成膜された窒化珪素膜は上述したような要求を満足するに充分な耐圧特性を示さず、例えば所望の耐圧を有するキャパシタ（金属膜−絶縁膜−金属膜）を得るためには、金属膜で挟まれたキャパシタ絶縁膜としての窒化珪素膜の厚みを２倍程度として耐圧を上げるという手法を採らざるを得ない。このようなキャパシタ絶縁膜の厚膜化はキャパシタの容量低下を招くため、所定の容量を確保するためにはキャパシタの面積を２倍程度とする必要が生じる。ところが、キャパシタの面積を広くするとチップサイズそのものが大きくなり、半導体装置の高集積化が困難となることに加えコストアップにも繋がるといった問題もある。
ところで、窒化珪素膜の高耐圧化の妨げとなっているのは、膜中に取り込まれた水素であることが知られている。
図２は、フーリエ変換赤外吸収法（ＦＴＩＲ）で測定した窒化珪素膜中の水素濃度と耐圧との関係を示す図で、膜中に取り込まれた水素濃度が高くなるにつれて線形的に耐圧が低下する。ここで、耐圧は、窒化珪素膜の膜厚が１００ｎｍ、電流密度が１００ｍＡ／ｍｍ２のときのものである。
特許文献１には、膜中の水素濃度の削減方法が開示されている。ＣＶＤ法で成膜した窒化珪素膜中に取り込まれた水素が誘起する欠陥に基づくリーク電流を低減させるべく、一旦成膜した窒化珪素膜を高温で加熱し、膜中にＮ−ＨまたはＳｉ−Ｈの形で存在する水素を膜外に気体として放出することで低水素濃度の窒化珪素膜を得る手法である。
また、特許文献２にはモノシランガス（ＳｉＨ４）、窒素ガス（Ｎ２）および水素ガス（Ｈ２）を用い、水素ガスの全ガス流量に対する流量比（以下、水素ガス流量比）を約６％以上としたプラズマＣＶＤ法による窒化珪素膜の成膜方法が開示されている。特許文献３にはモノシランガス（ＳｉＮ４）および窒素ガス（Ｎ２）を用い、モノシランガスの全ガス流量に対する流量比（以下、モノシラン流量比）を約５％としたプラズマＣＶＤ法による窒化珪素膜の成膜方法が開示されている。
特開平９−２６０３７２号公報 特開昭６１−２８４９２９号公報 特開平５−４７７５３号公報
しかしながら、特許文献１に記載されている手法はシリコン半導体への適用を前提とするものであるため、成膜後の高温熱処理温度が８００℃以上と高く、比較的低温でのプロセスが要求される化合物半導体への適用は困難である。また、一旦成膜した窒化珪素膜から事後的に膜中の水素を放出させるという手法を採用する限り、水素を完全に取り去ることは事実上不可能である。
よって、水素濃度を極限まで低減させた高耐圧の窒化珪素膜を得るためには、その成膜のプロセスにおいて水素が膜中に取り込まれないようにするための成膜技術が求められることとなる。
また、特許文献２および特許文献３に開示された成膜方法では、後述するように、化合物半導体装置の製造に使用されるような低温の成膜温度では、成膜された窒化珪素膜中の水素濃度を低くすることができない。
本発明の目的は、高耐圧な窒化珪素膜を比較的低い成膜温度で実現し、この窒化珪素膜をキャパシタ絶縁膜、パッシベーション膜、ゲート絶縁膜およびマスク膜として使用することにより、高耐圧で信頼性の高い（耐湿性の高い）キャパシタ、パッシベーション膜、ゲート絶縁膜および選択処理工程のマスク膜を有する半導体装置およびその製造方法、容量素子およびその製造方法、並びにＭＩＳ型半導体装置およびその製造方法を提供することである。
本発明は、半導体からなる動作層と、該動作層上に、モノシランガス、水素ガスおよび窒素ガスからなる混合ガスを用い、前記水素ガスの全流量に対する流量比が０．２％から５％の条件で、かつ成長温度が２００℃から３５０℃の条件で、プラズマＣＶＤ装置を用い形成された窒化珪素膜と、を具備し、前記窒化珪素膜の水素含有量は１ａｔ％以下であることを特徴とする半導体装置である。本発明によれば、高耐圧な窒化珪素膜をパッシベーション膜として使用することにより、信頼性の高い半導体装置を提供することができる。
本発明は、前記動作層は、珪素、炭化珪素、Ｉｎ系半導体、ＧａＡｓ系半導体およびＧａＮ系半導体のいずれかであることを特徴とする半導体装置とすることができる。
本発明は、第１の金属層と、該第１の金属層上に、モノシランガス、水素ガスおよび窒素ガスからなる混合ガスを用い、前記水素ガスの全流量に対する流量比が０．２％から５％の条件で、かつ成長温度が２００℃から３５０℃の条件で、プラズマＣＶＤ装置を用い形成された窒化珪素膜と、該窒化珪素膜上に形成された第２の金属層と、を具備し、前記窒化珪素膜の水素含有量は１ａｔ％以下であることを特徴とする容量素子である。本発明によれば、高耐圧な窒化珪素膜をキャパシタ絶縁膜として使用することにより、耐圧が高く信頼性の高い容量素子を提供することができる。
本発明は、前記窒化珪素膜の膜厚は５０ｎｍから３００ｎｍであることを特徴とする容量素子とすることができる。
本発明は、半導体からなる動作層と、該動作層上に、モノシランガス、水素ガスおよび窒素ガスからなる混合ガスを用い、前記水素ガスの全流量に対する流量比が０．２％から５％の条件で、かつ成長温度が２００℃から３５０℃の条件で、プラズマＣＶＤ装置を用い形成された窒化珪素膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記動作層上に、前記ゲート電極を挟んで形成されたソース電極とドレイン電極と、を具備し、前記窒化珪素膜の水素含有量は１ａｔ％以下であることを特徴とするＭＩＳ型半導体装置である。本発明によれば、高耐圧な窒化珪素膜をゲート絶縁膜として使用することにより、信頼性の高く、動作電圧を低減したＭＩＳ型半導体装置を提供することができる。
本発明は、前記動作層は、珪素または炭化珪素であることを特徴とするＭＩＳ型半導体装置とすることができる。
本発明は、半導体からなる動作層を形成する工程と、前記動作層上に、プラズマＣＶＤ装置を用い、モノシランガス、水素ガスおよび窒素ガスからなる混合ガスを用い、前記水素ガスの全流量に対する流量比が０．２％から５％で、かつ成長温度が２００℃から３５０℃の条件で窒化珪素膜を形成する工程と、を具備することを特徴とする半導体装置の製造方法を提供することができる。
本発明は、選択処理の対象となる層上に、プラズマＣＶＤ装置により、モノシランガス、水素ガスおよび窒素ガスからなる混合ガスを用い、前記水素ガスの全流量に対する流量比が０．２％から５％の条件で、かつ成長温度が２００℃から３５０℃の条件で窒化珪素膜を形成する工程と、前記窒化珪素膜に所定のマスクパターンを形成する工程と、前記マスクパターンを用い、選択処理を行う工程と、を具備することを特徴とする半導体装置の製造方法である。本発明によれば、高耐圧で緻密な窒化珪素膜をマスク膜として使用することにより、マスク膜の変形や剥離が抑制され、すなわち信頼性が高く精度の高い半導体装置の製造方法を提供することができる。
本発明は、前記窒化珪素膜を形成する工程は、前記モノシランガスの全流量に対する流量比が、０．４％から４．５％の条件で窒化珪素膜を形成する工程であることを特徴とする半導体装置の製造方法とすることができる。さらに、本発明は、前記プラズマＣＶＤ装置は、平行平板高周波プラズマ装置、電子サイクロトロン共鳴プラズマ装置および誘導結合型高密度プラズマ装置であることを特徴とする半導体装置の製造方法とすることができる。
本発明は、第１の金属層上に、プラズマＣＶＤ装置により、モノシランガス、水素ガスおよび窒素ガスからなる混合ガスを用い、前記水素ガスの全流量に対する流量比が０．２％から５％の条件で、かつ成長温度が２００℃から３５０℃の条件で窒化珪素膜を形成する工程と、前記窒化珪素膜上に第２の金属層を形成する工程と、を具備することを特徴とする容量素子の製造方法である。本発明によれば、高耐圧な窒化珪素膜をキャパシタ絶縁膜として使用することにより、耐圧が高く信頼性の高い容量素子の製造方法を提供することができる。
本発明は、前記窒化珪素膜を形成する工程は、前記モノシランガスの全流量に対する流量比が、０．４％から４．５％の条件で窒化珪素膜を形成する工程であることを特徴とする容量素子の製造方法とすることができる。さらに、本発明は、前記プラズマＣＶＤ装置は、平行平板高周波プラズマ装置、電子サイクロトロン共鳴プラズマ装置および誘導結合型高密度プラズマ装置であることを特徴とする容量素子の製造方法とすることができる。
本発明は、半導体からなる動作層上に、プラズマＣＶＤ装置により、モノシランガス、水素ガスおよび窒素ガスからなる混合ガスを用い、前記水素ガスの全流量に対する流量比が０．２％から５％の条件で、かつ成長温度が２００℃から３５０℃の条件で窒化珪素膜からなるゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極を挟みソース電極およびドレイン電極を形成する工程と、を具備するＭＩＳ型半導体装置の製造方法である。本発明によれば、高耐圧な窒化珪素膜をゲート絶縁膜として使用することにより、信頼性の高く、動作電圧を低減したＭＩＳ型半導体装置の製造方法を提供することができる。
本発明は、前記ゲート絶縁膜を形成する工程は、前記モノシランガスの全流量に対する流量比が、０．４％から４．５％の条件でゲート絶縁膜を形成する工程であることを特徴とするＭＩＳ型半導体装置の製造方法とすることができる。さらに、前記プラズマＣＶＤ装置は、平行平板高周波プラズマ装置、電子サイクロトロン共鳴プラズマ装置および誘導結合型高密度プラズマ装置であることを特徴とするＭＩＳ型半導体装置の製造方法とすることができる。
本発明においては、プラズマＣＶＤ装置を用い窒化珪素膜を成膜する際、原料ガスにアンモニアガス（ＮＨ３）を含まず、水素ガス（Ｈ２）を少量添加したことにより、窒化珪素膜中へ水素の取り込みが抑制される。これにより高耐圧な窒化珪素膜を比較的低い成膜温度で成膜することができる。この窒化珪素膜をキャパシタ絶縁膜、パッシベーション膜、ゲート酸化膜およびマスク膜として使用することにより、高耐圧で信頼性の高い（耐湿性の高い）キャパシタ、パッシベーション膜、ゲート絶縁膜および選択処理工程のマスク膜を有する半導体装置およびその製造方法、容量素子およびその製造方法、並びにＭＩＳ型半導体装置およびその製造方法を提供することができる。
以下に、図面を参照して、本発明を実施するための形態について説明する。
本発明においては、窒化珪素膜をプラズマＣＶＤ法により成長させる際の原料ガスを、窒化珪素膜のシリコン供給源としてのモノシランガス（ＳｉＨ４）と、窒素供給源としての窒素ガス（Ｎ２）と、添加ガスとしての水素ガス（Ｈ２）の、３種のガスの混合ガスとしている。従って、従来の手法で多く用いられてきた窒素供給源としてのアンモニアガス（ＮＨ３）は、原料ガス中には一切含まれず、代わりに水素ガスを少量添加する。
このような原料ガスの組成選択は、本発明者による下記のような推察に基づくものである。本発明者は、原料ガス中に含まれる各種のガス分子がもつ標準生成自由エネルギ（ギップスの自由エネルギ）に着目した。すなわち、分子として水素を含むＳｉＨ４と、Ｈ２と、ＮＨ３の標準生成自由エネルギの順序は、ＳｉＨ４＞Ｈ２＞ＮＨ３の順に低く、ＮＨ３は最も安定なガス分子である。このような安定なＮＨ３分子はプラズマ中で分解しても、すぐに再結合してしまう。プラズマ中で分解されたＮＨ３分子はＳｉＨ４分子からの「水素を引き抜き効果」がある。しかし、結合状態のＮＨ３分子は、この「水素の引き抜き効果」はない。しかも、ＮＨ３分子が結合状態で窒化珪素膜中に取り込まれてしまう。この結果、窒化珪素膜の水素濃度が高くなる。
一方、Ｈ２はＮＨ３に比べ不安定な分子であり、プラズマ分解後すぐに再結合することがない。その結果、ＳｉＨ４分子からの「水素の引き抜き効果」が強く、窒化珪素膜中に取り込まれる水素濃度が小さくなる。ここで、「水素の引き抜き効果」について、Ｈ２分子を例により詳細に説明する。ＳｉＨ４分子は電気親和力が強く、プラズマ中で自らマイナスイオンとなり、プラズマ中に電子濃度が低い状態となっている。そこに、少量の水素ガスを添加すると、まず、Ｈ２分子が分解し電子が放出される。
２Ｈ２ → ４Ｈ＋ ＋ ４ｅ−
次に、この電子により、ＳｉＨ４分子を構成するＳｉ元素がマイナスイオンの価数を増加さる。
ＳｉＨ４ ＋ ２ｅ− → ＳｉＨ２ ２− ＋ ２Ｈ＋
ＳｉＨ２ ２− ＋ ２ｅ− → Ｓｉ４− ＋ ２Ｈ＋
すなわち、ＳｉＨ４を構成する水素が引き抜かれる。
かかる仮説に立てば、安定なＮＨ３ガス分子を原料ガスから排除し、水素ガスを少量添加することで、ＳｉＨ４分子からの「水素の引き抜き効果」は高まり、窒化珪素膜中に取り込まれる水素は低減されるはずである。そして、窒素供給源としてＮＨ３ガスを用いる代りに、窒素ガス（Ｎ２）を用いればよいと考えたのである。この発想は、窒化珪素膜中の水素濃度を減らすため、その成膜中に少量の水素ガスを添加するという、極めて独創的な発想である。
図３は、このような仮説に基づいて成膜した本発明の窒化珪素膜中の水素濃度をＦＴＩＲにより測定したスペクトルの例を示す図で、比較のために、ＳｉＨ４とＮＨ３とＮ２の混合ガスを原料ガスとして成膜した窒化珪素膜、およびＳｉＨ４とＮ２の混合ガスを原料ガスとして成膜した窒化珪素膜、のスペクトルについても同時に示している。
４００〜４０００ｃｍ−１の範囲のスペクトルにおいて、水素に起因するピークは、図中にＡ（Ｎ−Ｈのストレッチングモード：〜３３５０ｃｍ−１）、Ｂ（Ｓｉ−Ｈのストレッチングモード：〜２１６０ｃｍ−１）、およびＣ（Ｎ−Ｈのベンディングモード：〜１１７０ｃｍ−１）で示した３本である。なお、Ｄで示した８２０ｃｍ−１近傍の強いピークはＳｉ−Ｎのストレッチングモードである。
ＳｉＨ４とＮＨ３とＮ２の混合ガスを原料ガスとして成膜した窒化珪素膜は従来の一般的な条件で成膜された窒化珪素膜に対応しており、水素に起因する吸収ピークが明瞭に認められる。これに対して、ＳｉＨ４とＮ２の混合ガスを原料ガスとして成膜させた窒化珪素膜においては水素起因の吸収ピークの強度が弱くなり、原料ガスからＮＨ３を抜いた効果が認められる。
さらに、ＳｉＨ４とＮ２の混合ガスにＨ２ガスを添加させた原料ガスで成膜した本発明の窒化珪素膜からは、水素起因の吸収ピークは全く認められず、極めて低水素濃度の窒化珪素膜となっていることが分かる。
本分析に用いたＦＴＩＲによる窒化珪素膜中の水素含有量の検出下限は概ね１ａｔ％程度であるから、本発明の手法により成膜された窒化珪素膜中の水素含有量は１ａｔ％未満であることになる。
図４は、窒化珪素膜中の水素含有量の成膜温度依存を示す。２００℃を下回ると、膜中の水素含有量が急増する。これは、原料ガスの分解には一定以上の温度が必要とされるためである。
化合物半導体装置の製造では、ソース電極およびドレイン電極の形成に４００℃から５００℃合金法を用いている。このため、３５０℃を越える温度では、トランジスタ特性が劣化してしまう。そこで、窒化珪素膜の成膜温度は３５０℃以下とすることが好ましい。さらに、３００℃以下とすることがより好ましい。上記より、成膜温度は２００℃以上３５０℃以下の範囲に設定することが好ましく、２００以上３００℃以下の範囲に設定することがより好ましい。
図５は窒化珪素膜中の水素含有量の水素ガス流量依存を、シランガス流量比０．４％、２．５％および４．５％につき示したものである。水素ガス流量比は０．２％から５％、シランガス流量比は０．４％から４．５％において、窒化珪素膜中の水素含有量が概ね１ａｔ％未満となる。水素ガス流量比が０．２％以下で膜中の水素含有量が増加するのは、成膜中の水素ガスが少ないと、前述の「水素の引き抜き効果」が弱くなるためである。したがって、特許文献３のように水素を全く使用しない場合には、「水素の引き抜き効果」が得られないと考えられる。一方、水素ガス流量比５％以上で膜中の水素含有量が増加するのは、前述の「水素の引き抜き効果」以上に水素ガスが膜中に取り込まれてしまうためである。特許文献２のように、水素流量比が多い場合には、水素含有量が増加してしまう。
上記のごとく、高耐圧な窒化珪素膜を比較的低い成膜温度で実現するには、プラズマＣＶＤ装置により、窒素珪素膜を、モノシランガス、水素ガスおよび窒素ガスからなる混合ガスを用い、水素ガスの全流量に対する流量比が０．２％から５％の条件で形成することが好ましい。さらに、モノシランガスの全流量に対する流量比が、０．４％から４．５％の条件で形成することが好ましい。これにより、成長温度が２００℃から３５０℃の条件においても、水素含有量は１ａｔ％以下の窒化珪素膜を形成することができる。
なお、図５より、３００℃以下においては、特許文献２および特許文献３で開示された成膜条件で窒化珪素膜を成膜したのでは、水素含有量が１ａｔ％を超え、本発明の目的を達成し得ないのはあきらかであろう。
実施例１として、ＭＩＭ（金属膜−絶縁膜−金属膜）構造のキャパシタ(容量素子)を形成した場合を説明する。
図６は実施例１で用いたプラズマＣＶＤ成膜装置（平行平板型高周波プラズマ装置）の構成を説明するためのブロック図である。図中の符号１１は成膜チャンバ、１２は上側電極、１３は下側電極を兼ねるサセプタ、１４ａおよび１４ｂは成膜用の基板、１５および１６はアース、１７はマッチングコンデンサ、１８は１３．５６ＭＨｚの高周波電源、そして１９ａ、１９ｂ、および１９ｃはそれぞれ、ＳｉＨ４、Ｈ２、およびＮ２ガス用のマスフローコントローラである。
上側電極１２と下側電極を兼ねるサセプタ１３とは平行に配置された平板であり、これらの電極間に印加される高周波により原料ガスが分解されて基板１４ａ、１４ｂ上に窒化珪素膜が形成される。
成膜に用いる原料ガスはＳｉＨ４とＮ２の混合ガスにＨ２ガスを添加させたもので、その混合比率は例えばガス流量比でＳｉＨ４：Ｈ２：Ｎ２＝２：１：５００（例えば、４０ｓｃｃｍ：２０ｓｃｃｍ：１０００ｓｃｃｍ）とし、成膜チャンバ１１内での圧力を０．５〜１．５Ｔｏｒｒ、電極１２、１３間に印加されるパワー密度を０．０５〜０．２５Ｗ／ｃｍ２、とする。これらの条件は成膜温度、膜厚、成膜速度などに応じて適宜変更される。すなわち、窒化珪素膜は、モノシランガス、水素ガスおよび窒素ガスからなる混合ガスを用い、水素ガスの全流量に対する流量比が０．２％から５％の条件で、モノシランガスの全流量に対する流量比が、０．４％から４．５％の条件で形成された。
成膜温度（基板温度）は半導体の基板１４ａ、１４ｂを保持するサセプタ１３の温度制御でなされ、成膜する窒化珪素膜の膜質などに応じて２００〜３５０℃の範囲で設定される。本実施例では３００℃とした。すなわち、窒化珪素膜は、成長温度が２００℃から３５０℃の条件で形成された。
実施例１では、プラズマＣＶＤ装置として平行平板高周波プラズマ装置を用いて窒化珪素膜を形成したが、電子サイクロトロン共鳴プラズマ装置および誘導結合型高密度プラズマ装置を用いることもできる。電子サイクロトロン共鳴プラズマ装置、または誘導結合型高密度プラズマ装置を用いて、窒化珪素膜を成膜する場合は、例えば、モノシランガスの流量が５ｓｃｃｍ、水素ガスの流量が５ｓｃｃｍ、窒素ガスの流量が１００ｓｃｃｍ、圧力が７．５ｍＴｏｒｒ以下、高周波パワーを１００〜６００Ｗの条件で行うことができる。
具体的な成膜は、先ず、チャンバ１１内に基板１４ａ、１４ｂをセットして所定の真空度になるまでチャンバ内を排気した後、サセプタ１３の温度を所定の温度として成長温度を設定する。そして、この状態で各ガスラインのマスフローコントローラ１９ａ、１９ｂ、１９ｃの流量調整を行うとともに、印加するパワー密度に応じて高周波電源１８の出力設定を行い、原料ガスを供給しながら所定の成膜速度で窒化珪素膜を成長させ、目標膜厚（例えば、５０〜３００ｎｍ）とする。
図７（ａ）は、実施例１に係るキャパシタ（容量素子）の断面概略図を示している。図７（ａ）は窒化珪素膜をキャパシタ絶縁膜のみに用いた例である。図７（ｂ）は実施例１の変形例であり、キャパシタ絶縁膜の一部をパッシベーション膜としての機能を兼ねさせた例である。
図７（ａ）を参照すると、ＧａＡｓ基板２１の主面上に、下部電極（第１の金属層）２２と、キャパシタ絶縁膜である窒化珪素膜２３と、上部電極（第２の金属膜）２４とが順次積層されてキャパシタを構成し、保護膜２７の開口部を介して、下部電極２２にコンタクトする上部配線２５と、上部電極２４にコンタクトする上部配線２６と、が設けられている。
実施例１に係るキャパシタ（容量素子）は、下部電極（第１の金属層）２２と、下部電極２２上に形成された窒化珪素膜と、窒化珪素膜上に形成された上部電極２４とを具備するキャパシタ（容量素子）である。また、このキャパシタ（容量素子）は、下部電極（第１の金属層）２２上に、窒化珪素膜２３を形成し、窒化珪素膜２３上に上部電極（第２の金属層）２４を形成することにより製造することができる。
また、図７（ｂ）を参照すると、ＧａＡｓ基板２１の主面上に層間絶縁膜２８が設けられ、この層間絶縁膜２８の上に、下部電極２２と、キャパシタ絶縁膜である窒化珪素膜２３と、上部電極２４とが順次積層されてキャパシタを構成するとともに、窒化珪素膜２３は、層間絶縁膜下に形成されたトランジスタ（図示せず）および層間絶縁膜２８のパッシベーション膜としても機能している。
図８は、実施例１におけるキャパシタの耐圧特性を説明するための図である。キャパシタ絶縁膜の膜厚に対するキャパシタの耐圧を示している。キャパシタの面積は０．１ｍｍ２である。実施例１のキャパシタは従来の窒化珪素膜を用いたキャパシタに比べ、約２倍の耐圧を有する。従って、従来法で成膜した窒化珪素膜を用いたキャパシタと比較して窒化珪素膜の厚みを１／２以下としても、従来の窒化珪素膜と同程度の耐圧を確保することができる。その結果キャパシタ面積も１／２以下とすることが可能となってチップ面積の縮小化を図ることができる。
また、図９は各試験温度、各印加電圧において、キャパシタの寿命試験を行った結果で、ワイブル法にて図示してある。図９（ａ）は実施例１のキャパシタ、図９（ｂ）は従来法で成膜した窒化珪素膜を用いたキャパシタの図である。各試験温度、各印加電圧における特性寿命より活性化エネルギーおよび電界加速係数を求め、キャパシタの寿命を推定した結果、実施例１のキャパシタは、従来法で成膜した窒化珪素膜を用いたキャパシタと比較して２倍以上の寿命が得られている。
例えば、図９（ａ）および（ｂ）の試験結果から、強電位加速試験（Time Dependent Dielectric Breakdown：ＴＤＤＢ）を行った場合には従来法と実施例１で以下のような信頼性の結果を得ることができる。表１は、従来法で窒化珪素膜を形成したキャパシタの動作温度が１２５℃のとき（従来例）、実施例１のキャパシタの動作温度が１２５℃（実施例１＠１２５℃）、実施例１のキャパシタの動作温度が１５０℃のとき（実施例１＠１５０℃）の１０年後に０．１故障率を見込める動作電圧（０．１％故障率＠１０年での耐用可能動作電圧）を示している。膜厚は各キャパシタでの窒化珪素膜の膜厚である。例えば、窒化珪素膜の膜厚２００ｎｍの従来例においては、動作温度が１２５℃のとき１０年後に０．１故障率を見込める動作電圧は約１０Ｖである。これに対し、同じ窒化珪素膜の膜厚２００ｎｍの実施例１においては、動作温度が１５０℃のとき１０年後に０．１故障率を見込める動作電圧は約５０Ｖである。このように従来例に対し高い動作温度であっても、１０年後に０．１故障率を見込める動作電圧は高くなる。すなわち、高信頼性のキャパシタ（容量素子）を得ることができた。
Figure 0004455381
以上のように、実施例１では高耐圧で高信頼性のキャパシタ（容量素子）を得ることができた。なお、実施例１に係るキャパシタ（容量素子）においては、キャパシタ絶縁膜である窒化珪素膜２３の膜厚は、５０ｎｍより薄い場合、キャパシタ絶縁膜にピンホールが発生する。このため、キャパシタの下部電極２２と上部電極２４が短絡してしまう。窒化珪素膜２３をエッチングする際は窒化絶縁膜２３上にフォトレジストを形成してエッチングする。窒化絶縁膜の膜厚が３００ｎｍ以上となると、このエッチングの際、エッチング装置のチャンバ内の温度が上昇する。その結果、フォトレジストが熱により硬化してしまう。よって、その後、フォトレジストの剥離処理の際、フォトレジストが剥離されない。以上より、窒化珪素膜２３の膜厚は、５０ｎｍから３００ｎｍであることが好ましい。
実施例２として、実施例１と同じ成膜装置および成膜方法で成膜した窒化珪素膜をパッシベーション膜に使用した半導体装置の例を説明する。
図１０は窒化珪素膜をパッシベーション膜として備える半導体装置の一部の断面図である。図１０（ａ）は窒化珪素膜がＦＥＴパッシベーション膜として用いられている実施例２、図１０（ｂ）は層間絶縁膜を含む最終パッシベーション膜として用いられている変形例である。これらの図において、符号３１は半導体からなる動作層、３２はソース電極もしくはドレイン電極、３３はゲート電極、３４はパッド、３５は配線、３６はＦＥＴパッシベーション膜として用いられている本発明の窒化珪素膜、３７は半導体層パッシベーション膜としての本発明の窒化珪素膜、３８は層間絶縁膜、そして３９は最終パッシベーション膜として用いられている本発明の窒化珪素膜である。実施例２では、動作層３１はＧａＡｓ系半導体を用い、半導体装置はＭＥＳＦＥＴである。
すなわち、実施例１にかかる半導体装置は、半導体からなる動作層３１と、動作層３１上に実施例１と同じ成膜装置および成膜方法で形成された窒化珪素膜３６、３７を具備している。また、実施例１に係る半導体装置は以下により製造することができる。半導体層からなる動作層３１を形成する。さらに動作層３１上に実施例１と同じ成膜装置および成膜方法で窒化珪素膜３６、３７を形成する。
図１１は実施例２で用いた窒化珪素膜を高温多湿試験（温度８５℃、湿度８５％、圧力０．２Ｍｐａ）前後における、窒化珪素膜のＦＴＩＲの結果を示している。図１１（ａ）は実施例２に用いた窒化珪素膜の結果であり、図１１（ｂ）は従来の窒化珪素膜の結果である。従来の膜では高温多湿試験後、Ｓｉ-Ｏの結合に起因する吸収ピークが増加している。これは、窒化珪素膜の一部が酸化したことを示しており、パッシベーション膜としては相応しくない。一方、本発明の窒化珪素膜は、高温多湿状態後、Ｓｉ-Ｏの結合に起因する吸収ピークは変化していない。このことから、この窒化珪素膜は高耐圧だけでなく耐湿性にも優れた緻密な膜となっていることがわかる。よって、実施例２においては、耐湿性に優れた良好な（信頼性の高い）パッシベーション膜を有する半導体装置を提供することができる。以上のことから、実施例２に係る半導体装置は、簡易的な樹脂ポッティングを行うことで十分に耐湿性を得ることができる。
実施例２の半導体装置の動作層２２は、例えば、珪素、炭化珪素、Ｉｎ系半導体、ＧａＡｓ系半導体またはＧａＮ系半導体とすることができる。例えば、ＧａＮ系半導体装置においても、実施例２を適用することができる。ＧａＮ系半導体装置の場合には、サファイア、炭化珪素、またはＧａＮのいずれかの基板を用いることができる。さらに、ＧａＡｓ系半導体を用いたＭＥＳＦＥＴ、ＨＥＭＴなどのＦＥＴに限らず、光半導体素子に適用することができる。これらの場合も、耐湿性に優れた良好な（信頼性の高い）パッシベーション膜を有する半導体装置を提供することができる。ここでＩｎ系半導体とは、例えば、ＩｎＡｌＡｓ，ＩｎＧａＡｓからなる半導体である。ＧａＡｓ系半導体とは、例えば、ＧａＡｓ，ＡｌＧａＡｓおよびＩｎＧａＡｓからなる半導体である。ＧａＮ系半導体とは、例えば、ＧａＮ，ＡｌＧａＮおよびＩｎＧａＮからなる半導体である。
実施例３として、実施例１と同じ成膜装置および成膜方法で成膜した窒化珪素膜をＭＩＳ(金属・絶縁物・半導体)型半導体装置に使用した例を説明する。
図１２は実施例３に係るＭＩＳ型半導体装置の断面図である。珪素基板４０上に半導体(珪素)からなる動作層４１として、ｎ型キャリア濃度が比較的低いｎ−層４４、ｎ型キャリア濃度が比較的高いｎ＋層４２を形成する。ｎ−層４４上に、実施例１と同じ成膜装置および成膜条件で窒化珪素膜からなるゲート絶縁膜４６を形成する。ゲート絶縁膜４６上にゲート電極５２を形成する。ゲート電極５２を挟みソース電極４８およびドレイン電極５０を形成する。
実施例１と同じ成膜装置および成膜方法で成膜した窒化珪素膜は緻密であるため、ＭＩＳ型半導体装置のゲート絶縁膜に使用することも有用である。これにより、例えば珪素や炭化珪素を動作層４１として利用したＭＩＳ型半導体装置において、緻密なゲート絶縁膜４６が実現できる。ゲート絶縁膜４６のピンホールなどが抑制され、ゲート絶縁膜の薄膜化が実現できる。ゲート絶縁膜４６の薄膜化は、ＭＩＳ型半導体装置の動作電圧の低減に寄与することができる。
実施例４として、実施例１と同じ成膜装置および成膜方法で成膜した窒化珪素膜を半導体装置の製造方法で用いられるマスク膜として使用した例を説明する。
図１３は実施例４に係る半導体装置の製造方法を示す断面図である。図１３（ａ）において、珪素基板６０上に第１の半導体層６２および第２の半導体層６４を形成する。ここで、第２の半導体層６４が選択処理の対象となる層となる。第２の半導体層６４上に、実施例１と同じ成膜装置および成膜条件で窒化珪素膜６６を形成する。
図１３（ｂ）において、窒化珪素膜６６上に通常の露光技術を用い、所定の開口パターンを有するフォトトレジスト６８を形成する。図１３（ｃ）において、窒化珪素膜６６をエッチングし、窒化珪素膜６６にマスクパターンの開口部６８を形成する。これにより、窒化珪素膜６６に所定のマスクパターンを形成する。フォトレジスト６８を除去する。図１３（ｄ）において、窒化珪素膜６６のマスクパターンを用い、第２の半導体層６４を選択的にエッチングする。すなわち選択処理を行う。これにより、第２と半導体層６４に所望の開口部７２を形成する。窒化珪素膜６６を除去する。
実施例１と同じ成膜装置および成膜方法で成膜した窒化珪素膜は緻密であるため、選択処理のマスク膜として使用することは有用である。これにより、例えばエッチング、イオン注入または選択成長等の選択処理において、マスク膜の変形や剥離が抑制され、精度の高い半導体装置の製造方法を提供することができる。
以上本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
図１は、従来法で成長させた窒化珪素膜をキャパシタ絶縁膜として用いた場合の耐圧と容量の膜厚依存性を説明するための図である。 図２は、窒化珪素膜中の水素濃度と耐圧との関係を示す図である。 図３は、 本発明の窒化珪素膜中の水素濃度をＦＴＩＲにより測定したスペクトルを示す図である。 図４は、窒化珪素膜中の水素含有量を成膜温度に対し示した図である。 図５は、窒化珪素膜中の水素含有量を成膜時の水素ガス流量比に対し示した図である。 図６は、実施例１で用いた成膜装置の構成を説明するためのブロック図である。 図７は、本発明の窒化珪素膜で構成されるキャパシタ（実施例１）を備える半導体装置の一部の断面概略図で、（ａ）は窒化珪素膜をキャパシタのみに用いた例であり、（ｂ）はキャパシタを構成する窒化珪素膜にパッシベーション膜としての機能を兼ねさせた例（変形例）である。 図８は、実施例１のキャパシタの耐圧特性を説明するための図である。 図９は、実施例１のキャパシタの寿命特性を説明するための図で、（ａ）は実施例１のキャパシタ、（ｂ）は従来のキャパシタである。 図１０は、本発明の窒化珪素膜をパッシベーション膜として備える半導体装置（実施例２）の一部の断面概略図で、（ａ）は窒化珪素膜がＦＥＴパッシベーション膜として用いられている例であり、（ｂ）は層間膜を含む最終パッシベーション膜として用いられている例（変形例）である。 図１１は、実施例２に使用した窒化珪素膜を高温多湿試験前後のＦＴＩＲにより測定したスペクトルを示す図であり、（ａ）は実施例２の窒化珪素膜、（ｂ）は従来の窒化珪素膜を使用した場合である。 図１２は、実施例３に係るＭＩＳ型半導体装置の断面図である。 図１３は、実施例４に係る半導体装置の製造方法を示す断面図である。
符号の説明
１０ 成膜装置
１１ 成膜チャンバ
１２ 上側電極
１３ 下側電極を兼ねるサセプタ
１４ａ、１４ｂ 成膜用の基板
１５、１６ アース
１７ マッチングコンデンサ
１８ １３．５６ＭＨｚの高周波電源
１９ａ ＳｉＨ４ガス用のマスフローコントローラ
１９ｂ Ｈ２ガス用のマスフローコントローラ
１９ｃ Ｎ２ガス用のマスフローコントローラ
２１ ＧａＡｓ基板
２２ 下部電極(第１の金属層)
２３ 窒化珪素膜
２４ 上部電極（第２の金属層）
２５、２６ 上部配線
２７ 保護膜
２８、２９ 層間絶縁膜
３１ 動作層
３２ ソース電極もしくはドレイン電極
３３ ゲート電極
３４ パッド
３５ 配線
３６ ＦＥＴパッシベーション膜として用いられている窒化珪素膜
３７ パッシベーション膜としての本発明の窒化珪素膜
３８ 層間絶縁膜
３９ 最終パッシベーション膜として用いられている窒化珪素膜
４０ 基板
４１ 動作層
４２ ｎ＋層
４４ ｎ−層
４６ ゲート絶縁膜
４８ ソース電極
５０ ドレイン電極
５２ ゲート電極
６０ 基板
６２ 第１の半導体層
６４ 第２の半導体層
６６ 窒化珪素膜
６８ フォトレジスト
７０ マスクパターンの開口部
７２ 開口部

Claims (16)

  1. 半導体からなる動作層と、
    該動作層上に、モノシランガス、水素ガスおよび窒素ガスからなる混合ガスを用い、前記水素ガスの全流量に対する流量比が０．２％から５％の条件で、かつ成長温度が２００℃から３５０℃の条件で、プラズマＣＶＤ装置を用い形成された窒化珪素膜と、を具備し、
    前記窒化珪素膜の水素含有量は１ａｔ％以下であることを特徴とする半導体装置。
  2. 前記動作層は、珪素、炭化珪素、Ｉｎ系半導体、ＧａＡｓ系半導体およびＧａＮ系半導体のいずれかであることを特徴とする請求項１記載の半導体装置。
  3. 第１の金属層と、
    該第１の金属層上に、モノシランガス、水素ガスおよび窒素ガスからなる混合ガスを用い、前記水素ガスの全流量に対する流量比が０．２％から５％の条件で、かつ成長温度が２００℃から３５０℃の条件で、プラズマＣＶＤ装置を用い形成された窒化珪素膜と、
    該窒化珪素膜上に形成された第２の金属層と、を具備し、
    前記窒化珪素膜の水素含有量は１ａｔ％以下であることを特徴とする容量素子。
  4. 前記窒化珪素膜の膜厚は５０ｎｍから３００ｎｍであることを特徴とする請求項３記載の容量素子。
  5. 半導体からなる動作層と、
    該動作層上に、モノシランガス、水素ガスおよび窒素ガスからなる混合ガスを用い、前記水素ガスの全流量に対する流量比が０．２％から５％の条件で、かつ成長温度が２００℃から３５０℃の条件で、プラズマＣＶＤ装置を用い形成された窒化珪素膜からなるゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記動作層上に、前記ゲート電極を挟んで形成されたソース電極とドレイン電極と、を具備し、
    前記窒化珪素膜の水素含有量は１ａｔ％以下であることを特徴とするＭＩＳ型半導体装置。
  6. 前記動作層は、珪素または炭化珪素であることを特徴とする請求項５記載のＭＩＳ型半導体装置。
  7. 半導体からなる動作層を形成する工程と、
    前記動作層上に、プラズマＣＶＤ装置を用い、モノシランガス、水素ガスおよび窒素ガスからなる混合ガスを用い、前記水素ガスの全流量に対する流量比が０．２％から５％で、かつ成長温度が２００℃から３５０℃の条件で窒化珪素膜を形成する工程と、を具備することを特徴とする半導体装置の製造方法。
  8. 選択処理の対象となる層上に、プラズマＣＶＤ装置により、モノシランガス、水素ガスおよび窒素ガスからなる混合ガスを用い、前記水素ガスの全流量に対する流量比が０．２％から５％の条件で、かつ成長温度が２００℃から３５０℃の条件で窒化珪素膜を形成する工程と、
    前記窒化珪素膜に所定のマスクパターンを形成する工程と、
    前記マスクパターンを用い、選択処理を行う工程と、を具備することを特徴とする半導体装置の製造方法。
  9. 前記窒化珪素膜を形成する工程は、前記モノシランガスの全流量に対する流量比が、０．４％から４．５％の条件で窒化珪素膜を形成する工程であることを特徴とする請求項７または８記載の半導体装置の製造方法。
  10. 前記プラズマＣＶＤ装置は、平行平板高周波プラズマ装置、電子サイクロトロン共鳴プラズマ装置および誘導結合型高密度プラズマ装置であることを特徴とする請求項７または８記載の半導体装置の製造方法。
  11. 第１の金属層上に、プラズマＣＶＤ装置により、モノシランガス、水素ガスおよび窒素ガスからなる混合ガスを用い、前記水素ガスの全流量に対する流量比が０．２％から５％の条件で、かつ成長温度が２００℃から３５０℃の条件で窒化珪素膜を形成する工程と、
    前記窒化珪素膜上に第２の金属層を形成する工程と、を具備することを特徴とする容量素子の製造方法。
  12. 前記窒化珪素膜を形成する工程は、前記モノシランガスの全流量に対する流量比が、０．４％から４．５％の条件で窒化珪素膜を形成する工程であることを特徴とする請求項１１記載の容量素子の製造方法。
  13. 前記プラズマＣＶＤ装置は、平行平板高周波プラズマ装置、電子サイクロトロン共鳴プラズマ装置および誘導結合型高密度プラズマ装置であることを特徴とする請求項１１記載の容量素子の製造方法。
  14. 半導体からなる動作層上に、プラズマＣＶＤ装置により、モノシランガス、水素ガスおよび窒素ガスからなる混合ガスを用い、前記水素ガスの全流量に対する流量比が０．２％から５％の条件で、かつ成長温度が２００℃から３５０℃の条件で窒化珪素膜からなるゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ゲート電極を挟みソース電極およびドレイン電極を形成する工程と、を具備するＭＩＳ型半導体装置の製造方法。
  15. 前記ゲート絶縁膜を形成する工程は、前記モノシランガスの全流量に対する流量比が、０．４％から４．５％の条件でゲート絶縁膜を形成する工程であることを特徴とする請求項１４記載のＭＩＳ型半導体装置の製造方法。
  16. 前記プラズマＣＶＤ装置は、平行平板高周波プラズマ装置、電子サイクロトロン共鳴プラズマ装置および誘導結合型高密度プラズマ装置であることを特徴とする請求項１４記載のＭＩＳ型半導体装置の製造方法。
JP2005093275A 2005-03-28 2005-03-28 半導体装置およびその製造方法、容量素子およびその製造方法、並びにｍｉｓ型半導体装置およびその製造方法。 Active JP4455381B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2005093275A JP4455381B2 (ja) 2005-03-28 2005-03-28 半導体装置およびその製造方法、容量素子およびその製造方法、並びにｍｉｓ型半導体装置およびその製造方法。
US11/389,139 US20060214270A1 (en) 2005-03-28 2006-03-27 Semiconductor device and fabrication method therefor, capacitive element and fabrication method therefor, and MIS type semiconductor device and fabrication method therefor
US12/631,217 US8216950B2 (en) 2005-03-28 2009-12-04 Capacitive element fabrication method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005093275A JP4455381B2 (ja) 2005-03-28 2005-03-28 半導体装置およびその製造方法、容量素子およびその製造方法、並びにｍｉｓ型半導体装置およびその製造方法。

Publications (2)

Publication Number Publication Date
JP2006278580A JP2006278580A (ja) 2006-10-12
JP4455381B2 true JP4455381B2 (ja) 2010-04-21

Family

ID=37034365

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005093275A Active JP4455381B2 (ja) 2005-03-28 2005-03-28 半導体装置およびその製造方法、容量素子およびその製造方法、並びにｍｉｓ型半導体装置およびその製造方法。

Country Status (2)

Country Link
US (2) US20060214270A1 (ja)
JP (1) JP4455381B2 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009064935A (ja) * 2007-09-06 2009-03-26 Renesas Technology Corp 半導体集積回路装置の製造方法
JP5069531B2 (ja) * 2007-09-28 2012-11-07 富士フイルム株式会社 窒化シリコン膜の形成方法
US7678715B2 (en) * 2007-12-21 2010-03-16 Applied Materials, Inc. Low wet etch rate silicon nitride film
EP2451991B1 (en) * 2009-07-08 2019-07-03 Aixtron SE Method for plasma processing
DE102009034532A1 (de) * 2009-07-23 2011-02-03 Msg Lithoglas Ag Verfahren zum Herstellen einer strukturierten Beschichtung auf einem Substrat, beschichtetes Substrat sowie Halbzeug mit einem beschichteten Substrat
JP6035007B2 (ja) * 2010-12-10 2016-11-30 富士通株式会社 Ｍｉｓ型の窒化物半導体ｈｅｍｔ及びその製造方法
US8765232B2 (en) 2011-01-10 2014-07-01 Plasmasi, Inc. Apparatus and method for dielectric deposition
JP2012151261A (ja) * 2011-01-19 2012-08-09 Mitsubishi Heavy Ind Ltd 半導体発光素子、半導体発光素子の保護膜及びその作製方法
JP5941653B2 (ja) * 2011-02-24 2016-06-29 東京エレクトロン株式会社 シリコン窒化膜の成膜方法及びシリコン窒化膜の成膜装置
US9299956B2 (en) 2012-06-13 2016-03-29 Aixtron, Inc. Method for deposition of high-performance coatings and encapsulated electronic devices
US10526708B2 (en) 2012-06-19 2020-01-07 Aixtron Se Methods for forming thin protective and optical layers on substrates
KR102293862B1 (ko) 2014-09-15 2021-08-25 삼성전자주식회사 반도체 소자의 제조 방법
GB201806865D0 (en) * 2018-04-26 2018-06-13 Spts Technologies Ltd Method of depositing a SiN film

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61284929A (ja) 1985-06-12 1986-12-15 Hitachi Ltd シリコン窒化膜の形成方法
JPH0547753A (ja) 1991-08-13 1993-02-26 Oki Electric Ind Co Ltd 半導体素子の保護膜の形成方法
JPH09260372A (ja) 1996-03-21 1997-10-03 Toshiba Corp 半導体装置の絶縁膜の形成方法
US5731238A (en) * 1996-08-05 1998-03-24 Motorola Inc. Integrated circuit having a jet vapor deposition silicon nitride film and method of making the same
JPH11195753A (ja) * 1997-10-27 1999-07-21 Seiko Epson Corp 半導体装置およびその製造方法
CN100485943C (zh) * 1999-06-02 2009-05-06 株式会社半导体能源研究所 半导体器件
US6486530B1 (en) * 2000-10-16 2002-11-26 Intarsia Corporation Integration of anodized metal capacitors and high temperature deposition capacitors
CN100380673C (zh) * 2001-11-09 2008-04-09 株式会社半导体能源研究所 发光设备及其制造方法
WO2004009861A2 (en) * 2002-07-19 2004-01-29 Asm America, Inc. Method to form ultra high quality silicon-containing compound layers
US7785658B2 (en) * 2005-10-07 2010-08-31 Asm Japan K.K. Method for forming metal wiring structure

Also Published As

Publication number Publication date
JP2006278580A (ja) 2006-10-12
US20060214270A1 (en) 2006-09-28
US8216950B2 (en) 2012-07-10
US20100081241A1 (en) 2010-04-01

Similar Documents

Publication Publication Date Title
JP4455381B2 (ja) 半導体装置およびその製造方法、容量素子およびその製造方法、並びにｍｉｓ型半導体装置およびその製造方法。
TWI487109B (zh) 半導體裝置及其製造方法
CN103681835B (zh) 具有多个栅极电介质层的异质结构晶体管
CN103367424B (zh) 化合物半导体器件及其制造方法
CN102237405A (zh) 复合半导体器件及其制造方法
CN104766882B (zh) 半导体器件
US9396927B2 (en) Method for fabricating semiconductor device
JP5991609B2 (ja) 半導体装置の製造方法
JP2013219151A (ja) 半導体装置
JP5499319B2 (ja) 半導体デバイス及びその製造方法
JP2019012827A (ja) 窒化ガリウム系の半導体装置及びその製造方法
CN116325093A (zh) 具有增强型氮化镓晶体管的电子器件及其制作方法
KR100969608B1 (ko) 질화물 반도체 소자의 누설전류 감소 방법
WO2017150452A1 (ja) 半導体装置および半導体装置の製造方法
JPWO2014010405A1 (ja) トランジスタの製造方法
Vardi et al. Refractory W ohmic contacts to H-terminated diamond
US10276648B1 (en) Plasma treatment for thin film resistors on integrated circuits
JP7367440B2 (ja) 高電子移動度トランジスタの製造方法及び高電子移動度トランジスタ
Liu et al. In situ Surface Passivation of Gallium Nitride for Metal–Organic Chemical Vapor Deposition of High-Permittivity Gate Dielectric
JP2014501045A (ja) 集積回路の水素パッシベーション
KR100627219B1 (ko) 반도체 장치의 제조 방법
US10497773B2 (en) Method to improve MIM device performance
JP2017098448A (ja) 窒化物半導体装置の製造方法
JPH08264648A (ja) 半導体装置
US7723240B2 (en) Methods of low temperature oxidation

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080312

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091208

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091218

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100202

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100203

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130212

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4455381

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140212

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250