JP5499319B2 - 半導体デバイス及びその製造方法 - Google Patents

半導体デバイス及びその製造方法 Download PDF

Info

Publication number
JP5499319B2
JP5499319B2 JP2009256756A JP2009256756A JP5499319B2 JP 5499319 B2 JP5499319 B2 JP 5499319B2 JP 2009256756 A JP2009256756 A JP 2009256756A JP 2009256756 A JP2009256756 A JP 2009256756A JP 5499319 B2 JP5499319 B2 JP 5499319B2
Authority
JP
Japan
Prior art keywords
layer
compound semiconductor
nitrided
iii
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009256756A
Other languages
English (en)
Other versions
JP2011103318A (ja
Inventor
信一 高木
充 竹中
拓也 星井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Tokyo NUC
Original Assignee
University of Tokyo NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Tokyo NUC filed Critical University of Tokyo NUC
Priority to JP2009256756A priority Critical patent/JP5499319B2/ja
Priority to TW099104320A priority patent/TW201117294A/zh
Priority to KR1020100016717A priority patent/KR20110052417A/ko
Publication of JP2011103318A publication Critical patent/JP2011103318A/ja
Application granted granted Critical
Publication of JP5499319B2 publication Critical patent/JP5499319B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Optics & Photonics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

本発明は、半導体デバイス及びその製造方法に関し、例えばIII族元素としてＧａ（ガリウム）を含むIII−Ｖ族化合物半導体層が設けられた半導体デバイスに適用して好適なものである。
従来、III族元素としてＧａを含むIII−Ｖ族化合物半導体層は、電子移動度が高いことから、ＳｉＣＭＯＳと置き換わる有望な候補となっている。実際上、Ｓｉ基板上のIII−Ｖ族化合物半導体層をチャネル層として用いたＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field-Effect-Transistor：金属・酸化膜・半導体電界効果トランジスタ)は、その高い電子移動度と、低いキャリアの有効質量とから、小型化されたＳｉＣＭＯＳの特性をさらに向上する回路素子として期待されている（例えば、非特許文献１〜３参照）。
Ren, F. et al. Demonstration of enhancement-mode p- and n-channel GaAs MOSFETs with Ga2O3(Gd2O3) As gate oxide. Solid State Electron. 41, 1751-1753 (1997). Ren, F. et al. Ga2O3(Gd2O3)/InGaAs enhancement-mode n-channel MOSFET’s. IEEE Electron Device Lett. 19, 309-311 (1998). Ye, P. D. et al. GaAs MOSFET with oxide gate dielectric grown by atomic layer deposition. IEEE Electron Device Lett. 24, 209-211 (2003).
ところで、このようなIII−Ｖ族化合物半導体層では、界面準位密度を低減させることで、電子移動度を高くすることができ、動作特性を向上させることができる。ここで、界面準位密度を低減させるためには、III族酸化物及びＶ族酸化物の除去が効果的であることは分かっており、そのため硫化物溶液によって表面をＳ終端化させたり、或いは原子堆積法（ＡＬＤ（Atomic Layer Deposition）法）によるセルフクリーニング効果を利用して、界面準位密度を低減させることが考えられている。
しかしながら、このような手法を用いても、III−Ｖ族化合物半導体層が有する高い電子移動度と、低いキャリアの有効質量とを十分に活かせていないため、電子移動度を高くして動作特性を一段と向上させるために、従来よりも界面準位密度をさらに低減させることが望まれている。
本発明は以上の点を考慮してなされたもので、従来よりも界面準位密度を低減させることができる半導体デバイス及びその製造方法を提案することを目的とする。
かかる課題を解決するため本発明の請求項１は、III族元素としてＧａ及びＩｎを含み、Ｖ族元素としてＡｓを含むＩｎＧａＡｓからなるIII−Ｖ族化合物半導体層を有する半導体デバイスにおいて、真空状態とし、窒素ガス雰囲気中でのＥＣＲ（Electron Cyclotron Resonance）プラズマ処理により、前記III−Ｖ族化合物半導体層の表面が窒化処理されＩｎ−Ｎ結合及びＧａ−Ｎ結合した窒化処理層と、前記真空状態を維持したまま、スパッタリング法により前記窒化処理層の表面に成膜された絶縁膜とを備え、前記絶縁膜と、前記ＥＣＲプラズマ処理時にＩｎ−Ｎ結合及びＧａ−Ｎ結合している前記窒化処理層とに対しアニール処理がされていることで、前記窒化処理層の界面結合状態をＧａ−Ｎ結合が支配的となった界面結合状態にしていることを特徴とするものである。
また、本発明の請求項２は、前記絶縁膜及び前記窒化処理層が250℃〜450℃でアニール処理されていることを特徴とするものである。
また、本発明の請求項３は、ソース及びドレインが設けられ、前記ソース及び前記ドレイン間にチャネル層として前記III−Ｖ族化合物半導体層が配置されていることを特徴とするものである。
また、本発明の請求項４は、III族元素としてＧａ及びＩｎを含み、Ｖ族元素としてＡｓを含むＩｎＧａＡｓからなるIII−Ｖ族化合物半導体層を有する半導体デバイスの製造方法において、真空状態とし、窒素ガス雰囲気中でのＥＣＲ（Electron Cyclotron Resonance）プラズマ処理により、前記III−Ｖ族化合物半導体層の表面を窒化処理してＩｎ−Ｎ結合及びＧａ−Ｎ結合した窒化処理層を形成する窒化処理ステップと、前記真空状態を維持したまま、スパッタリング法により前記窒化処理層の表面に絶縁膜を成膜する成膜ステップと、前記絶縁膜と、前記ＥＣＲプラズマ処理時にＩｎ−Ｎ結合及びＧａ−Ｎ結合している前記窒化処理層とに対しアニール処理することで、前記窒化処理層の界面結合状態をＧａ−Ｎ結合が支配的となった界面結合状態にするアニール処理ステップとを備えることを特徴とするものである。
また、本発明の請求項５は、前記アニール処理ステップでは、前記絶縁膜及び前記窒化処理層を250℃〜450℃でアニール処理することを特徴とするものである。
また、本発明の請求項６は、前記成膜ステップの後に、前記III−Ｖ族化合物半導体層の所定領域にソース及びドレインを設け、前記ソース及び前記ドレイン間にチャネル層として前記III−Ｖ族化合物半導体層を配置させることを特徴とするものである。
本発明の請求項１の半導体デバイス及び請求項４の製造方法によれば、窒素ガス雰囲気下でのプラズマ処理によってIII−Ｖ族化合物半導体層の表面を窒化処理するようにしたことで、当該III−Ｖ族化合物半導体層のＡｓ酸化物を抑制して界面特性を向上させることができ、かくして従来よりも界面準位密度が低減した半導体デバイスを提供できる。
また、請求項１の半導体デバイス及び請求項４の製造方法によれば、アニール処理することにより、窒化処理層においてＧａ−Ｎ結合が支配的となった界面結合状態を形成し、界面準位密度を一段と低減させることができる。
本発明におけるＭＯＳＦＥＴの断面構造を示す概略図である。 ＭＯＳＦＥＴの製造方法の説明に供する概略図である。 ＳｉＯ２単層基板及び窒化処理基板のＣ−Ｖ特性を示すグラフである。 窒化処理基板、窒化低温度処理基板、窒化高温度処理基板及びアニール未処理基板のＣ−Ｖ特性を示すグラフと、窒化高温度処理基板に所定の高周波電圧を印加したときのＣ−Ｖ特性を示すグラフである。 アニール温度を変化させた際の界面準位密度の推移を示すグラフである。 アニール処理する際に、フォーミングガスと窒素ガスとを用いたときのＣ−Ｖ特性を示すグラフである。 III−Ｖ族化合物半導体層と窒化処理層と酸化膜との界面を示すＴＥＭ像である。 ＸＰＳによるＩｎ３ｄ、Ｇａ２ｐ、Ａｓ３ｄの測定結果を示すグラフである。 ＸＰＳによるＧａ２ｐの測定結果を示すグラフと、ＸＰＳによるＮ１ｓの測定結果を示すグラフである。
以下図面に基づいて本発明の実施の形態を詳述する。
（１）ＭＯＳＦＥＴの構成
図１において、１は半導体デバイスとしてのｎチャネルのＭＯＳＦＥＴ１を示し、例えばＩｎＧａＡｓ（インジウムガリウム砒素）でなるIII−Ｖ族化合物半導体層２がＩｎＰ基板（図示せず）の表面に設けられていると供に、例えばSi，S，Seをドープしたソース３及びドレイン４が当該III−Ｖ族化合物半導体層２に形成されており、これらソース３及びドレイン４間の領域にあるIII−Ｖ族化合物半導体層２がチャネル層として形成され得る。
かかる構成に加えて、本発明におけるIII−Ｖ族化合物半導体層２には、低ダメージなＥＣＲプラズマを利用して窒化処理がされていることにより、ソース３及びドレイン４間の表面に窒化処理層５が形成されている。これに加えて、この窒化処理層５には、所定のアニール温度でアニール処理がされている。これにより窒化処理層５は、Ｇａ−Ｎ結合が支配的となり、界面の化学結合状態が安定化されている。
このようにしてIII−Ｖ族化合物半導体層２では、窒化処理層５が形成されていると供に、当該窒化処理層５にアニール処理がされていることによって、界面準位密度が低減され、電子移動度が向上し得るように構成されている。
なお、このＭＯＳＦＥＴ１には、窒化処理層５上にＳｉＯ２からなる酸化膜６を介してゲート７が形成されており、ゲート７にゲート電圧が印加されると供に、ソース３及びドレイン４間にドレイン電圧が印加されることによりソース３からドレイン４へ電流が流れ得る。
因みに、上述した実施の形態においては、Si，S，Seをドープしてソース３及びドレイン４を形成し、ｎチャネルのＭＯＳＦＥＴ１を形成するようにした場合について述べたが、本発明では、Zn，Mg，Beをドープしてソース３及びドレイン４を形成し、ｐチャネルのＭＯＳＦＥＴを形成するようにしてもよい。
（２）ＭＯＳＦＥＴの製造方法
このようなＭＯＳＦＥＴ１は、以下のような製造方法により製造される。先ず始めに、有機金属気相成長法（以下、ＭＯＶＰＥ(Metal-Organic Vapor Phase Epitaxy)と呼ぶ）により、ＩｎＰ（インジウムリン）からなるＩｎＰ基板の表面に、ＩｎＧａＡｓの結晶をエピタキシャル成長させ、III−Ｖ族化合物半導体層２を形成する。
次いで、図示しないＥＣＲ(Electron Cyclotron Resonance）プラズマ装置の反応室内に、III−Ｖ族化合物半導体層２が形成されたＩｎＰ基板を載置する。ＥＣＲプラズマ装置では、真空状態で窒素ガスを含んだ雰囲気中にＥＣＲプラズマを発生させるＥＣＲプラズマ処理によって、III−Ｖ族化合物半導体層２の表面に、図２（Ａ）に示すようなＩｎ−Ｎ結合及びＧａ−Ｎ結合した窒化処理層５を形成する。
次いで、ＥＣＲプラズマ装置の反応室内を真空状態にさせたまま、当該ＥＣＲプラズマ装置を用いたＥＣＲスパッタリング法によって、図２（Ａ）に示したように、III−Ｖ族化合物半導体層２上の窒化処理層５の表面に、例えばＳｉＯ２からなる酸化膜６を成膜する。
その後、ｎチャネルのＭＯＳＦＥＴ１ではIII−Ｖ族化合物半導体層２内にSi，S，Seをドープしてソース３及びドレイン４を形成する。因みに、このようなソース３及びドレイン４の形成は、次のような製造方法で行う。ｎチャネルのＭＯＳＦＥＴ１を形成する場合には、III−Ｖ族化合物半導体層２の酸化膜６上にレジストを塗布し、所定のマスクを用いて当該レジストを露光することで、ソース形成予定部及びドレイン形成予定部のみレジストを除去するようパターニングする。
続いて、酸化膜６におけるソース形成予定部及びドレイン形成予定部上に、インプラテーション処理をすることにより、Si，S，Seのキャリア不純物を低濃度で導入し、図２（Ｂ）に示すように、III−Ｖ族化合物半導体層２にソース形成部3a及びドレイン形成部4aを形成する。
次いで、全てのレジストを除去した後、酸化膜６上に再びレジストを塗布し、所定のマスクを用いて当該レジストを露光することで、ソース形成部3a及びドレイン形成部4aのうち所定領域のみレジストを除去するようパターニングする。続いて、ソース形成部3a及びドレイン形成部4a上の露出した所定領域に対して、インプラテーション処理をすることにより、Si，S，Seのキャリア不純物を高濃度で導入し、図２（Ｃ）に示すように、キャリア不純物の濃度が２段階でなるソース３及びドレイン４をIII−Ｖ族化合物半導体層２に形成する。
また、かかる工程に加えて、本発明では、窒化処理層５や、ソース３、ドレイン４、酸化膜６を形成したIII−Ｖ族化合物半導体層２に対し、例えば窒素ガスやフォーミングガス（Forming gas）等のアニール雰囲気ガスを用い、アニール温度250〜450℃（好ましくは450℃）、アニール時間90minでアニール処理する。これにより、窒化処理の際におけるＥＣＲプラズマダメージがアニール処理により回復すると供に、窒化処理層５においてＧａ−Ｎ結合が支配的となり、界面特性が向上し得るようになされている。
次いで、酸化膜６上に例えばＡｌからなるゲート形成部を蒸着させた後、当該ゲート形成部上にレジストを塗布し、所定のマスクを用いて当該レジストを露光することによりパターニングし、所定溶液を用いてゲート形成部、酸化膜６及び窒化処理層５をエッチングして、図２（Ｄ）に示すように、ソース３及びドレイン４間に所定形状のゲート７、酸化膜６及び窒化処理層５を形成する。
最後に、ゲート７、ソース３及びドレイン４の全面に酸化膜を形成した後、全面をエッチバックすることで、ゲート７の側面にも酸化膜６を成膜し、図１に示すようなＭＯＳＦＥＴ１を製造できる。
（３）動作及び効果
以上の構成において、半導体デバイスとしてのＭＯＳＦＥＴ１では、窒素ガス雰囲気中でのＥＣＲプラズマ処理により、III−Ｖ族化合物半導体層２の表面が窒化されている。これによりＭＯＳＦＥＴ１では、III−Ｖ族化合物半導体層２の表面に窒化処理層５が形成されて、当該III−Ｖ族化合物半導体層２の表面がＮ終端化され、III族酸化物及びＶ族酸化物の形成を抑制させることができ、かくして界面準位密度を低減させることができる。
また、このＭＯＳＦＥＴ１では、III−Ｖ族化合物半導体層２上に窒化処理層５及び酸化膜６を形成した後に、所定温度の熱を加えるアニール処理がなされている。これによりＭＯＳＦＥＴ１では、III−Ｖ族化合物半導体層２上に窒化処理層５を形成する際に生じるＥＣＲプラズマダメージを回復できると供に、窒化処理層５においてＧａ−Ｎ結合が支配的となった界面結合状態を形成し、界面準位密度を一段と低減させることができる。
以上の構成によれば、窒素ガス雰囲気中で低ダメージなＥＣＲプラズマを用いたＥＣＲプラズマ処理を行うことで、III−Ｖ族化合物半導体層２の表面を窒化処理するようにしたことで、当該III−Ｖ族化合物半導体層２にＩｎ−Ｎ結合及びＧａ−Ｎ結合を形成しＡｓの酸化物を抑制して界面特性を向上させることができ、かくして従来よりも界面準位密度が低減されたＭＯＳＦＥＴ１を提供できる。
（４）実施例
次に、III−Ｖ族化合物半導体層２に窒化処理層５を形成すると供に、アニール処理をしたときにどのような特性を有するかについて種々の検証を行った。
ここでは、先ず始めに、ＭＯＶＰＥにより、ＩｎＰ（インジウムリン）からなるＩｎＰ基板の表面に、610℃でＩｎＧａＡｓの結晶をエピタキシャル成長させ、ＳｉがドープされたＩｎ0.53Ｇａ0.47Ａｓ（不純物濃度（Ｓｉ）〜5E+15）からなる厚さ1μmのＩｎＧａＡｓ膜を、III−Ｖ族化合物半導体層２として形成した。
次いで、10％ＨＣｌの溶液を用いてIII−Ｖ族化合物半導体層２の表面の自然酸化膜を除去した後、ＥＣＲプラズマ装置（装置名AFTEX2300（エム・イー・エス・アフティ株式会社製））を用いたＥＣＲプラズマ処理によってIII−Ｖ族化合物半導体層２の表面を窒化処理して窒化処理層５を形成した。この場合、ＥＣＲプラズマ装置は、窒素（N2）ガスの流量4.5sccm、アルゴン（Ar）ガスの流量15sccm、真空度〜1×10-１Paの雰囲気下で、マイクロ波出力500Wとして、15min、ＥＣＲプラズマを発生させた。
続いて、このままＥＣＲプラズマ装置を用い、真空状態とさせたままIII−Ｖ族化合物半導体層２の窒化処理層５上に厚さ8nmの酸化膜６を成膜した。実際上、ＥＣＲプラズマ装置では、基板加熱することなく、酸素（O2）ガスの流量6.8sccm、アルゴン（Ar）ガスの流量15sccm、真空度〜1×10-１Paの雰囲気下で、マイクロ波出力500W、ＲＦ出力500Wとして、15min、Ｓｉターゲットをスパッタし、窒化処理層５上に酸化膜６を成膜した。
次いで、酸化膜６上にゲート電極としてＡｌを真空蒸着し、酸化膜６と対向したＩｎＰ基板にバック接点としてＡｌを真空蒸着した。その後、アニール雰囲気ガスとしてフォーミングガス（H2 4％）を用いてアニール温度350℃でアニール処理することにより、実施例となる窒化処理基板を作製した。
また、これとは別に、III−Ｖ族化合物半導体層２に対し窒化処理を行わずにアニール処理をしたＳｉＯ２単層基板を作製した。この比較例となるＳｉＯ２単層基板は、上述のようなIII−Ｖ族化合物半導体層２に対し窒化処理を行わずに、上述した窒化処理基板の作製条件と同じ条件で、III−Ｖ族化合物半導体層２に酸化膜６を成膜し、Ａｌを酸化膜６及びＩｎＰ基板にそれぞれ真空蒸着してゲート電極及びバック接点を形成した。その後、ＳｉＯ２単層基板ではフォーミングガスを用いてアニール温度350℃でアニール処理した。
そして、ＳｉＯ２単層基板のゲート電極にゲート電圧を印加し、当該ＳｉＯ２単層基板の室温におけるＣ−Ｖ特性を測定したところ、図３（Ａ）に示すような結果が得られた。また、上述した窒化処理基板についても、同様にゲート電極にゲート電圧を印加し、当該窒化処理基板の室温におけるＣ−Ｖ特性を測定したところ、図３（Ｂ）に示すような結果が得られた。
図３（Ａ）及び（Ｂ）では、横軸がゲート電圧を示し、縦軸が静電容量比Ｃ／Ｃｏｘを示している。なお、縦軸の静電容量比Ｃ／Ｃｏｘは、酸化膜６の静電容量Ｃｏｘと全体の静電容量Ｃとの比を示している。また、このＣ−Ｖ特性の測定には、周波数が１ｋＨｚ、１０ｋＨｚ、１００ｋＨｚ、１ＭＨｚの高周波の電圧を用いた。なお、図３（Ａ）及び（Ｂ）における各曲線は、上方から順に1kHz、10kHz、100kHz、1MHzの各周波数でのＣ−Ｖ特性を示し、「Forward」は-2.0Vから1.0Vへ電圧を印加していったときの変位を示し、「Reverse」は1.0Vから-2.0Vへ電圧を戻していったときの変位を示している。
III−Ｖ族化合物半導体層２の表面を窒化処理した窒化処理基板は、図３（Ａ）及び（Ｂ）から、ＳｉＯ２単層基板よりも反転側領域Ｈでの静電容量比Ｃ／Ｃｏｘが低下していることが容易に確認でき、界面準位応答が低減することが分かった。また、窒化処理基板は、ＳｉＯ２単層基板よりもヒステリシスが低減することが確認できた。
次に、アニール処理することにより生じる効果について検証を行った。ここでは、上述した窒化処理基板の他に、当該窒化処理基板のアニール温度よりも低い250℃のアニール温度でアニール処理した窒化低温度処理基板と、当該窒化処理基板のアニール温度よりも高い450℃のアニール温度でアニール処理した窒化高温度処理基板と、これらと異なりアニール処理を行わなかったアニール未処理基板を作製した。なお、これら窒化低温度処理基板、窒化高温度処理基板及びアニール未処理基板は、アニール処理の条件以外は窒化処理基板の作製条件と同じ条件にて作製した。
そして、これら窒化処理基板、窒化低温度処理基板、窒化高温度処理基板及びアニール未処理基板について、１ＭＨｚの高周波の電圧を用い、それぞれゲート電極にゲート電圧を印加し、室温におけるＣ−Ｖ特性を測定したところ、図４（Ａ）に示すような結果が得られた。なお、図４（Ａ）中における「W/O」はアニール処理を行っていないことを示し、「250℃」、「350℃」及び「450℃」はアニール温度を示している。また、図４（Ａ）における「w/ Nitridation」は窒化処理を行っていることを示し、「PMFGA」（post-metalization forming gas anneal）はフォーミングガスを用いたアニール処理を行っていることを示している（以下同様）。
図４（Ａ）に示すように、窒化処理後における窒化処理基板、窒化低温度処理基板及び窒化高温度処理基板では、アニール未処理基板よりも、静電容量比Ｃ／Ｃｏｘが低下していることが確認できた。このことからアニール処理により、静電容量の特性が改善することが確認できた。また、アニール温度を高温にするほど、Ｃ−Ｖ特性が向上することが確認できた。
なお、窒化高温度処理基板について、高周波電圧を1kHz、10kHz、100kHz、1MHzとしたときの各静電容量について測定したところ、図４（Ｂ）に示すような結果が得られた。図４（Ｂ）に示すように、反転側領域での静電容量が低下しており、界面準位応答が低減することが確認できた。
次に、窒化処理後に行われるアニールのアニール温度を変化させたときの界面準位密度について測定したところ、図５に示すような結果が得られた。図５に示すように、アニール温度を上昇させるに伴い、界面準位密度が低減することが確認できた。また、窒化処理を行った後に、450℃のアニール温度でアニールすることにより、界面準位密度が〜2×1011 cm-2eV-1となり、界面準位密度が最も低減することが確認できた。
次に、アニール雰囲気ガスとして、フォーミングガス（H2 4％）を用いた場合と、窒素ガスを用いた場合とでは、Ｃ−Ｖ特性がどのように変化するかについて調べた。ここでは、いずれもアニール温度を450℃とし、アニール時間を90minとして、それぞれアニール処理を行ったところ、図６に示すような結果が得られた。なお、図６では、フォーミングガスを「FG」と示し、窒素ガスを「N2」と示している。図６に示すように、アニール雰囲気ガスによるＣ−Ｖ特性の違いはほとんどなく、窒化処理後に行われるアニール処理による界面特性の向上が主として熱であることが確認できた。
因みに、アニール処理を行う前と、アニール処理を行った後とについて、界面のＴＥＭ（Transmission Electron Microscope）観察を行ったところ、図７（Ａ）及び（Ｂ）に示すような結果が得られた。アニール処理を行った後を示す図７（Ｂ）の界面は、アニール処理を行う前を示す図７（Ａ）の界面（例えば図７（Ａ）中の領域ＥＲ）に比べて、界面の荒れが低減していることが確認できた。
次に、Ｘ線光電子分光法（以下、ＸＰＳ（X-ray photoelectron spectroscopy）と呼ぶ）によって、次の３種類の試料について、アニール処理前のＩｎ３ｄ、Ｇａ２ｐ、Ａｓ３ｄを測定したところ、図８に示すような結果が得られた。ここで３種類の試料としては、窒化処理を行った後、アニール処理を行っていないアニール未処理基板（「窒化＋ＳｉＯ２」と示す）と、窒化処理及びアニール処理を行っておらず、III−Ｖ族化合物半導体層２上にＳｉＯ２からなる酸化膜を成膜しただけの基板（「ＳｉＯ２」と示す）と、同じく窒化処理及びアニール処理を行っておらず、III−Ｖ族化合物半導体層２上にＳｉＮからなる絶縁膜を成膜しただけの基板（「ＳｉＮ」と示す）を用意した。
そして、これら３種類の試料について、いずれも〜１nmの堆積膜上からＸＰＳにより界面状態を観察した。この場合、図８に示すように、窒化処理により、III酸化物のＡｓの酸化物が低減することが確認できた。
次に、窒化処理を行い、かつ450℃のアニール温度でアニール処理した窒化高温度処理基板と、窒化処理を行わずに450℃のアニール温度でアニール処理した非窒化処理基板とについて、それぞれＸＰＳによりＧａ２ｐを測定したところ、図９（Ａ）に示すような結果が得られた。なお、図９（Ａ）では、窒化処理を行わずに450℃のアニール温度でアニール処理した非窒化処理基板について「w/o Nitridation」と示している。また、窒化処理を行い、かつ250℃のアニール温度でアニール処理した窒化低温度処理基板と、窒化処理を行うものの、アニール処理を行わなかったアニール未処理基板について、それぞれＸＰＳによりＮ１ｓを測定したところ、図９（Ｂ）に示すような結果が得られた。
これら検証結果から、窒化処理によりＮ１ｓピークが出現すること（図９（Ａ））、アニール処理前はＩｎ−Ｎ結合とＧａ−Ｎ結合の混合ピークであるが、アニール処理によりＧａ−Ｎ結合が支配的となること（図９（Ａ））が確認できた。そして、これらの検証結果から、Ｇａ−Ｎ結合の増加、Ｉｎ−Ｎ結合の減少、又はこの両方が、界面特性の向上に寄与していると推測できる。
（５）他の実施の形態
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施の形態においては、III−Ｖ族化合物半導体層２の表面を窒化処理するためのプラズマ処理として、低ダメージなＥＣＲプラズマを用いたＥＣＲプラズマ処理を適用した場合について述べたが、本発明はこれに限らず、III−Ｖ族化合物半導体層２の表面を窒化処理することができれば、例えばリモートプラズマやダウンフロープラズマ、表面波プラズマ等この他種々のプラズマを用いたプラズマ処理を適用してもよい。
また、上述した実施の形態においては、III−Ｖ族化合物半導体層２の表面に窒化処理を行うと供に、アニール処理を行ったＭＯＳＦＥＴ１を適用した場合について述べたが、本発明はこれに限らず、III−Ｖ族化合物半導体層２の表面に窒化処理だけを行い、アニール処理を行わずに作製されたＭＯＳＦＥＴであってもよい。
さらに、上述した実施の形態においては、III−Ｖ族化合物半導体層２にソース３及びドレイン４を形成した後にアニール処理を行うようにした場合について述べたが、本発明はこれに限らず、ソース３及びドレイン４の形成前となる酸化膜６を形成した後や、或いは、ゲート７を形成した後等この他種々のタイミングでアニール処理を行うようにしてもよい。
さらに、上述した実施の形態においては、III族元素としてＧａを含み、当該III族元素とＶ族元素からなるIII−Ｖ族化合物半導体層として、ＩｎＧａＡｓからなるIII−Ｖ族化合物半導体層２を適用した場合について述べたが、本発明はこれに限らず、例えばＧａＰ，ＧａＡｓ，ＧａＳｂ，ＩｎＧａＰ，ＩｎＧａＳｂ，ＡｌＧａＰ，ＡｌＧａＡｓ，ＡｌＧａＳｂ，ＩｎＧａＡｓＰ，ＩｎＧａＡｓＳｂ，ＩｎＧａＰＳｂ，ＡｌＧａＡｓＰ，ＡｌＧａＡｓＳｂ，ＡｌＧａＰＳｂ等この他種々のIII族元素とＶ族元素からなるIII−Ｖ族化合物半導体層を適用してもよい。
さらに、上述した実施の形態においては、絶縁膜として、ＳｉＯ２からなる酸化膜６を適用した場合について述べたが、本発明はこれに限らず、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＮ、ＳｉＯＮ、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２のうちいずれか１種、或いはこれらを混合した絶縁膜を適用してもよい。
１ ＭＯＳＦＥＴ（半導体デバイス）
２ III−Ｖ族化合物半導体層
３ ソース
４ ドレイン
５ 窒化処理層
６ 酸化膜（絶縁膜）

Claims (6)

  1. III族元素としてＧａ及びＩｎを含み、Ｖ族元素としてＡｓを含むＩｎＧａＡｓからなるIII−Ｖ族化合物半導体層を有する半導体デバイスにおいて、
    真空状態とし、窒素ガス雰囲気中でのＥＣＲ（Electron Cyclotron Resonance）プラズマ処理により、前記III−Ｖ族化合物半導体層の表面が窒化処理されＩｎ−Ｎ結合及びＧａ−Ｎ結合した窒化処理層と、
    前記真空状態を維持したまま、スパッタリング法により前記窒化処理層の表面に成膜された絶縁膜と
    を備え、
    前記絶縁膜と、前記ＥＣＲプラズマ処理時にＩｎ−Ｎ結合及びＧａ−Ｎ結合している前記窒化処理層とに対しアニール処理がされていることで、前記窒化処理層の界面結合状態をＧａ−Ｎ結合が支配的となった界面結合状態にしている
    ことを特徴とする半導体デバイス。
  2. 前記絶縁膜及び前記窒化処理層が250℃〜450℃でアニール処理されていることを特徴とする請求項１記載の半導体デバイス。
  3. ソース及びドレインが設けられ、前記ソース及び前記ドレイン間にチャネル層として前記III−Ｖ族化合物半導体層が配置されている
    ことを特徴とする請求項１又は２記載の半導体デバイス。
  4. III族元素としてＧａ及びＩｎを含み、Ｖ族元素としてＡｓを含むＩｎＧａＡｓからなるIII−Ｖ族化合物半導体層を有する半導体デバイスの製造方法において、
    真空状態とし、窒素ガス雰囲気中でのＥＣＲ（Electron Cyclotron Resonance）プラズマ処理により、前記III−Ｖ族化合物半導体層の表面を窒化処理してＩｎ−Ｎ結合及びＧａ−Ｎ結合した窒化処理層を形成する窒化処理ステップと、
    前記真空状態を維持したまま、スパッタリング法により前記窒化処理層の表面に絶縁膜を成膜する成膜ステップと、
    前記絶縁膜と、前記ＥＣＲプラズマ処理時にＩｎ−Ｎ結合及びＧａ−Ｎ結合している前記窒化処理層とに対しアニール処理することで、前記窒化処理層の界面結合状態をＧａ−Ｎ結合が支配的となった界面結合状態にするアニール処理ステップと
    を備えることを特徴とする半導体デバイスの製造方法。
  5. 前記アニール処理ステップでは、前記絶縁膜及び前記窒化処理層を250℃〜450℃でアニール処理する
    ことを特徴とする請求項４記載の半導体デバイスの製造方法。
  6. 前記成膜ステップの後に、
    前記III−Ｖ族化合物半導体層の所定領域にソース及びドレインを設け、前記ソース及び前記ドレイン間にチャネル層として前記III−Ｖ族化合物半導体層を配置させる
    ことを特徴とする請求項４又は５記載の半導体デバイスの製造方法。
JP2009256756A 2009-11-10 2009-11-10 半導体デバイス及びその製造方法 Expired - Fee Related JP5499319B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009256756A JP5499319B2 (ja) 2009-11-10 2009-11-10 半導体デバイス及びその製造方法
TW099104320A TW201117294A (en) 2009-11-10 2010-02-11 Semiconductor device and manufacturing method thereof
KR1020100016717A KR20110052417A (ko) 2009-11-10 2010-02-24 반도체 디바이스 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009256756A JP5499319B2 (ja) 2009-11-10 2009-11-10 半導体デバイス及びその製造方法

Publications (2)

Publication Number Publication Date
JP2011103318A JP2011103318A (ja) 2011-05-26
JP5499319B2 true JP5499319B2 (ja) 2014-05-21

Family

ID=44193549

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009256756A Expired - Fee Related JP5499319B2 (ja) 2009-11-10 2009-11-10 半導体デバイス及びその製造方法

Country Status (3)

Country Link
JP (1) JP5499319B2 (ja)
KR (1) KR20110052417A (ja)
TW (1) TW201117294A (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013165144A (ja) * 2012-02-10 2013-08-22 Nippon Telegr & Teleph Corp <Ntt> Ｍｏｓ構造の製造方法
JP2013207020A (ja) * 2012-03-28 2013-10-07 Nippon Telegr & Teleph Corp <Ntt> 電界効果トランジスタおよびその製造方法
US20130299895A1 (en) 2012-05-09 2013-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Iii-v compound semiconductor device having dopant layer and method of making the same
JP6162388B2 (ja) * 2012-11-14 2017-07-12 新日本無線株式会社 炭化珪素半導体装置の製造方法
JP2014232788A (ja) * 2013-05-29 2014-12-11 豊田合成株式会社 電極、ｍｉｓ型半導体装置および電極の製造方法
US9515186B2 (en) 2014-01-23 2016-12-06 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
JP2016054250A (ja) * 2014-09-04 2016-04-14 豊田合成株式会社 半導体装置、製造方法、方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01189960A (ja) * 1988-01-26 1989-07-31 Toshiba Corp 化合物半導体装置の製造方法
JP2770544B2 (ja) * 1990-03-23 1998-07-02 松下電器産業株式会社 Ｍｉｓ型半導体装置の製造方法
JP3189291B2 (ja) * 1991-04-05 2001-07-16 株式会社村田製作所 半導体装置の製造方法
JPH06244409A (ja) * 1993-02-12 1994-09-02 Sony Corp 化合物半導体基板の前処理方法
JPH08340105A (ja) * 1995-06-12 1996-12-24 Hitachi Ltd 半導体装置およびその製造方法
JP2003273130A (ja) * 2002-03-15 2003-09-26 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004214530A (ja) * 2003-01-08 2004-07-29 Nippon Telegr & Teleph Corp <Ntt> Ｍｉｓ型化合物半導体装置の製造方法
US7002224B2 (en) * 2004-02-03 2006-02-21 Infineon Technologies Ag Transistor with doped gate dielectric
JP2009032796A (ja) * 2007-07-25 2009-02-12 Rohm Co Ltd 窒化物半導体素子および窒化物半導体素子の製造方法
US20100244206A1 (en) * 2009-03-31 2010-09-30 International Business Machines Corporation Method and structure for threshold voltage control and drive current improvement for high-k metal gate transistors

Also Published As

Publication number Publication date
KR20110052417A (ko) 2011-05-18
TW201117294A (en) 2011-05-16
JP2011103318A (ja) 2011-05-26

Similar Documents

Publication Publication Date Title
JP5499319B2 (ja) 半導体デバイス及びその製造方法
US9112035B2 (en) Semiconductor substrate, field-effect transistor, integrated circuit, and method for fabricating semiconductor substrate
JP6035007B2 (ja) Ｍｉｓ型の窒化物半導体ｈｅｍｔ及びその製造方法
TWI496283B (zh) 化合物半導體裝置及其製造方法
JP5345328B2 (ja) 半導体装置の製造方法
US20040241947A1 (en) Process for semiconductor device fabrication in which a insulating layer is formed on a semiconductor substrate
JP4455381B2 (ja) 半導体装置およびその製造方法、容量素子およびその製造方法、並びにｍｉｓ型半導体装置およびその製造方法。
US20070161214A1 (en) High k gate stack on III-V compound semiconductors
JP6106908B2 (ja) 半導体装置の製造方法
JP2011082216A (ja) 化合物半導体装置及びその製造方法
JP2008072029A (ja) 半導体エピタキシャル結晶基板の製造方法
US7001852B2 (en) Method of making a high quality thin dielectric layer
JP6011620B2 (ja) トランジスタの製造方法
JP4908856B2 (ja) 半導体装置とその製造法
KR100969608B1 (ko) 질화물 반도체 소자의 누설전류 감소 방법
JP2013537709A (ja) 半導体装置の製造方法
TW201227958A (en) Compound semiconductor device and manufacturing method thereof
CN112614783A (zh) 高电子迁移率晶体管的制造方法和高电子迁移率晶体管
JP2010232568A (ja) 半導体デバイス及びその製造方法
Liu et al. In situ Surface Passivation of Gallium Nitride for Metal–Organic Chemical Vapor Deposition of High-Permittivity Gate Dielectric
JP2010016298A (ja) 金属酸化物薄膜の成膜方法
KR20190132039A (ko) 하프늄 옥시나이트라이트 막의 형성 방법 및 이를 이용한 반도체 소자
US7842587B2 (en) III-V MOSFET fabrication and device
JP2014045049A (ja) 半導体装置の製造方法およびエッチング方法
US9966447B2 (en) Method of manufacturing semiconductor device by plasma treatment and heat treatment, and semiconductor device

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20121023

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121029

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131016

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131022

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131219

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140212

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140217

R150 Certificate of patent or registration of utility model

Ref document number: 5499319

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees