KR20110052417A - 반도체 디바이스 및 그 제조방법 - Google Patents
반도체 디바이스 및 그 제조방법 Download PDFInfo
- Publication number
- KR20110052417A KR20110052417A KR1020100016717A KR20100016717A KR20110052417A KR 20110052417 A KR20110052417 A KR 20110052417A KR 1020100016717 A KR1020100016717 A KR 1020100016717A KR 20100016717 A KR20100016717 A KR 20100016717A KR 20110052417 A KR20110052417 A KR 20110052417A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- compound semiconductor
- iii
- semiconductor layer
- treatment
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 88
- 238000000034 method Methods 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 150000001875 compounds Chemical class 0.000 claims abstract description 72
- 230000008569 process Effects 0.000 claims abstract description 14
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910001873 dinitrogen Inorganic materials 0.000 claims abstract description 12
- 238000000137 annealing Methods 0.000 claims description 74
- 150000004767 nitrides Chemical class 0.000 claims description 54
- 238000005121 nitriding Methods 0.000 claims description 35
- 238000009832 plasma treatment Methods 0.000 claims description 13
- 229910021478 group 5 element Inorganic materials 0.000 claims description 6
- 238000004544 sputter deposition Methods 0.000 claims description 5
- 229910052733 gallium Inorganic materials 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 53
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 abstract description 8
- 238000009413 insulation Methods 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- IKWTVSLWAPBBKU-UHFFFAOYSA-N a1010_sial Chemical compound O=[As]O[As]=O IKWTVSLWAPBBKU-UHFFFAOYSA-N 0.000 abstract 1
- 229910000413 arsenic oxide Inorganic materials 0.000 abstract 1
- 229960002594 arsenic trioxide Drugs 0.000 abstract 1
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 230000001546 nitrifying effect Effects 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 95
- 210000002381 plasma Anatomy 0.000 description 23
- 239000007789 gas Substances 0.000 description 17
- 229910004298 SiO 2 Inorganic materials 0.000 description 14
- 238000004833 X-ray photoelectron spectroscopy Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 8
- 239000002356 single layer Substances 0.000 description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 5
- 229910052711 selenium Inorganic materials 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 229910052717 sulfur Inorganic materials 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 description 3
- 238000012795 verification Methods 0.000 description 3
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910017083 AlN Inorganic materials 0.000 description 1
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910005542 GaSb Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910004541 SiN Inorganic materials 0.000 description 1
- UCKMPCXJQFINFW-UHFFFAOYSA-N Sulphide Chemical compound [S-2] UCKMPCXJQFINFW-UHFFFAOYSA-N 0.000 description 1
- 238000003917 TEM image Methods 0.000 description 1
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Optics & Photonics (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
종래보다도 계면 준위 밀도를 저감시킬 수 있는 반도체 디바이스 및 그 제조 방법을 제공한다. 질소가스 분위기 하에서 낮은 데미지인 ECR 플라즈마를 이용한 ECR 플라즈마 처리를 행하여 Ⅲ-Ⅴ족 화합물 반도체층(2)의 표면을 질화처리함으로써, 당해 Ⅲ-Ⅴ족 화합물 반도체층(2)에 In-N 결합 및 Ga-N 결합을 형성하여 As 산화물을 억제하여 계면 특성을 향상시킬 수 있으며, 이와 같이 하여 종래보다도 계면 준위 밀도가 저감된 MOSFET(1)를 제공할 수 있다. 또한, 어닐링 처리를 함으로써 질화 처리층(5)에서 Ga-N 결합이 지배적으로 된 계면 결합 상태를 형성하여 계면 준위 밀도를 한층 저감시킬 수 있다.
Description
본 발명은, 반도체 디바이스 및 그 제조 방법에 관한 것으로, 예를 들면 Ⅲ족 원소로서 Ga(갈륨)을 포함하는 Ⅲ-Ⅴ족 화합물 반도체층이 형성된 반도체 디바이스에 적용하기에 바람직한 것이다.
종래, Ⅲ족 원소로서 Ga을 포함하는 Ⅲ-Ⅴ족 화합물 반도체층은, 전자 이동도가 높기 때문에 Si CMOS와 치환되는 유망한 후보로 되어 있다. 실제로 Si기판상의 Ⅲ-Ⅴ족 화합물 반도체층을 채널층으로서 이용한 MOSFET(Metal-Oxide-Semiconductor Field-Effect-Transistor: 금속·산화막·반도체 전계효과 트랜지스터)은, 그 높은 전자 이동도와 낮은 캐리어의 유효 질량 때문에 소형화된 Si CMOS의 특성을 더욱 향상시키는 회로 소자로서 기대되고 있다(예를 들면, 비 특허문헌 1~ 3 참조).
비 특허문헌 1: 렌. 에프. 외. 데몬스트레이션 오브 인핸스먼트-모드 p- 앤드 n-채널 GaAs 모스페츠 위드 Ga2O3(Gd2O3) 애즈 게이트 옥사이드. 솔리드 스태이트 일렉트론. 41, 1751-1753(1997)(Ren, F. et al. Demonstration of enhancement-mode p- and n-channel GaAs MOSFETs with As gate oxide. Solid State Electron. 41, 1751-1753(1997))
비 특허문헌 2: 렌. 에프. 외. Ga2O3(Gd2O3)/InGaAs 인핸스먼트-모드 n-채널 모스페츠 아이이이이 일렉트론 디바이스 렛. 19, 309-311(1998)(Ga2O3(Gd2O3)/InGaAs enhancement-mode n-channel MOSFET's. IEEE Electron Device Lett. 19, 309-311(1998))
비 특허문헌 3: 예, 피. 디. 외. GaAs 모스펫 위드 옥사이드 게이트 디일렉트릭 그라운 바이 애토믹 레이어 디포지션. 아이이이이 일렉트론 디바이스 렛. 24, 209-211(2003)(Ye, P. D. et al. GaAs MOSFET with oxide gate dielectric grown by atomic layer deposition. IEEE Electron Device Lett. 24, 209-211(2003))
그런데, 이와 같은 Ⅲ-Ⅴ족 화합물 반도체층에서는, 계면 준위 밀도를 저감시킴으로써 전자 이동도를 높게 할 수 있어, 동작 특성을 향상시킬 수 있다. 여기서, 계면 준위 밀도를 저감시키기 위해서는, Ⅲ족 화합물 및 Ⅴ족 화합물의 제거가 효과적이라는 것은 알고 있으며, 그 때문에 황화물 용액에 의해 표면을 S종단화시키거나 혹은 원자 퇴적법(ALD(Atomic Layer Deposition)법)에 의한 셀프 크리닝 효과를 이용하여 계면 준위 밀도를 저감시키는 것이 연구되고 있다.
그러나, 이와 같은 방법을 이용하여도 Ⅲ-Ⅴ족 화합물 반도체층이 갖는 높은 전자 이동도와 낮은 캐리어의 유효 질량을 충분히 살리지 못하고 있기 때문에, 전자 이동도를 높게 하여 동작 특성을 한층 향상시키기 위하여 종래보다도 계면 준위 밀도를 더욱 저감시키는 것이 요구되고 있다.
본 발명은, 이상의 점을 고려하여 이루어진 것으로, 종래보다도 계면 준위 밀도를 저감시킬 수 있는 반도체 디바이스 및 그 제조 방법을 제안하는 것을 목적으로 한다.
이와 같은 과제를 해결하기 위하여 본 발명의 청구항 제1항은, Ⅲ족 원소로서 Ga을 포함하고, 상기 Ⅲ족 원소와 Ⅴ족 원소로 이루어진 Ⅲ-Ⅴ족 화합물 반도체층을 갖는 반도체 디바이스에 있어서, 질소가스 분위기 중에서의 플라즈마 처리에 의해, 상기 Ⅲ-Ⅴ족 화합물 반도체층의 표면이 질화 처리된 질화 처리층과, 상기 질화 처리층의 표면에 성막된 절연막을 구비하는 것을 특징으로 하는 것이다.
또한, 본 발명의 청구항 제2항은, 상기 질화 처리층 및 상기 절연막에 대하여 어닐링 처리가 이루어져 있는 것을 특징으로 하는 것이다.
또한, 본 발명의 청구항 제3항은, 진공 상태에서 상기 Ⅲ-Ⅴ족 화합물 반도체층의 표면이 질화처리되어 상기 질화 처리층이 형성된 후, 상기 진공 상태를 유지한 채 스퍼터링법에 의해 상기 질화 처리층의 표면에 상기 절연막이 성막(成膜)되는 것을 특징으로 하는 것이다.
또한, 본 발명의 청구항 제4항은, 상기 플라즈마 처리에서는 ECR(Electron Cyclotron Resonance) 플라즈마가 이용되는 것을 특징으로 하는 것이다.
또한, 본 발명의 청구항 제5항은, 소스 및 드레인이 형성되고, 상기 소스 및 상기 드레인 간에 채널층으로서 Ⅲ-Ⅴ족 화합물 반도체층이 배치되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명의 청구항 제6항은, Ⅲ족 원소로서 Ga을 포함하고, 상기 Ⅲ족 원소와 Ⅴ족 원소로 이루어진 Ⅲ-Ⅴ족 화합물 반도체층을 가지는 반도체 디바이스의 제조 방법에 있어서, 질소가스 분위기 중에서의 플라즈마 처리에 의해, 상기 Ⅲ-Ⅴ족 화합물 반도체층의 표면을 질화처리하여 질화 처리층을 형성하는 질화 처리 단계와, 상기 질화 처리층의 표면에 절연막을 성막하는 성막단계를 구비하는 것을 특징으로 하는 것이다.
또한, 본 발명의 청구항 제7항은, 상기 질화 처리층 및 상기 절연막에 대하여 어닐링 처리를 하는 어닐링 처리단계를 구비하는 것을 특징으로 하는 것이다.
또한, 본 발명의 청구항 제8항은, 상기 성막단계는, 진공 상태에서 상기 Ⅲ-Ⅴ족 화합물 반도체층의 표면이 질화처리되어 상기 질화 처리층이 형성된 후, 상기 진공 상태를 유지한 채 스퍼터링법에 의해 상기 질화 처리층의 표면에 상기 절연막을 성막하는 것을 특징으로 하는 것이다.
또한, 본 발명의 청구항 제9항은, 상기 질화 처리단계의 상기 플라즈마 처리에서는 ECR 플라즈마가 이용되는 것을 특징으로 하는 것이다.
또한, 본 발명의 청구항 제10항은, 상기 성막단계 후에 상기 Ⅲ-Ⅴ족 화합물 반도체층의 소정 영역에 소스 및 드레인을 형성하고, 상기 소스 및 상기 드레인 간에 채널층으로서 상기 Ⅲ-Ⅴ족 화합물 반도체층을 배치시키는 것을 특징으로 하는 것이다.
본 발명의 청구항 제1항의 반도체 디바이스 및 청구항 제5항의 제조 방법에 의하면, 질소가스 분위기 하에서의 플라즈마 처리에 의해 Ⅲ-Ⅴ족 화합물 반도체층의 표면을 질화처리하도록 함으로써, 당해 Ⅲ-Ⅴ족 화합물 반도체층의 As 산화물을 억제하여 계면 특성을 향상시킬 수 있으며, 이와 같이 하여 종래보다도 계면 준위 밀도가 저감된 반도체 디바이스를 제공할 수 있다.
또한, 청구항 제2항의 반도체 디바이스 및 청구항 제6항의 제조 방법에 의하면, 어닐링 처리를 함으로써 질화 처리층에 있어서 Ga-N 결합이 지배적으로 된 계면 결합 상태를 형성하여 계면 준위 밀도를 한층 저감시킬 수 있다
도 1은 본 발명에서의 MOSFET의 단면 구조를 나타내는 개략도.
도 2는 MOSFET의 제조방법의 설명에 도움이 되는 개략도.
도 3은 SiO2 단층 기판 및 질화처리 기판의 C-V 특성을 나타내는 그래프.
도 4는 질화처리 기판, 질화 저온도 처리 기판, 질화 고온도 처리기판 및 어닐링 미처리 기판의 C-V 특성을 나타내는 그래프와, 질화 고온도 처리 기판에 소정의 고주파 전압을 인가한 경우의 C-V 특성을 나타내는 그래프.
도 5는 어닐링 온도를 변화시켰을 때의 계면 준위 밀도의 추이를 나타내는 그래프.
도 6은 어닐링 처리할 때, 성형 가스(forming gas)와 질소가스를 이용한 경우의 C-V 특성을 나타내는 그래프.
도 7은 Ⅲ-Ⅴ족 화합물 반도체층과 질화 처리층과 산화막과의 계면을 나타내는 TEM 상.
도 8은 XPS에 의한 In 3d, Ga 2p, As 3d의 측정 결과를 나타내는 그래프.
도 9는 XPS에 의한 Ga 2p의 측정 결과를 나타내는 그래프와, XPS에 의한 N 1s의 측정 결과를 나타내는 그래프.
도 2는 MOSFET의 제조방법의 설명에 도움이 되는 개략도.
도 3은 SiO2 단층 기판 및 질화처리 기판의 C-V 특성을 나타내는 그래프.
도 4는 질화처리 기판, 질화 저온도 처리 기판, 질화 고온도 처리기판 및 어닐링 미처리 기판의 C-V 특성을 나타내는 그래프와, 질화 고온도 처리 기판에 소정의 고주파 전압을 인가한 경우의 C-V 특성을 나타내는 그래프.
도 5는 어닐링 온도를 변화시켰을 때의 계면 준위 밀도의 추이를 나타내는 그래프.
도 6은 어닐링 처리할 때, 성형 가스(forming gas)와 질소가스를 이용한 경우의 C-V 특성을 나타내는 그래프.
도 7은 Ⅲ-Ⅴ족 화합물 반도체층과 질화 처리층과 산화막과의 계면을 나타내는 TEM 상.
도 8은 XPS에 의한 In 3d, Ga 2p, As 3d의 측정 결과를 나타내는 그래프.
도 9는 XPS에 의한 Ga 2p의 측정 결과를 나타내는 그래프와, XPS에 의한 N 1s의 측정 결과를 나타내는 그래프.
이하, 도면에 기초하여 본 발명의 실시 형태를 상술한다.
(1) MOSFET의 구성
도 1에 있어서, 1은 반도체 디바이스로서의 n채널의 MOSFET(1)를 나타내고, 예를 들면 InGaAs(인듐갈륨비소)로 이루어진 Ⅲ-Ⅴ족 화합물 반도체층(2)이 InP 기판(도시 생략)의 표면에 형성되어 있는 동시에, 예를 들면 Si, S, Se를 도핑한 소스(3) 및 드레인(4)이 당해 Ⅲ-Ⅴ족 화합물 반도체층(2)에 형성되어 있어, 이들 소스(3) 및 드레인(4) 간의 영역에 있는 Ⅲ-Ⅴ족 화합물 반도체층(2)이 채널층으로서 형성될 수 있다.
이와 같은 구성 이외에도, 본 발명에 있어서의 Ⅲ-Ⅴ족 화합물 반도체층(2)에는, 저 데미지의 ECR 플라즈마를 이용하여 질화처리가 이루어짐으로써, 소스(3) 및 드레인(4) 간의 표면에 질화 처리층(5)이 형성되어 있다. 이 외에도, 상기 질화 처리층(5)에는, 소정의 어닐링 온도로 어닐링 처리가 되어 있다. 이로 인해 질화 처리층(5)은, Ga-N 결합이 지배적으로 되어 계면의 화학 결합 상태가 안정화되어 있다.
이와 같이 하여 Ⅲ-Ⅴ족 화합물 반도체층(2)에서는, 질화 처리층(5)이 형성되어 있는 동시에, 당해 질화 처리층(5)에 어닐링 처리가 이루어짐으로써, 계면 준위 밀도가 저감되어 전자 이동도가 향상될 수 있도록 구성되어 있다.
또한, 상기 MOSFET(1)에는, 질화 처리층(5) 상에 SiO2로 이루어지는 산화막(6)을 사이에 두고 게이트(7)가 형성되어 있어, 게이트(7)에 게이트 전압이 인가되는 동시에, 소스(3) 및 드레인(4) 간에 드레인 전압이 인가됨으로써 소스(3)로부터 드레인(4)으로 전류가 흐를 수 있다.
또한, 상술한 실시 형태에서는, Si, S, Se를 도핑하여 소스(3) 및 드레인(4)을 형성하고, n채널의 MOSFET(1)를 형성하도록 한 경우에 대하여 서술하였는데, 본 발명에서는, Zn, Mg, Be를 도핑하여 소스(3) 및 드레인(4)을 형성하여 p채널의 MOSFET를 형성하도록 하여도 좋다.
(2) MOSFET의 제조 방법
이와 같은 MOSFET(1)는, 이하와 같은 제조 방법에 의해 제조된다. 우선 먼저 유기 금속 기상 성장법(이하, MOVPE(Metal-Organic Vapor Phase Epitaxy)라 함)에 의해 InP(인듐인)으로 이루어진 InP 기판의 표면에, InGaAs의 결정을 에피택셜 성장시켜 Ⅲ-Ⅴ족 화합물 반도체층(2)을 형성한다.
다음으로, 도시하지 않은 ECR(Electron Cyclotron Resonance) 플라즈마 장치의 반응실 내에 Ⅲ-Ⅴ족 화합물 반도체층(2)이 형성된 InP 기판을 적재한다. ECR 플라즈마 장치에서는, 진공 상태에서 질소가스를 포함한 분위기 중에 ECR 플라즈마를 발생시키는 ECR 플라즈마 처리에 의해, Ⅲ-Ⅴ족 화합물 반도체층(2)의 표면에 도 2(A)에 나타낸 바와 같은 In-N 결합 및 Ga-N 결합된 질화 처리층(5)을 형성한다.
다음으로, ECR 플라즈마 장치의 반응실 내를 진공 상태로 한 채, 당해 ECR 플라즈마 장치를 이용한 ECR 스퍼터링법에 의해 도 2(A)에 나타낸 바와 같이, Ⅲ-Ⅴ족 화합물 반도체층(2) 상의 질화 처리층(5)의 표면에 예를 들면 SiO2로 이루어진 질화막(6)을 성막(成漠)한다.
그 후, n채널의 MOSFET(1)에서는 Ⅲ-Ⅴ족 화합물 반도체층(2) 내에 Si, S, Se를 도핑하여 소스(3) 및 드레인(4)을 형성한다. 또한, 이와 같은 소스(3) 및 드레인(4)의 형성은 다음과 같은 제조 방법으로 행한다. n채널의 MOSFET(1)를 형성하는 경우에는, Ⅲ-Ⅴ족 화합물 반도체층(2)의 산화막(6) 상에 레지스트를 도포하고, 소정의 마스크를 이용하여 당해 레지스트를 노광함으로써, 소스 형성 예정부 및 드레인 형성 예정부만 레지스트를 제거하도록 패터닝한다.
계속해서, 산화막(6)에서의 소스 형성 예정부 및 드레인 형성 예정부 상에 임플렌테이션 처리를 함으로써, Si, S, Se의 캐리어 불순물을 저농도로 도입하여, 도 2(B)에 나타낸 바와 같이, Ⅲ-Ⅴ족 화합물 반도체층(2)에 소스 형성부(3a) 및 드레인 형성부(4a)를 형성한다.
다음으로, 모든 레지스트를 제거한 후, 산화막(6) 상에 다시 레지스트를 도포하고, 소정의 마스크를 이용하여 당해 레지스트를 노광함으로써, 소스 형성부(3a) 및 드레인 형성부(4a) 중 소정 영역만 레지스트를 제거하도록 패터닝한다. 계속해서, 소스 형성부(3a) 및 드레인 형성부(4a) 상에 노출된 소정 영역에 대하여 인플렌테이션 처리를 함으로써, Si, S, Se의 캐리어 불순물을 고농도로 도입하고, 도 2(C)에 나타낸 바와 같이, 캐리어 불순물의 농도가 2단계로 이루어지는 소스(3) 및 드레인(4)을 Ⅲ-Ⅴ족 화합물 반도체층(2)에 형성한다.
또한, 이와 같은 공정 이외에, 본 발명에서는, 질화 처리층(5)이나 소스(3), 드레인(4), 산화막(6)을 형성한 Ⅲ-Ⅴ족 화합물 반도체층(2)에 대하여, 예를 들면 질소가스나 성형가스(Forming gas) 등의 어닐링 분위기 가스를 이용하여 어닐링 온도 250~450℃(바람직하게는 450℃), 어닐링 시간 90min로 어닐링 처리한다. 이로써, 질화 처리 시에 있어서의 ECR 플라즈마 데미지가 어닐링 처리에 의해 회복되는 동시에, 질화 처리층(5)에서 Ga-N 결합이 지배적으로 되어 계면 특성이 향상될 수 있게 된다.
다음으로, 산화막(6) 상에 예를 들면 Al로 이루어진 게이트 형성부를 증착시킨 후, 당해 게이트 형성부 상에 레지스트를 도포하고, 소정의 마스크를 이용하여 당해 레지스트를 노광함으로써 패터닝하고, 소정 용액을 이용하여 게이트 형성부, 산화막(6) 및 질화 처리층(5)을 에칭하여 도 2(D)에 나타낸 바와 같이, 소스(3) 및 드레인(4) 간에 소정 형상의 게이트(7), 산화막(6) 및 질화 처리층(5)을 형성한다.
마지막으로, 게이트(7), 소스(3) 및 드레인(4)의 전체 면에 산화막을 형성한 후, 전체 면을 에칭함으로써 게이트(7)의 측면에도 산화막(6)을 성막하여, 도 1에 나타낸 바와 같은 MOSFET(1)를 제조할 수 있다.
(3) 동작 및 효과
이상의 구성에 있어서, 반도체 디바이스로서의 MOSFET(1)에서는, 질소가스 분위기 중에서의 ECR 플라즈마 처리에 의해 Ⅲ-Ⅴ족 화합물 반도체층(2)의 표면이 질화되어 있다. 이로 인해 MOSFET(1)에서는, Ⅲ-Ⅴ족 화합물 반도체층(2)의 표면에 질화 처리층(5)이 형성되고, 당해 Ⅲ-Ⅴ족 화합물 반도체층(2)의 표면이 N종단화되어 Ⅲ족 산화물 및 Ⅴ 산화물의 형성을 억제시킬 수 있으며, 이와 같이 하여 계면 준위 밀도를 저감시킬 수 있다.
또한, 상기 MOSFET(1)에서는, Ⅲ-Ⅴ족 화합물 반도체층(2) 상에 질화 처리층(5) 및 산화막(6)을 형성한 후, 소정 온도의 열을 가하는 어닐링 처리가 이루어져 있다. 이로써 MOSFET(1)에서는, Ⅲ-Ⅴ족 화합물 반도체층(2) 상에 질화 처리층(5)을 형성할 때 발생하는 ECR 플라즈마 데미지를 회복할 수 있는 동시에, 질화 처리층(5)에 있어서 Ga-N 결합이 지배적으로 된 계면 결합 상태를 형성하여 계면 준위 밀도를 한층 저감시킬 수 있다.
이상의 구성에 의하면, 질소가스 분위기 중에서 낮은 데미지의 ECR 플라즈마를 이용한 ECR 플라즈마 처리를 행함으로써, Ⅲ-Ⅴ족 화합물 반도체층(2)의 표면을 질화 처리하도록 함으로써, 당해 Ⅲ-Ⅴ족 화합물 반도체층(2)에 In-N 결합 및 Ga-N 결합을 형성하여 As의 산화물을 억제하여 계면 특성을 향상시킬 수 있으며, 이와 같이 하여 종래보다도 계면 준위 밀도가 저감된 MOSFET(1)를 제공할 수 있다.
(4) 실시예
다음으로, Ⅲ-Ⅴ족 화합물 반도체층(2)에 질화 처리층(5)을 형성하는 동시에 어닐링 처리를 한 경우, 어떠한 특성을 갖는 지에 대하여 다양한 검증을 행하였다.
여기서는, 우선 먼저 MOVPE에 의해 InP(인듐인)로 이루어진 InP 기판의 표면에, 610℃에서 InGaAs의 결정을 에피택셜 성장시키고, Si가 도핑된 In0 .53Ga0 .47As(불순물 농도(Si)~5E+15)로 이루어진 두께 1㎛의 InGaAs막을 Ⅲ-Ⅴ족 화합물 반도체층(2)으로서 형성하였다.
다음으로, 10% HCl의 용액을 이용하여 Ⅲ-Ⅴ족 화합물 반도체층(2)의 표면의 자연 산화막을 제거한 후, ECR 플라즈마 장치(장치명 AFTEX2300(M·E·S·FT주식회사 제품))를 이용한 ECR 플라즈마 처리에 의해 Ⅲ-Ⅴ족 화합물 반도체층(2)의 표면을 질화 처리하여 질화 처리층(5)을 형성하였다. 이 경우, ECR 플라즈마 장치는, 질소(N2)가스의 유량 4.5sccm, 아르곤(Ar)가스의 유량 15sccm, 진공도~1×10-1Pa의 분위기 하에서, 마이크로파 출력 500W로 하여, 15min, ECR 플라즈마를 발생시켰다.
계속해서, 이대로 ECR 플라즈마 장치를 이용하여 진공 상태로 한 채 Ⅲ-Ⅴ족 화합물 반도체층(2)의 질화 처리층(5) 상에 두께 8nm의 산화막(6)을 성막하였다. 실제로, ECR 플라즈마 장치에서는, 기판을 가열하지 않고도 산소(O2)가스의 유량 6.8sccm, 아르곤(Ar)가스의 유량 15sccm, 진공도~1×10-1Pa의 분위기 하에서, 마이크로파 출력 500W, RF 출력 500W로 하여, 15min, Si 타켓을 스퍼터링하여, 질화 처리층(5) 상에 산화막(6)을 성막하였다.
다음으로, 산화막(6) 상에 게이트 전극으로서 Al을 진공 증착하고, 산화막(6)과 대향한 InP 기판에 팩 접점으로서 Al을 진공 증착하였다. 그 후, 어닐링 분위기 가스로서 성형가스(H2 4%)를 이용하여 어닐링 온도 350℃에서 어닐링 처리함으로써, 실시예가 되는 질화 처리 기판을 제작하였다.
또한, 이와는 별도로, Ⅲ-Ⅴ족 화합물 반도체층(2)에 대하여 질화 처리를 행하지 않고 어닐링 처리를 한 SiO2 단층 기판을 제작하였다. 이 비교예가 되는 SiO2 단층 기판은, 상술한 바와 같은 Ⅲ-Ⅴ족 화합물 반도체층(2)에 대하여 질화 처리를 행하지 않고, 상술한 질화 처리 기판의 제작 조건과 동일한 조건으로 Ⅲ-Ⅴ족 화합물 반도체층(2)에 산화막(6)을 성막하고, Al을 산화막(6) 및 InP 기판에 각각 진공 증착시켜 게이트 전극 및 팩 접점을 형성하였다. 그 후, SiO2 단층 기판에서는 성형가스를 이용하여 어닐링 온도 350℃에서 어닐링 처리를 하였다.
그리고, SiO2 단층 기판의 게이트 전극에 게이트 전압을 인가하고, 당해 SiO2 단층 기판의 실온에서의 C-V 특성을 측정한 결과, 도 3(A)에 나타낸 바와 같은 효과를 얻을 수 있었다. 또한, 상술한 질화 처리 기판에 대해서도, 마찬가지로 게이트 전극에 게이트 전압을 인가하고, 당해 질화 처리 기판의 실온에서의 C-V 특성을 측정한 결과, 도 3(B)에 나타낸 바와 같은 결과를 얻을 수 있었다.
도 3 (A) 및 (B)에서는, 횡축이 게이트 전압을 나타내고, 종축이 정전 용량비(C/Cox)를 나타내고 있다. 또한, 종축의 정전 용량비(C/Cox)는, 산화막(6)의 정전 용량(Cox)과 전체의 정전 용량(C)의 비를 나타내고 있다. 또한, 이 C-V 특성의 측정에는 주파수가 1kHz, 10kHz, 100kHz, 1MHz의 고주파의 전압을 이용하였다. 또한, 도 3(A) 및 (B)에 있어서의 각 곡선은, 위에서부터 순서대로 1kHz, 10kHz, 100kHz, 1MHz의 각 주파수에서의 C-V 특성을 나타내며, 「Forward」는 -2.0V에서 1.0V로 전압을 인가해 간 경우의 변위를 나타내고, 「Reverse」는 1.0V에서 -2.0V로 전압을 되돌려 간 경우의 변위를 나타내고 있다.
Ⅲ-Ⅴ족 화합물 반도체층(2)의 표면을 질화 처리한 질화 처리 기판은, 도 3(A) 및 (B)로부터, SiO2 단층 기판보다도 반전측 영역(H)에서의 정전 용량비(C/Cox)가 저하되어 있는 것을 용이하게 확인할 수 있어, 계면 준위 응답이 저감되는 것을 알았다. 또한, 질화 처리 기판은 SiO2 단층 기판보다도 히스테리시스가 저감되는 것을 확인할 수 있었다.
다음으로, 어닐링 처리를 함으로써 발생하는 효과에 대하여 검증을 행하였다. 여기서는, 상술한 질화 처리 기판 외에, 당해 질화 처리 기판의 어닐링 온도 보다도 낮은 250℃의 어닐링 온도에서 어닐링 처리한 질화 저온도 처리 기판과, 당해 질화 처리 기판의 어닐링 온도 보다도 높은 450℃의 어닐링 온도에서 어닐링 처리한 질화 고온도 처리 기판과, 이들과는 달리 어닐링 처리를 행하지 않은 어닐링 미처리 기판을 제작하였다. 또한, 이들 질화 저온도 처리 기판, 질화 고온도 처리 기판 및 어닐링 미처리 기판은, 어닐링 처리의 조건 이외에는 질화 처리 기판의 제작 조건과 동일한 조건으로 제작하였다.
그리고, 이들 질화 저온도 처리 기판, 질화 고온도 처리 기판 및 어닐링 미처리 기판에 대하여 1MHz의 고주파의 전압을 이용하여 각각 게이트 전극에 게이트 전압을 인가하고, 실온에서의 C-V 특성을 측정한 결과, 도 4(A)에 나타낸 바와 같은 결과를 얻을 수 있었다. 또한, 도 4(A)에서의 「W/O」는 어닐링 처리를 행하지 않은 것을 나타내며, 「250℃」, 「350℃」 및 「450℃」는 어닐링 온도를 나타내고 있다. 또한, 도 4(A)에서의 「w/ Nitridation」은 질화 처리를 행한 것을 나타내며, 「PMFGA」(post-metalization forming gas anneal)는 성형가스를 이용한 어닐링 처리를 행한 것을 나타내고 있다(이하 동일).
도 4(A)에 나타낸 바와 같이, 질화 처리 후에서의 질화 처리 기판, 질화 저온도 처리 기판 및 질화 고온도 처리 기판에서는, 어닐링 미처리 기판보다도 정전 용량비(C/Cox)가 저하된 것을 확인할 수 있었다. 이로부터 어닐링 처리에 의해 정전 용량의 특성이 개선되는 것을 확인할 수 있었다. 또한, 어닐링 온도를 고온으로 할수록 C-V 특성이 향상되는 것을 확인할 수 있었다.
또한, 질화 고온도 처리 기판에 대하여 고주파 전압을 1kHz, 10kHz, 100kHz, 1MHz로 한 경우의 각 정전 용량에 대하여 측정한 결과, 도 4(B)에 나타낸 바와 같은 결과를 얻을 수 있었다. 도 4(B)에 나타낸 바와 같이, 반전측 영역에서의 정전 용량이 저하되어 있어, 계면 준위 응답이 저감되는 것을 확인할 수 있었다.
다음으로, 질화 처리 후에 행해지는 어닐링의 어닐링 온도를 변화시킨 경우의 계면 준위 밀도에 대하여 측정한 결과, 도 5에 나타낸 바와 같은 결과를 얻을 수 있었다. 도 5에 나타낸 바와 같이, 어닐링 온도를 상승시킴에 따라 계면 준위 밀도가 저감되는 것을 확인할 수 있었다. 또한, 질화 처리를 행한 후에, 450℃의 어닐링 온도로 어닐링함으로써, 계면 준위 밀도가 ~2×1011cm-2eV-1이 되어, 계면 준위 밀도가 가장 저감되는 것을 확인할 수 있었다.
다음으로, 어닐링 분위기 가스로서 성형가스(H2 4%)를 이용한 경우와 질소가스를 이용한 경우에서는, C-V 특성이 어떻게 변화하는 지에 대하여 조사하였다. 여기서는, 모두 어닐링 온도를 450℃로 하고, 어닐링 시간을 90min로 하여 각각 어닐링 처리를 행한 결과, 도 6에 나타낸 바와 같은 결과를 얻을 수 있었다. 또한, 도 6에서는, 성형가스를 「FG」로 나타내고, 질소가스를 「N2」로 나타내고 있다. 도 6에 나타낸 바와 같이, 어닐링 분위기 가스에 의한 C-V 특성의 차이는 거의 없으며, 질화 처리 후에 행해지는 어닐링 처리에 의한 계면 특성의 향상이 주로 열이라는 것을 확인할 수 있었다.
또한, 어닐링 처리를 행하기 전과 어닐링 처리를 행한 후에 대하여 계면의 TEM(Transmission Electron Microscope) 관찰을 행한 결과, 도 7(A) 및 (B)에 나타낸 바와 같은 결과를 얻을 수 있었다. 어닐링 처리를 행한 후를 나타내는 도 7(B)의 계면은, 어닐링 처리를 행하기 전을 나타내는 도 7(A)의 계면(예를 들면 도 7(A)의 영역(ER))에 비해 계면의 거친 정도가 저감된 것을 확인할 수 있었다.
다음으로, X선 광전자 분광법(이하, XPS(X-ray photoelectron spectroscopy)라 함)에 의해 다음의 3종류의 시료에 대하여 어닐링 처리 전의 In 3d, Ga 2p, As 3d를 측정한 결과, 도 8에 나타낸 바와 같은 결과를 얻을 수 있었다. 여기서 3종류의 시료로는, 질화 처리를 행한 후, 어닐링 처리를 행하지 않은 어닐링 미처리 기판(「질화+SiO2」로 나타냄)과, 질화 처리 및 어닐링 처리를 행하지 않고 Ⅲ-Ⅴ족 화합물 반도체층(2) 상에 SiO2로 이루어진 산화막을 성막하였을 뿐인 기판(「SiO2」로 나타냄)과, 마찬가지로 질화 처리 및 어닐링 처리를 행하지 않고 Ⅲ-Ⅴ족 화합물 반도체층(2) 상에 SiN으로 이루어진 절연막을 성막하였을 뿐인 기판(「SiN」으로 나타냄)을 준비하였다.
그리고, 이들 3종류의 시료에 대하여 모두 ~1nm의 퇴적막 상으로부터 XPS에 의해 계면 상태를 관찰하였다. 이 경우, 도 8에 나타낸 바와 같이, 질화 처리에 의해 Ⅲ산화물의 As의 산화물이 저감되는 것을 확인할 수 있었다.
다음으로, 질화 처리를 행하고 또한 450℃의 어닐링 온도에서 어닐링 처리한 질화 고온도 처리 기판과, 질화 처리를 행하지 않고 450℃의 어닐링 온도에서 어닐링 처리한 비질화 처리 기판에 대하여 각각 XPS에 의해 Ga 2p를 측정한 결과, 도 9(A)에 나타낸 바와 같은 결과를 얻을 수 있었다. 또한, 도 9(A)에서는, 질화 처리를 행하지 않고 450℃의 어닐링 온도에서 어닐링 처리한 비질화 처리 기판에 대하여 「w/o Nitridation」이라고 나타내고 있다. 또한, 질화 처리를 행하고 또한 250℃의 어닐링 온도에서 어닐링 처리한 질화 저온도 처리 기판과, 질화 처리를 행하지만, 어닐링 처리를 행하지 않은 어닐링 미처리 기판에 대하여 각각 XPS에 의해 N 1s를 측정한 결과, 도 9(B)에 나타낸 바와 같은 결과를 얻을 수 있었다.
이들 검증 결과로부터, 질화 처리에 의해 N1s 피크가 출현되는 것(도 9(A)), 어닐링 처리 전은 In-N 결합과 Ga-N 결합의 혼합 피크이지만, 어닐링 처리에 의해 Ga-N 결합이 지배적으로 되는 것(도 9(A))을 확인할 수 있었다. 그리고, 이들 검증 결과로부터, Ga-N 결합의 증가, In-N 결합의 감소 또는 이들 모두가 계면 특성의 향상에 기여하고 있다고 추측할 수 있다.
(5) 다른 실시 형태
또한, 본 발명은, 본 실시 형태에 한정되는 것이 아니라, 본 발명의 요지의 범위 내에서 다양한 변형 실시가 가능하다. 예를 들면, 상술한 실시 형태에서는 Ⅲ-Ⅴ족 화합물 반도체층(2)의 표면을 질화 처리하기 위한 플라즈마 처리로서, 낮은 데미지인 ECR 플라즈마를 이용한 ECR 플라즈마 처리를 적용한 경우에 대하여 설명하였지만, 본 발명은 이에 한하지 않고, Ⅲ-Ⅴ족 화합물 반도체층(2)의 표면을 질화 처리할 수 있다면, 예를 들어 리모트 플라즈마나 다운플로 플라즈마, 표면파 플라즈마 등 이 밖에 다양한 플라즈마를 이용한 플라즈마 처리를 적용하여도 좋다.
또한, 상술한 실시 형태에 있어서는, Ⅲ-Ⅴ족 화합물 반도체층(2)의 표면에 질화 처리를 행하는 동시에 어닐링 처리를 행한 MOSFET(1)를 적용한 경우에 대하여 설명하였지만, 본 발명은 이에 한하지 않고, Ⅲ-Ⅴ족 화합물 반도체층(2)의 표면에 질화 처리만을 행하고, 어닐링 처리를 행하지 않고 제작된 MOSFET이어도 좋다.
또한, 상술한 실시 형태에 있어서는, Ⅲ-Ⅴ족 화합물 반도체층(2)에 소스(3) 및 드레인(4)을 형성한 후에 어닐링 처리를 행하도록 한 경우에 대하여 설명하였지만, 본 발명은 이에 한하지 않고, 소스(3) 및 드레인(4)의 형성전 산화막(6)을 형성한 후나, 또는 게이트(7)를 형성한 후 등 이 밖에 다양한 타이밍에서 어닐링 처리를 행하도록 하여도 좋다.
또한, 상술한 실시 형태에 있어서는, Ⅲ족 원소로서 Ga를 포함하고, 당해 Ⅲ족 원소와 Ⅴ족 원소로 이루어진 Ⅲ-Ⅴ족 화합물 반도체층으로서, InGaAs로 이루어지는 Ⅲ-Ⅴ족 화합물 반도체층(2)을 적용한 경우에 대하여 설명하였지만, 본 발명은 이에 한하지 않고, 예를 들면 GaP, GaAs, GaSb, InGaP, InGaSb, AlGaP, AlGaAs, AlGaSb, InGaAsP, InGaAsSb, InGaPSb, AlGaAsP, AlGaAsSb, AlGaPSb 등 이 밖에 다양한 Ⅲ족 원소와 Ⅴ족 원소로 이루어진 Ⅲ-Ⅴ족 화합물 반도체층을 적용해도 좋다.
또한, 상술한 실시 형태에 있어서는, 절연막으로서 SiO2로 이루어진 산화막(6)을 적용한 경우에 대하여 설명하였지만, 본 발명은 이에 한하지 않고, Al2O3, AlN, SiN, SiON, Ta2O5, ZrO2, HfO2 중 어느 1종 혹은 이들을 혼합한 절연막을 적용하여도 좋다.
1: MOSFET(반도체 디바이스)
2: Ⅲ-Ⅴ족 화합물 반도체층
3: 소스
4: 드레인
5: 질화 처리층
6: 산화막(절연막)
2: Ⅲ-Ⅴ족 화합물 반도체층
3: 소스
4: 드레인
5: 질화 처리층
6: 산화막(절연막)
Claims (10)
- Ⅲ족 원소로서 Ga을 포함하고, 상기 Ⅲ족 원소와 Ⅴ족 원소로 이루어진 Ⅲ-Ⅴ족 화합물 반도체층을 갖는 반도체 디바이스에 있어서,
질소가스 분위기 중에서의 플라즈마 처리에 의해, 상기 Ⅲ-Ⅴ족 화합물 반도체층의 표면이 질화 처리된 질화 처리층과,
상기 질화 처리층의 표면에 성막된 절연막을 구비하는 것을 특징으로 하는 반도체 디바이스. - 제1항에 있어서,
상기 질화 처리층 및 상기 절연막에 대하여 어닐링 처리가 이루어져 있는 것을 특징으로 하는 반도체 디바이스. - 제1항 또는 제2항에 있어서,
진공 상태에서 상기 Ⅲ-Ⅴ족 화합물 반도체층의 표면이 질화처리되어 상기 질화 처리층이 형성된 후, 상기 진공 상태를 유지한 채 스퍼터링법에 의해 상기 질화 처리층의 표면에 상기 절연막이 성막되는 것을 특징으로 하는 반도체 디바이스. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 플라즈마 처리에서는 ECR(Electron Cyclotron Resonance) 플라즈마가 이용되는 것을 특징으로 하는 반도체 디바이스. - 제1항 내지 제4항 중 어느 한 항에 있어서,
소스 및 드레인이 형성되고, 상기 소스 및 상기 드레인 간에 채널층으로서 상기 Ⅲ-Ⅴ족 화합물 반도체층이 배치되어 있는 것을 특징으로 하는 반도체 디바이스. - Ⅲ족 원소로서 Ga을 포함하고, 상기 Ⅲ족 원소와 Ⅴ족 원소로 이루어진 Ⅲ-Ⅴ족 화합물 반도체층을 가지는 반도체 디바이스의 제조 방법에 있어서,
질소가스 분위기 중에서의 플라즈마 처리에 의해, 상기 Ⅲ-Ⅴ족 화합물 반도체층의 표면을 질화처리하여 질화 처리층을 형성하는 질화 처리 단계와,
상기 질화 처리층의 표면에 절연막을 성막하는 성막단계를 구비하는 것을 특징으로 하는 반도체 디바이스의 제조방법. - 제6항에 있어서,
상기 질화 처리층 및 상기 절연막에 대하여 어닐링 처리를 하는 어닐링 처리 단계를 구비하는 것을 특징으로 하는 반도체 디바이스의 제조방법. - 제6항 또는 제7항에 있어서,
상기 성막단계는,
진공 상태에서 상기 Ⅲ-Ⅴ족 화합물 반도체층의 표면이 질화 처리되어 상기 질화 처리층이 형성된 후, 상기 진공 상태를 유지한 채 스퍼터링법에 의해 상기 질화 처리층의 표면에 상기 절연막을 성막하는 것을 특징으로 하는 반도체 디바이스의 제조방법. - 제6항 내지 제8항 중 어느 한 항에 있어서,
상기 질화 처리 단계의 상기 플라즈마 처리에서는 ECR 플라즈마가 이용되는 것을 특징으로 하는 반도체 디바이스의 제조방법. - 제6항 내지 제9항 중 어느 한 항에 있어서,
상기 성막 단계 후에,
상기 Ⅲ-Ⅴ족 화합물 반도체층의 소정 영역에 소스 및 드레인을 형성하고, 상기 소스 및 상기 드레인 간에 채널층으로서 상기 Ⅲ-Ⅴ족 화합물 반도체층을 배치시키는 것을 특징으로 하는 반도체 디바이스의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009256756A JP5499319B2 (ja) | 2009-11-10 | 2009-11-10 | 半導体デバイス及びその製造方法 |
| JPJP-P-2009-256756 | 2009-11-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20110052417A true KR20110052417A (ko) | 2011-05-18 |
Family
ID=44193549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100016717A KR20110052417A (ko) | 2009-11-10 | 2010-02-24 | 반도체 디바이스 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP5499319B2 (ko) |
| KR (1) | KR20110052417A (ko) |
| TW (1) | TW201117294A (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013165144A (ja) * | 2012-02-10 | 2013-08-22 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｏｓ構造の製造方法 |
| JP2013207020A (ja) * | 2012-03-28 | 2013-10-07 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタおよびその製造方法 |
| US20130299895A1 (en) | 2012-05-09 | 2013-11-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Iii-v compound semiconductor device having dopant layer and method of making the same |
| JP6162388B2 (ja) * | 2012-11-14 | 2017-07-12 | 新日本無線株式会社 | 炭化珪素半導体装置の製造方法 |
| JP2014232788A (ja) * | 2013-05-29 | 2014-12-11 | 豊田合成株式会社 | 電極、ｍｉｓ型半導体装置および電極の製造方法 |
| US9515186B2 (en) | 2014-01-23 | 2016-12-06 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| JP2016054250A (ja) * | 2014-09-04 | 2016-04-14 | 豊田合成株式会社 | 半導体装置、製造方法、方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01189960A (ja) * | 1988-01-26 | 1989-07-31 | Toshiba Corp | 化合物半導体装置の製造方法 |
| JP2770544B2 (ja) * | 1990-03-23 | 1998-07-02 | 松下電器産業株式会社 | Ｍｉｓ型半導体装置の製造方法 |
| JP3189291B2 (ja) * | 1991-04-05 | 2001-07-16 | 株式会社村田製作所 | 半導体装置の製造方法 |
| JPH06244409A (ja) * | 1993-02-12 | 1994-09-02 | Sony Corp | 化合物半導体基板の前処理方法 |
| JPH08340105A (ja) * | 1995-06-12 | 1996-12-24 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2003273130A (ja) * | 2002-03-15 | 2003-09-26 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2004214530A (ja) * | 2003-01-08 | 2004-07-29 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｉｓ型化合物半導体装置の製造方法 |
| US7002224B2 (en) * | 2004-02-03 | 2006-02-21 | Infineon Technologies Ag | Transistor with doped gate dielectric |
| JP2009032796A (ja) * | 2007-07-25 | 2009-02-12 | Rohm Co Ltd | 窒化物半導体素子および窒化物半導体素子の製造方法 |
| US20100244206A1 (en) * | 2009-03-31 | 2010-09-30 | International Business Machines Corporation | Method and structure for threshold voltage control and drive current improvement for high-k metal gate transistors |
-
2009
- 2009-11-10 JP JP2009256756A patent/JP5499319B2/ja not_active Expired - Fee Related
-
2010
- 2010-02-11 TW TW099104320A patent/TW201117294A/zh unknown
- 2010-02-24 KR KR1020100016717A patent/KR20110052417A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| TW201117294A (en) | 2011-05-16 |
| JP5499319B2 (ja) | 2014-05-21 |
| JP2011103318A (ja) | 2011-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20110052417A (ko) | 반도체 디바이스 및 그 제조방법 | |
| CN102498542B (zh) | 半导体基板、场效应晶体管、集成电路和半导体基板的制造方法 | |
| US7888217B2 (en) | Method for fabricating a gate dielectric of a field effect transistor | |
| JP4718425B2 (ja) | 複合基板の作製方法 | |
| JP5697012B2 (ja) | 溝の形成方法、および電界効果トランジスタの製造方法 | |
| JP4455381B2 (ja) | 半導体装置およびその製造方法、容量素子およびその製造方法、並びにｍｉｓ型半導体装置およびその製造方法。 | |
| US9818838B2 (en) | Semiconductor device | |
| KR100969608B1 (ko) | 질화물 반도체 소자의 누설전류 감소 방법 | |
| US5336361A (en) | Method of manufacturing an MIS-type semiconductor device | |
| JP2017045943A (ja) | 窒化物半導体装置の製造方法 | |
| CN110875372B (zh) | 场效应晶体管及制作方法 | |
| JP2010016298A (ja) | 金属酸化物薄膜の成膜方法 | |
| JP2010232568A (ja) | 半導体デバイス及びその製造方法 | |
| US7678633B2 (en) | Method for forming substrates for MOS transistor components and its products | |
| US20220157935A1 (en) | Novel soi device structure for robust isolation | |
| US9966447B2 (en) | Method of manufacturing semiconductor device by plasma treatment and heat treatment, and semiconductor device | |
| US10121652B1 (en) | Formation of metal oxide layer | |
| KR102172776B1 (ko) | 누설전류를 차단한 유전체 박막의 제조방법 | |
| US20230111123A1 (en) | Method for producing a layer of aluminium nitride (aln) on a structure of silicon or iii-v materials | |
| JP2006114802A (ja) | Ｉｉｉ−ｖ族半導体層に上部層が積層されている構造体とその製造方法 | |
| CN110797390B (zh) | 一种增强型GaNHEMT集成结构及其制备方法 | |
| US8748260B2 (en) | Method for manufacturing nano-crystalline silicon material for semiconductor integrated circuits | |
| US20230290633A1 (en) | Method for producing a dielectric layer on a structure made of materials iii-v | |
| CN106373870B (zh) | 半导体结构以及制备方法 | |
| US9984870B2 (en) | Combined reactive gas species for high-mobility channel passivation |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |