KR100627219B1 - 반도체 장치의 제조 방법 - Google Patents
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Abstract
게이트 전극에 이온 주입되는 붕소의 게이트 절연막 관통을 억제하고, 채널 영역의 이동도의 저하를 억제할 수 있는 반도체 장치의 제조 방법을 제공한다. 반도체 장치의 제조 방법은, 반도체 기판의 활성 영역 상에 게이트 절연층을 형성하는 공정과, 상기 게이트 절연층 표면측으로부터 활성 질소에 의해 질소를 도입하는 공정과, 질소를 도입한 게이트 절연층 내의, 표면측에서 높고, 반도체 기판과의 계면에서 낮은 질소 농도 분포를 유지하도록 NO 가스 분위기 속에서의 어닐링 처리를 실시하는 공정을 포함한다.
반도체 기판, 어닐링 처리, 래디컬 질소, 플라즈마
Description
본 발명은, 반도체 장치의 제조 방법에 관한 것으로, 특히 질소를 포함하는 게이트 절연막을 갖는 반도체 장치의 제조 방법에 관한 것이다.
반도체 집적 회로 장치의 집적도의 향상, 동작 속도의 향상을 위해, 구성 요소인 MOSFET는 소형화되고, 게이트 절연막은 박막화된다. 게이트 절연막 위에 형성되는 게이트 전극은, 통상 폴리실리콘층, 또는 폴리실리콘층과 실리사이드층의 적층으로 형성된다. 폴리실리콘층은, 통상 소스/드레인 영역과 동시에 불순물이 이온 주입된다. 표면 채널형 n 채널 MOSFET의 게이트 전극, 소스/드레인 영역에는 n형 불순물이 이온 주입된다. 표면 채널형 p 채널 MOSFET의 게이트 전극, 소스/드레인 영역에는 p형 불순물이 이온 주입된다.
게이트 절연막이 얇아지면, 표면 채널형 p 채널 MOSFET의 게이트 전극에 이온 주입된 p형 불순물인 붕소가 게이트 절연막을 관통하여, 채널 영역에 도달하게 되는 현상이 발생한다. n형 영역인 채널 영역에 붕소가 주입되면, 임계값을 변동시킬 뿐만 아니라, 이동도가 열화한다.
게이트 절연막에 질소를 도입하는 것이 붕소의 관통을 억제하기 위해 유효하 다는 것이 알려져 있다. 산화 실리콘막 내에 질소를 도입하기 위해, NH3 가스, NO 가스, N2O 가스 등의 질화성 가스 분위기 속에서 저항 가열이나 램프 가열에 의해 실리콘 기판을 가열하는 방법이 알려져 있다. 질소 플라즈마를 이용하여, 산화 실리콘막 표면에, 보다 고농도의 질소를 도입하는 방법도 알려져 있다.
게이트 절연막이 얇아지면, 게이트 전극과 채널 영역과의 사이에 터널 전류가 흘러, 게이트 누설 전류가 증가하는 현상도 알려져 있다. 산화 실리콘의 게이트 절연막(의 일부) 대신에, 유전율이 보다 높은 고유전율 절연막을 이용하면, 반전 용량 환산 막 두께를 얇게 억제하면서, 물리적 막 두께를 두껍게 하여, 게이트 누설 전류를 억제할 수 있다. 질화 산화 실리콘은, 일반적으로 산화 실리콘보다 유전율이 높고, 반전 용량 환산 막 두께를 억제하면서, 물리적 막 두께를 두껍게 하는 것에도 유효하다.
일본 특개 2002-198531호는, 실리콘 기판 위에 형성한 산화 실리콘의 게이트 절연막에 리모트 플라즈마 질화 처리에 의해 질소를 도입하고, 계속해서 800℃∼1100℃, N2O 분위기 속에서 게이트 절연막을 산화 질화 어닐링함으로써, 질소를 재분포시켜, 균일한 질소 농도를 갖는 게이트 절연막을 형성하는 것을 제안하고 있다. 6at% 이상, 예를 들면 8at%, 10at%의 균일한 질소 농도를 갖는 게이트 절연막을 형성함으로써, 수명이 길고, 신뢰성이 높은 트랜지스터가 얻어진다고 설명하고 있다.
여기서, 리모트 플라즈마 질화란, 기판을 수용한 처리실과는 다른 플라즈마 발생실 내에서 마이크로파 등에 의해 질소 플라즈마를 발생시켜서, 활성 질소를 처리실에 반송하여 질화를 행하는 처리이다.
N2O 분위기에서 어닐링을 행하면, N2O 가스의 일부는 N2, O2, NO 등으로 분해되는 것이 생각되고, 산화막 두께 증가량, 질소 농도 증가량의 웨이퍼면 내의 균일성, 웨이퍼 간의 균일성을 제어하는 것에 문제가 생길 수 있다.
일본 특개 2002-110674호는, Si 기판측의 계면 근방에 질소가 들어가면 MOS 트랜지스터의 이동도가 저하하기 때문에, Si 기판 계면 근방의 질소 농도를 억제하고, 게이트 누설 전류를 저감하기 위해 막 표면측에 많은 질소를 도입하는 것을 제안한다. 미리 질소를 도입한 실리콘 산질화막에 질소 가스를 이용한 래디컬 질화를 행함으로써, 표면으로부터 확산하는 질소류를 억제하여, 실리콘 기판 계면 부근에의 질소의 도입량을 억제하고, 막 표면의 질소 농도를 높게 하는 것을 제안하고 있다.
<발명의 개시>
본 발명의 목적은, 얇은 게이트 절연막을 갖고, 특성이 우수한 MOSFET를 갖는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은, 게이트 전극에 이온 주입되는 붕소의 게이트 절연막 관통을 억제하고, 또한 채널 영역의 이동도의 저하를 억제할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 1 관점에 따르면, 반도체 기판의 활성 영역 상에 게이트 절연층을 형성하는 공정과, 상기 게이트 절연층 표면측으로부터 활성 질소에 의해 질소를 도입하는 공정과, 질소를 도입한 게이트 절연층 내의, 표면측에서 높고, 반도체 기판과의 계면에서 낮은 질소 농도 분포를 유지하도록 NO 가스 분위기 속에서의 어닐링 처리를 실시하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
도 1a∼도 1f는 본 발명자가 행한 실험 및 그 결과를 설명하기 위한 단면도 및 그래프.
도 2a∼도 2d는 본 발명자가 행한 실험 및 그 결과를 설명하기 위한 단면도 및 그래프.
도 3a, 도 3b는 본 발명자가 행한 또 다른 실험의 조건 및 결과를 나타내는 표 및 그래프.
도 4a, 도 4b는 본 발명자가 행한 또 다른 실험의 조건 및 결과를 나타내는 표 및 그래프.
도 5a∼도 5d는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판의 단면도.
도 6a, 도 6b는 본 발명자가 행한 또 다른 실험의 조건 및 결과를 나타내는 표 및 그래프.
도 7a, 도 7b, 도 7c는 리모트 플라즈마 질화 장치, 디커플드 RF 질소 플라즈마 장치의 구성을 개략적으로 도시하는 단면도, 및 하이 k 재료를 이용한 게이트 절연층의 구성을 개략적으로 도시하는 단면도.
<발명을 실시하기 위한 최량의 형태>
산화 실리콘막에 질소를 도입하면, 게이트 전극에 대한 붕소의 이온 주입에서, 붕소의 게이트 절연막 관통을 방지하는 데 유효하다. 그러나, 게이트 절연막이 얇아짐에 따라, 붕소의 관통을 방지하는 것이 곤란해져, 게이트 절연막과 실리콘 기판과의 계면에 붕소가 도달하도록 된다. 채널 영역에 붕소가 도달하면, 이동도를 저하시킨다. 또한, 계면에서의 붕소 농도가 불균일해지기 쉽다.
플라즈마에 의해 발생한 활성 질소를 산화 실리콘막 또는 산화 질화 실리콘막에 도입함으로써, 절연막 표면 또는 막 중에 피크를 갖는 질소 농도 분포를 얻을 수 있다. 이과 같은 플라즈마 질화를 이용함으로써, 기판과의 계면에서의 질소 농도를 억제하면서, 보다 많은 질소를 도입할 수 있다. 높은 질소 농도는 붕소의 관통 억제에 유효하다.
또한, 보다 많은 질소를 도입함으로써, 절연막의 유전율을 크게 하는 것이 가능하다. 반전 용량 환산 막 두께(Teff)를 얇게 억제하면서, 물리적 막 두께를 두껍게 함으로써, 게이트의 누설 전류 억제에 유효하게 된다.
절연막과 실리콘 기판과의 계면에서의 질소 농도를 낮게 억제함으로써, 채널 영역에서의 이동도의 저하를 억제할 수 있다. 또한, NBTI(negative bias temperature instability) 특성의 열화를 억제하는 데 유효하다. 또, NBTI 특성은, 스트레스를 걸어, 온도를 상승시켰을 때의 열화 특성이다.
질소 플라즈마를 기판으로부터 떨어진 장소에서 발생시켜, 활성 질소를 기판 에 도입하는 기술은 기판에 손상을 주지 않는 손상 없는 프로세스로 되어 있다.
본 발명자는, 플라즈마에 의해 발생한 활성 질소를 플라즈마로부터 분리하여 배치한 실리콘 기판의 절연막 중에 도입해도, 기판에 어떠한 손상을 줄 가능성이 있다고 생각하였다. 이 손상을 회복시키기 위해서는, 질소 도입 공정보다 고온에서의 어닐링 처리가 유효할 것이다. 따라서, 어닐링 처리에 의한 영향을 조사했다.
도 1a∼도 1e는 본 발명자가 행한 실험의 샘플의 작성 공정을 도시하는 단면도이다.
도 1a에 도시한 바와 같이, 실리콘 기판(1)의 표면에 활성 영역(4)을 피복하는 마스크를 형성하고, 실리콘 기판(1)에 이방성 에칭을 행하여, 소자 분리용 트렌치(2)를 형성한다. 소자 분리용 트렌치(2)를 매립하도록 산화 실리콘 등의 절연층을 퇴적하고, 실리콘 기판(1) 표면 상의 불필요한 절연층을 화학 기계 연마(CMP)에 의해 제거함으로써, 트렌치 내에 절연막을 매립한 쉘로우 트렌치 아이솔레이션(STI)에 의한 소자 분리 영역(3)을 형성했다.
도 1b에 도시한 바와 같이, 965℃의 산소 분위기 속에서 실리콘 기판(1)의 활성 영역(4) 표면에 두께 1.0㎚의 게이트 산화막(5)을 형성했다.
도 1c에 도시한 바와 같이, 1.5㎾의 마이크로파에 의해서 여기한 질소 플라즈마로부터 도출한 활성 질소에 의해서, 450℃의 분위기 속에서 게이트 절연막(5)에 질소를 도입했다. 산화 실리콘막 표면에 질소가 도입되어, 질화 산화 실리콘막(5x)으로 된다. 활성 질소 도입은, 미국 캘리포니아주 산타클라라의 어플라이드 머티리얼즈사로부터 입수 가능한 리모트 플라즈마 질화 장치를 이용했다.
도 7a는, 리모트 플라즈마 질화 장치의 구성을 개략적으로 도시한다. 플라즈마 발생 챔버(21)에는 N2 가스가 도입되어, 질소 플라즈마를 발생시킨다. 질소 플라즈마로부터 활성 질소(래디컬)가 발생하여, 반응 챔버(22) 내에 공급된다. 반응 챔버(22)에는, 다수의 램프를 포함하는 램프 가열 장치(23)가 구비되어, 웨이퍼(24)를 가열할 수 있다.
도 1d에 도시한 바와 같이, 1050℃의 질소 분위기 속에서 어닐링 처리를 행하여, 활성 질소 도입에 의해 생길 수 있던 기판의 손상을 회복시켰다. 질화 산화 실리콘막(5x)은, 어닐링 처리에 의해 질화 산화 실리콘막(5y)으로 된다.
도 1e에 도시한 바와 같이, 게이트 절연막 위에 두께 100㎚의 다결정 실리콘층을 CVD에 의해 퇴적하고, 레지스트 패턴을 이용하여 패터닝함으로써, 게이트 길이 0.5㎛∼1.0㎛ 정도의 게이트 전극(6)을 형성하였다. 게이트 절연막(5y)도 패터닝되어, 게이트 절연막(5z)으로 되었다.
게이트 전극을 패터닝한 후, p형 불순물인 B를 이온 주입하여, 익스텐션 영역(7)을 형성했다. 그 후, 게이트 전극을 피복하도록 기판 위에 두께 약 60㎚의 산화 실리콘막을 화학 기상 퇴적(CVD)에 의해 퇴적하고, 반응성 이온 에칭을 행하여, 평탄면 위의 산화 실리콘막을 제거하고, 게이트 전극 측벽 위에만 사이드월 스페이서(8)를 남겼다.
사이드월 스페이서(8) 형성 후, 또한 p형 불순물 B를 이온 주입하여, 고농도 소스/드레인 영역(9)을 형성했다. 이온 주입 공정에서는, 게이트 전극(6)에도 p형 불순물 B가 이온 주입된다. 그 후, 층간 절연막을 형성하고, 소스/드레인 영역, 게이트 전극을 노출하는 개구를 형성하고, 전극을 형성했다. 이와 같이 하여 샘플 S1을 얻었다.
또, 비교를 위해 도 1c에 도시한 활성 질소 도입 공정 후에, 도 1d에 도시한 어닐링 처리는 행하지 않고, 도 1e에 도시한 바와 같이, MOSFET를 형성한 비교용 샘플 S2도 작성했다.
도 1f는 작성한 2 종류의 MOSFET의 특성을 나타내는 그래프이다. 도 1f 중 횡축은, 게이트 전압 Vg로부터 임계값 Vth를 제한 Vg-Vth를 단위 V로 나타낸다. 종축은, 상호 컨덕턴스 Gm에 반전 용량 환산 막 두께 Teff를 승산하고, 또한 채널 영역의 폭 W와 길이 L의 비 W/L을 승산한 정규화 상호 컨덕턴스를 단위 mS×㎚로 나타낸다. 상호 컨덕턴스가 게이트 절연막의 두께 및 채널 영역의 크기에 상관없이 정규화된다.
활성 질소 도입 후, 질소 분위기 속 1050℃로 어닐링 처리를 행한 샘플 S1의 특성 s1은, 질소 분위기 속의 어닐링 처리를 행하지 않은 샘플 S2의 특성 s2와 비교하여, 거의 전체 영역에서 보다 높은 상호 컨덕턴스를 나타내고 있다. 어닐링 처리에 의해, MOSFET의 특성이 향상한 것이 분명하다. 캐리어의 이동도가 향상하고, 포화 전류가 향상한 것이라고 생각된다.
이와 같이 하여, 활성 질소의 도입 후 어닐링 처리를 행함으로써, 트랜지스터의 특성이 향상하는 것이 판명되었지만, 어닐링 처리의 조건에 따라서 특성 향상 이 어떻게 변화하는지를 더 조사했다. 어닐링 처리의 분위기로서, 질소(N2), 일산화 질소(NO), 산소(O2)를 이용했다.
우선, 도 1a에 도시한 공정과 마찬가지의 공정에 의해, 실리콘 기판에 소자 분리 영역(3)을 형성하였다. 도 1b에 도시한 공정과 마찬가지의 공정에 의해, 온도 965℃의 O2 분위기 속에서 실리콘 기판 표면을 열 산화하여, 두께 1.2㎚의 게이트 산화막(5)을 형성했다.
그 후, 도 1c에 도시한 공정과 마찬가지의 질화 공정을 기판 온도 550℃에서 행하였다. 질소를 도입한 단계에서, 게이트 절연막의 막 두께는, 엘립소미터에 의한 측정으로 1.457㎚였다.
도 2a에 도시한 바와 같이, 제3 샘플 S3에 대해서는, 질소 도입 후 질소 분위기 속에서 1050℃의 어닐링 처리를 행하였다. 이 어닐링 처리는, 불활성 가스 중에서의 어닐링 처리이다.
도 2b에 도시한 바와 같이, 제4 샘플 S4에 대해서는, 질소 도입 후 NO 분위기 속에서 950℃의 어닐링 처리를 행하였다. 이 어닐링 처리는 산화, 질화를 수반하는 어닐링 처리이다. 그 후, 질소 분위기 속에서 1050℃의 어닐링 처리를 행하였다. 이 단계에서 엘립소미터로 측정한 게이트 절연막의 막 두께는 1.538㎚였다. 제3 샘플과 비교하면, 제4 샘플에 대해서는 NO 중 어닐링 처리가 추가되어 있다. NO 중 어닐링 처리에 의해 증가한 막 두께는 0.081㎚였다.
도 2c에 도시한 바와 같이, 제5 샘플 S5에 대해서는, 질소 도입 후 산소(O2) 분위기 속에서 1000℃의 어닐링 처리를 행하였다. 이 어닐링 처리는, 산화를 수반하는 어닐링 처리이다. 그 후, 질소 분위기 속에서 1050℃의 어닐링 처리를 행하였다. 제3 샘플과 비교하면, 제5 샘플에 대해서는 O2 중 어닐링 처리가 추가되어 있다.
또, 각 어닐링 처리는 래피드 서멀 어닐링 RTA에 의해 행하여, 극히 단시간이다. 그 후, 제1, 제2 샘플과 마찬가지로 절연 게이트 전극, 소스/드레인 영역을 형성했다.
도 2d는, 작성한 제3, 제4 및 제5 샘플의 특성을 나타내는 그래프이다. 횡축 및 종축은 도 1f와 마찬가지이다.
제1 샘플과 게이트 절연막의 두께, 활성 질소 도입 시의 온도가 약간 서로 다른 제3 샘플 S3의 특성 s3은, 도 1f의 특성 s1과 거의 마찬가지였다. 활성 질소 도입 후 NO 분위기 속에서 950℃의 (질화, 산화) 어닐링 처리를 행한 샘플 S4의 특성 s4는, 명백한 향상을 나타내었다. 활성 질소 도입 후 산소 분위기 속에서 1000℃의 (산화)어닐링 처리를 행한 샘플 S5의 특성 s5는 양자의 중간의 특성이었다.
이들의 결과를 정리하면, 활성 질소 도입 후, 어닐링 처리를 행하면 상호 컨덕턴스가 향상되는 것이 명백하다. 산소 분위기 속에서 어닐링 처리를 행해도, 질소 분위기 속의 어닐링 처리의 경우와 비교하여 상호 컨덕턴스는 향상하지만, 어닐링 처리를 NO 분위기 속의 질화 산화 어닐링으로 행할 때가 가장 상호 컨덕턴스가 더 높아진다.
이것은 NO 분위기 속의 어닐링에 따르면, 기판측의 계면 근방에 실리콘-산소-질소(Si-O-N) 결합이 효율적으로 형성되기 때문이라고, 발명자는 생각하고 있다.
단 산화성, 또는 질화 산화성 분위기 속에서의 어닐링 처리는, 기판의 산화, 또는 질화 산화를 발생시켜서, 게이트 절연막이 두꺼워진다. 실효 게이트 절연막 두께 2㎚ 이하의 트랜지스터를 작성하는 경우, 막 두께 증가가 적은 NO 분위기 속의 어닐링 처리가 보다 바람직할 것이다. NO 가스 분위기 속에서의 어닐링 처리에 의한 절연막 두께의 증가는 0.2㎚ 이하로 하는 것이 바람직하다. 두께 1.7㎚ 이하의 게이트 절연막을 얻는 경우, 초기의 산화막 두께는 1.5㎚ 이하로 하는 것이 바람직하다.
종래 기술로 설명한 바와 같이, 실리콘 산질화막에 활성 질소(래디컬)를 도입하는 것이 제안되어 있다. 본 발명자는, 하기의 2 종류의 제조 방법에 의해서 형성한 게이트 절연막을 갖는 반도체 장치에서, 신뢰성 평가인 TDDB(time dependent dielectric breakdown)의 측정을 행하였다. (1), (2)의 제조 방법에서, 산화막 두께, 활성 질소 도입, NO 열 처리, N2 열 처리는 순서가 서로 다르지만, 각각의 처리 내용은 동일한 것이다.
(1) 열 산화막을 형성한 후에, NO 가스 분위기에서 열 처리한 후에, 활성 질소에 의해서 질소를 도입하고, 그런 후에 N2 가스 분위기에서 열 처리한 게이트 절연막과,
(2) 열 산화막을 형성한 후에, 활성 질소에 의해서 질소를 도입하고, 그런 후에 NO 가스 분위기 속에서 열 처리하고, 또한 그것보다도 고온의 N2 가스 분위기에 의해 열 처리한 게이트 절연막.
상기 측정에 의해 스트레스 인가 후에 파괴 판정 기준 이하이던 수율을 비교하면, (1)의 샘플에서는 0%였지만, (2)의 샘플에서는 88%로 양자에 큰 차가 발생했다.
즉 (2)의 샘플은, (1)의 샘플과 거의 마찬가지인 절연막 중에서의 질소 분포를 갖지만, 신뢰성면에서의 효과의 차가 크다. 그 이유는 활성 질소 도입 처리 후에 행하는 NO 분위기에서의 열 처리에 의해서, 기판측의 계면 근방에 실리콘-산소-질소(Si-O-N) 결합이 효율적으로 형성되기 때문이라고, 본 발명자는 생각하고 있다.
또, NO 가스 분위기 속에서의 어닐링 후에, 또한 그것보다 고온의 N2 가스 분위기에서의 열 처리를 행한 것은, NBTI 특성을 개선하기 위해서이며, 필수적인 공정은 아니다.
플라즈마 질화 장치로서, 리모트 플라즈마 질화 장치 외에, 동일한 미국 캘리포니아주 산타클라라의 어플라이드 머티리얼즈사로부터 입수 가능한 디커플드 RF 질소 플라즈마 장치가 알려져 있다.
도 7b는 디커플드 RF 질소 플라즈마 장치의 구성을 개략적으로 나타낸다. 이 장치에서는, 하부에 샘플(27)을 수용하는 반응실(25)의 꼭대기부 위에 설치한 코일(26)의 RF 여기에 의해 질소 플라즈마를 발생시킨다. 질소 플라즈마는 반응실 의 상벽을 따른, 샘플(27)로부터 떨어진 영역 내에만 발생한다. 이 장치를 이하 DPN으로 약기한다.
DPN 질화 장치를 이용하여, 2 종류의 샘플을 형성했다.
도 3a는, 2 종류의 샘플 S6, S7 및 비교용 샘플 S8의 작성 조건을 도시한다.
우선, 도 1a, 도 1b에 도시한 공정과 마찬가지의 공정에 의해, 900℃의 산소 분위기 속에서 두께 0.85㎚의 산화 실리콘막을 램프 어닐링 장치에서 성막하였다. 그 후, DPN 장치 내에서 RF 전력 700W에서 질소 플라즈마를 여기하고, 실온 분위기 속에서 하방에 배치한 기판의 산화 실리콘막에 활성 질소를 도입했다.
제6 샘플 S6에 대해서는, 활성 질소 도입 후에, 1000℃의 감압 산소 분위기 속에서 산화 어닐링 처리(RTO)를 행한 후, 1050℃의 질소 분위기 속에서 어닐링 처리(RTA)를 행하였다.
제7 샘플 S7에 대해서는, 활성 질소 도입 후에, 950℃의 NO 가스 분위기 속에서 질화 산화 어닐링 처리(RTNO)를 행하고, 계속해서 1050℃의 질소 분위기 속에서 어닐링 처리(RTA)를 행하였다. 비교를 위해, 산화 실리콘막만으로 게이트 전극을 형성한 샘플 S8도 2 종류 작성했다.
도 3b는, 이들 샘플의 측정 결과를 나타낸다. 횡축이 반전 용량 환산 막 두께 Teff를 단위 ㎚로 나타내고, 종축이 게이트 누설 전류 Ig를 단위(A/㎠)로 나타낸다. 산화 실리콘막만으로 게이트 절연막을 형성한 샘플의 특성 s8은 × 표시로 나타낸 2점으로, 외삽하면 직선과 같이 된다.
제6 샘플 S6의 특성 s6은, 비교 샘플 S8의 특성 s8보다 하방에 있어, 게이트 누설 전류가 감소할 수 있는 것을 나타내고 있다.
제7 샘플 S7의 측정점 s7은, NO 중 질화 산화 어닐링 처리로, 산화가 억제되어, 실효 게이트 절연막 두께가 측정점 s6보다도 얇게 되어 있다. 또한, 특성 s8과 비교하여 하방에 존재하고, 샘플 S6과 마찬가지로 게이트 누설 전류가 저감할 수 있는 것을 나타내고 있다.
도 3b의 특성에서, 게이트 누설 전류의 저감 정도는 2개의 샘플 S6, S7에서 거의 동등하다. 샘플 S7은, 실효 게이트 절연막 두께를 0.013㎚ 얇게 되어 있다. 또한, 상호 컨덕턴스 Gm도 우수하고, 반도체 장치의 특성으로서, 게이트 길이 40㎚의 MOS 트랜지스터에서 포화 전류가 3.6% 향상될 수 있었다.
또한, 활성 질소를 도입한 게이트 절연막 속에서 질소가 어떻게 분포하는지를 2차 이온 질량 분석(SIMS)에 의해서 조사했다. 활성 질소 도입 장치로서는 DPN을 이용하여, 활성 질소 도입 후의 어닐링 처리를 산소 분위기 속, NO 분위기 속의 2 종류로 행하였다.
도 4a의 표는, 2 종류의 샘플의 작성 공정을 개략적으로 나타낸다. 제9 샘플 S9는, 900℃의 산소 분위기 속에서 두께 0.8㎚의 산화 실리콘막을 램프 어닐링 장치에 의해서 성막하고, 700W의 디커플드 RF 질소 플라즈마에 의해서 실온 분위기 속에서 게이트 산화막 중에 활성 질소를 도입(DPN)했다. 그 후, 1000℃의 감압 산소 분위기 속에서 어닐링 처리 RTO를 행하고, 계속해서 1050℃의 질소 분위기 속에서 어닐링 처리(RTA)를 행하였다.
제10 샘플 S10은, 제9 샘플 S9와 마찬가지의 두께 0.8㎚의 산화 실리콘막을 형성하고, DPN 장치에 의해 활성 질소를 도입한 후, 950℃의 NO 가스 분위기 속의 어닐링 처리(RTNO)를 행하고, 또한 1050℃에서 질소 분위기 속의 어닐링 처리(RTA)를 행하였다.
도 4b는, 이들 2 종류의 샘플의 측정 결과를 나타내는 그래프이다. 횡축이 표면으로부터의 깊이를 단위 ㎚로 나타내고, 종축이 측정된 질소 농도를 단위(atoms/cc)로 나타낸다. 산소 분위기 속에서 어닐링 처리를 행한 샘플의 특성 s9는, 표면 근방에서 보다 높은 피크값을 갖고, 깊이와 함께 서서히 질소 농도는 감소하고 있다. 측정 범위 내에서 1자릿수 이상의 질소의 농도의 변화를 나타내고 있지만 게이트 절연막과 실리콘 기판과의 계면이 도중에 존재한다.
질화 산화막의 막 두께는 1.324㎚, 질소 농도의 피크는 8.6at%, 기판과의 계면에서의 질소 농도는 3.6at%였다. 계면에서의 질소 농도는 피크 질소 농도의 1/2 이하이다.
활성 질소 도입 후 NO 분위기 속에서 어닐링 처리를 행한 샘플 S10의 특성 s10은, 표면측의 피크가 어느 정도 평탄하게 넓어진 것처럼 보이지만, 활성 질소 도입에 의한 질소 분포와 NO 분위기 속의 어닐링 처리에 의한 질소 분포가 포함된 것이다. 그 후 특성 s9보다도 약간 높은 질소 농도를 나타내면서 깊이와 함께 감소하는 경향을 나타내고, 어느 정도 깊은 위치로부터는 특성 s9와 거의 마찬가지의 분포이다.
질화 산화막의 막 두께는 1.174㎚, 질소 농도의 피크는 7.6at%, 기판과의 계면에서의 질소 농도는 4.9at%였다. 질화 산화막의 두께를 증가시키면, 기판 계면 에서의 질소 농도를 피크 질소 농도의 1/2 이하로 하는 것도 가능할 것이다. 기판과의 계면에서의 질소 농도는, 모두 5at% 이하이다.
표면측에서의 질소 농도를 보다 높고, 기판과의 계면에서의 질소 농도를 보다 낮게 하는 관점으로부터는 O2 등의 산화성 분위기 속에서의 어닐링이 보다 적합할 것이다. 단, 막 두께의 증가는 질화 산화성 분위기 속에서의 어닐링보다 크다. 질화 산화막의 두께를 얇게 억제하여, 우수한 구동 능력을 갖는 트랜지스터를 형성하는 관점으로부터는, NO 등의 질화 산화성 분위기 속에서의 어닐링이 적합할 것이다.
어느 측정 결과에서도, 질소 농도는 게이트 절연막 표면측에 피크를 갖고, 깊이와 함께 실리콘 기판과의 계면을 향하여 감소를 계속하고 있다. 따라서, 게이트 절연막 중에 다량의 질소를 도입하여, 붕소의 관통을 유효하게 억제할 수 있음과 함께, 실리콘 기판과의 계면에서의 질소 농도는, 바람직하게는 5at% 이하로, 억제하고, 채널 영역에서의 이동도의 저하를 억제할 수 있는 것을 알 수 있다.
또한, 산화 실리콘막의 표면 근방에만 활성 질소가 도입되는 것을 기대하여, 디커플드 RF 플라즈마의 여기 에너지를 700W로부터 500W로 내린 조건으로 실험을 행하였다.
도 6a의 표는, 3 종류의 샘플의 작성 공정을 개략적으로 나타낸다. 제11 샘플 S11은, 900℃의 산소 분위기 속에서 두께 0.8㎚의 산화 실리콘막을 램프 어닐링 장치에 의해서 성막하고, 500W의 디커플드 RF 질소 플라즈마에 의해서 실온 분위기 속에서, 바이어스 전계없이 게이트 산화막 중에 활성 질소를 도입(DPN)했다. 그 후, 1000℃의 감압 산소 분위기 속에서 어닐링 처리(RTO)를 행하고, 계속해서 1050℃의 질소 분위기 속에서 어닐링 처리(RTA)를 행하였다.
제12 샘플 S12는, 제11 샘플과 마찬가지로, 900℃의 산소 분위기 속에서 두께 0.8㎚의 산화 실리콘막을 램프 어닐링 장치에 의해서 성막하고, 500W의 디커플드 RF 질소 플라즈마에 의해서 실온 분위기 속에서 게이트 산화막 중에 활성 질소를 도입(DPN)했다. 그 후, 950℃의 감압 NO 분위기 속에서 어닐링 처리(RTNO)를 행하고, 계속해서 1050℃의 질소 분위기 속에서 어닐링 처리(RTA)를 행하였다.
제13 샘플 S13은, 제11 샘플과 마찬가지로 900℃의 산소 분위기 속에서 두께 0.8㎚의 산화 실리콘막을 램프 어닐링 장치에 의해 성막하고, 500W의 디커플드 RF 질소 플라즈마에 의해 실온 분위기 속에서 게이트 산화막 중에 활성 질소를 도입(DPN)했다. 그 후, 1000℃의 감압 산소 분위기 속에서 어닐링 처리(RTO)를 행하고, 계속해서 950℃의 감압 NO 분위기 속에서 어닐링 처리(RTNO)를 행하고, 또한 1050℃의 질소 분위기 속에서 어닐링 처리(RTA)를 행하였다. NO 분위기 속의 어닐링 후에, 또한 고온으로 RTA를 행하는 것은, NBTI 특성의 개선을 위한 것으로, 필수적인 공정은 아니다.
도 6b는 이들 3 종류의 샘플의 측정 결과를 나타내는 그래프이다. 횡축이 표면으로부터의 깊이를 단위 ㎚로 나타내고, 종축이 측정된 질소 농도를 단위(atoms/cc)로 나타낸다.
산소 분위기 속에서 어닐링 처리를 행한 제11 샘플 S11의 특성 s11은, 표면 근방에서 보다 높은 피크값을 갖고, 깊이와 함께 서서히 질소 농도는 감소하고 있다. 측정 범위 내에서 1자릿수 이상의 질소 농도 변화를 나타내고 있다. 게이트 절연막과 실리콘 기판과의 계면이 도중에 존재한다.
질화 산화막의 막 두께는 1.189㎚, 질소 농도의 피크는 7.5at%, 기판과의 계면에서의 질소 농도는 2.2at%였다. 계면에서의 질소 농도는, 피크 질소 농도의 1/2 이하이다.
활성 질소 도입 후에, NO 분위기 속에서 어닐링 처리를 행한 제12 샘플 S12의 특성 s12는, 표면 근방의 피크가 어느 정도 증가하여, 넓어지고 있다. 그 후, 특성 S11보다도 약간 높은 질소 농도를 나타내면서, 깊이와 함께 감소하는 경향을 나타내지만, 계면에 근접하면 질소량이 증가하여, 표면과 계면 근방에 2개의 피크를 갖는 특징적인 분포를 나타낸다. NO 분위기 속의 어닐링 처리는, 기판과의 계면 근방에 질소를 도입하는 경향이 있는 것과 같다.
질화 산화막의 막 두께는 1.170㎚, 질소 농도의 피크는 7.8at%, 기판과의 계면에서의 질소 농도는 4.8at%였다.
활성 질소 도입 후에, 산소 분위기의 어닐링에 계속해서 NO 분위기의 어닐링을 행한 제13 샘플 S13의 특성 s13은, 표면측의 피크는 산소 어닐링의 샘플의 특성 s11과 동등하다. s11의 특성과 차가 있는 것처럼 보이지만, 2차 이온 질량 분석(SIMS)의 측정 오차 내의 차이이다. 계면에 근접하면 질소량이 증가하여, NO 분위기 속에서 계면이 효과적으로 질화되어 있는 것을 확인할 수 있다.
질화 산화막의 막 두께는 1.157㎚, 질소 농도의 피크는 7.4at%, 기판과의 계 면에서의 질소 농도는 2.4at%였다.
활성 질소 도입 후에, NO 분위기 속에서 어닐링 처리를 행하여, 특성을 개선해도, 기판과의 계면에서의 질소 농도는 5at% 이하로 억제할 수 있다. 조건을 선택함으로써, 계면에서의 질소 농도를 표면에서의 질소 농도의 1/2 이하로 하는 것도 가능하다. 샘플 S12, S13의 특성 s12, s13로부터, 활성 질소 도입에 의한 질소 분포와 NO 분위기 속의 어닐링 처리에 의한 질소 분포를 각각 제어함으로써, 여러가지의 질소 분포를 실현할 수 있는 것을 알 수 있다. 활성 질소 도입에 의한 예리한 분포 형상을 그다지 무너뜨리지 않고, NO 분위기 속에서 어닐링에 의해 계면 근방에 질소를 도입하는 것도 가능하다. 게이트 절연막 표면과 기판과의 계면에서 서로 다른 요청에 의한 서로 다른 질소 농도를 실현하는 것도 용이해진다.
도 5a∼도 5d는 이상의 실험 결과에 기초한, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 5a에 도시한 바와 같이 실리콘 기판(1)에 STI에 의한 소자 분리 영역(3)을 형성한다. STI의 소자 분리 영역으로 획정된 활성 영역 중에 원하는 이온 주입을 행하여, n형 웰(4n), p형 웰(4p)을 형성한다. 또, 2개의 웰만을 나타내지만, 동시에 복수의 웰이 형성된다.
노출되어 있는 실리콘 기판 표면에 800℃의 파이로제닉(pyrogenic) 산화를 행하여, 두께 7㎚의 산화 실리콘막(11)을 형성한다. 또, 파이로제닉 산화는 산소 속에서 수소를 연소시킨 분위기에 의해 산화를 행하는 방법이다. 두께 7㎚의 게이트 산화막은, 동작 전압 3V 정도의 MOSFET를 작성하기 위한 게이트 절연막으로 된 다.
저전압 동작을 하게 하는 MOSFET를 작성하는 활성 영역에서는, 성장한 산화 실리콘막(11)을 에칭으로 제거한다. 965℃의 산소 분위기 속에서 드라이 산화를 행하여, 두께 1.2㎚의 산화 실리콘막(12)을 형성한다. 두께 1.2㎚의 게이트 산화막은, 예를 들면 동작 전압 1∼1.2V 정도의 MOSFET를 작성하기 위한 게이트 절연막으로 된다. 또, 실리콘 기판 표면에 자연 산화막이 존재하는 경우, 수소 래디컬 등의 환원성 분위기에서 자연 산화막을 제거해도 된다. 청정한 실리콘 표면을 산화함으로써 양질의 산화 실리콘막을 형성할 수 있다.
2 종류의 두께를 갖는 게이트 절연층을 형성하는 경우를 설명했지만, 3 종류 이상의 두께의 게이트 절연층을 형성해도 된다.
이 산화에 의해 먼저 형성한 두꺼운 산화 실리콘막(11)도 약간 성장한다. 얇은 게이트 절연막(12)을 갖는 웰도 n형 및 p형이 형성된다.
도 5b에 도시한 바와 같이, 1.5㎾의 마이크로파에 의해서 얻어진 RPN 질소 플라즈마에 의해, 550℃의 분위기 속에서 게이트 절연막(11, 12)에 활성 질소를 도입한다. 활성 질소가 도입되고, 게이트 절연막은 질화 산화 실리콘막(11x, 12x)으로 된다.
도 5c에 도시한 바와 같이, 950℃의 NO 가스 분위기 속에서 어닐링 처리를 행한다. NO 가스에 의해, 게이트 절연막은 또한 산질화되어, 손상이 회복된다. 이와 같이 하여, 게이트 절연막(11y, 12y)이 형성된다. 계속해서, NBTI 특성의 열화를 억제하는 등을 위해, 질소 분위기 속에서 고온의 어닐링 처리를 더 행해도 된 다.
그 후, 게이트 절연막 위에 두께 100㎚의 다결정 실리콘층을 형성하고, 레지스트 패턴을 이용하여 원하는 게이트 길이로 패터닝한다. 얇은 게이트 절연막(12y) 위에는, 게이트 길이 40㎚의 게이트 전극을 형성한다.
도 5d에 도시한 바와 같이, 패터닝한 게이트 전극 및 n 채널 영역, p 채널 영역을 선택하는 레지스트 마스크를 마스크로 하여, n형 불순물, p형 불순물의 이온 주입을 행하여, 익스텐션 영역(7p, 7n)을 작성한다. 그 후, 두께 약 60㎚의 산화 실리콘막을 퇴적하고, RIE를 행함으로써 사이드월 스페이서(8)를 형성한다. 사이드월 스페이서를 갖는 게이트 전극 및 n 채널 영역, p 채널 영역을 분리하는 레지스트 마스크를 이용하여, n형 불순물, p형 불순물을 이온 주입하여, 소스/드레인 영역(9n, 9p)을 형성한다.
그 후, 필요에 따라 노출되어 있는 실리콘 표면에 실리사이드화를 행하여, 층간 절연막으로 피복한다. 층간 절연막(2)에 개구를 형성하여, 인출 플러그를 형성하고, 또한 필요한 배선, 층간 절연막의 형성을 행한다.
이와 같이 하여, 얇은 게이트 절연층과 두꺼운 게이트 절연층을 갖고, 얇은 게이트 절연층에서도 붕소의 관통을 억제하고, 또한 채널 영역의 이동도의 저하를 억제한 CMOS 집적 회로를 형성한다.
이러한 공정에 의해, 2㎚ 이하, 특히 1.7㎚ 이하의 얇은 실효 게이트 절연막두께를 갖고, 붕소 관통을 방지할 수 있고, 또한 채널 영역의 이동도 저감을 억제할 수 있는 반도체 장치가 형성된다.
이와 같이, 전술한 실시예에 따르면, 게이트 절연막 중에 표면측에서 높고, 실리콘 기판과의 계면에서 낮은 질소 농도를 도입하여, 붕소의 게이트 절연막 관통을 억제하고, 또한 채널 영역에서의 이동도 저감을 억제할 수 있다.
이상 실시예를 따라 본 발명을 설명했지만, 본 발명은 이들에 한정되는 것은 아니다. 예를 들면, 목적에 따라서, NO 중 질화 산화 어닐링 대신에, 불활성 가스로 희석한 NO 속에서 어닐링 등을 이용해도 된다. 반도체 기판 위에 처음에 형성하는 절연막으로서 산화 실리콘막 대신에, 기판과의 계면에서 3at% 이하의 질소를 포함하는 질화 산화 실리콘막을 형성해도 된다. 질화 산화 실리콘막 위에 높은 유전율을 갖는 하이 k 재료의 막을 적층해도 된다.
도 7c는, high-k(고유전율) 재료의 막을 적층한 구성을 나타낸다. high-k 재료는, 산화 실리콘보다 현저하게 큰 유전율을 갖는다. 예를 들면, 실리콘 기판(30) 표면에, 750℃의 산소 분위기 속에서 두께 0.58㎚의 산화 실리콘막(31)을 램프 어닐링 장치에 의해서 성막하고, 500W의 디커플드 RF 질소 플라즈마에 의해서 실온 분위기 속에서 게이트 산화막 중에 활성 질소를 도입(DPN)했다. 그 후, 900℃의 NO 가스 분위기 속의 어닐링 처리(RTNO)를 행하고, 또한 1050℃ 질소 분위기 속에서 어닐링 처리(RTA)를 행하였다. 이 질화 산화막 두께는 0.80㎚였다. 기초 산화막 두께, 플라즈마 질화 강도, NO 가스 어닐링 온도, 시간 등의 조정으로, 더욱 박막화하는 것도 가능할 것이다. 이 산화 질화막 위에, Al, Hf, Zr 등의 산화막, 이들의 산화 실리케이트막 등의 하이 k 재료막(32)을 형성함으로써, 반도체 기판과 하이 k 재료와의 반응을 방지하고, 또한 신뢰성 및 구동 능력이 우수한 게이 트 절연막을 제공할 수 있다.
그 외에 여러가지의 변경, 수식, 조합 등이 가능한 것은 당업자에게 자명할 것이다.
미세화가 진행된 MOS 트랜지스터의 제조에 적합하다.
Claims (12)
- 반도체 기판의 활성 영역 상에 게이트 절연층을 형성하는 공정과,상기 게이트 절연층 표면측으로부터 활성 질소에 의해 질소를 도입하는 공정과,계속해서 상기 반도체 기판에 NO 가스 분위기 속에서의 어닐링 처리를 실시하는 공정을 포함하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 활성 질소는, 래디컬 질소 또는 플라즈마로부터 발생한 질소인 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 NO 가스 분위기 속에서의 어닐링 처리 후, 보다 고온에서의 불활성 가스 중에서의 어닐링 처리를 실시하는 공정을 더 포함하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 NO 가스 분위기 속에서의 어닐링 처리에 의한 게이트 절연막의 막 두께 증가는 0.2㎚ 이하인 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 NO 가스 분위기 속에서의 어닐링 처리는, 활성 질소에 의해서 질소를 도입하는 공정에서의 기판 온도보다도 고온의 NO 가스 분위기 속에서 행해지는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 NO 가스 분위기 속에서의 어닐링 처리 전에, 산소 분위기 속 또는 불활성 가스로 희석한 산소 분위기 속에서 어닐링을 행하는 공정을 더 포함하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 게이트 절연층은, 상기 반도체 기판과의 계면에서 3at% 이하의 미량의 질소를 포함하는 산질화층인 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 NO 가스 분위기 속에서의 어닐링 처리 후의, 상기 게이트 절연층의 반도체 기판과의 계면에서의 질소 농도는, 5at% 이하인 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 반도체 기판 표면을 열 산화하는 공정 전에, 반도체 기판을 환원성 분위기 속에서 어닐링 처리하고, 자연 산화막을 제거하는 공정을 포함하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 반도체 기판의 활성 영역 상에 게이트 절연층을 형성하는 공정은, 영역에 따라 두께가 서로 다른 절연층을 형성하는 반도체 장치의 제조 방법.
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